JPS59126664A - Ｍｏｓ型半導体メモリ装置およびその製造方法 - Google Patents
Ｍｏｓ型半導体メモリ装置およびその製造方法Info
- Publication number
- JPS59126664A JPS59126664A JP58002546A JP254683A JPS59126664A JP S59126664 A JPS59126664 A JP S59126664A JP 58002546 A JP58002546 A JP 58002546A JP 254683 A JP254683 A JP 254683A JP S59126664 A JPS59126664 A JP S59126664A
- Authority
- JP
- Japan
- Prior art keywords
- film
- oxide film
- single crystal
- memory device
- peripheral circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Element Separation (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＭＯＳ型半導体メモリ装置およびその製造方法
に係り、特に超ＬＳＩメモリ装置およびその製造方法に
関する。
に係り、特に超ＬＳＩメモリ装置およびその製造方法に
関する。
ＭＯＳ型半導体メモリの微細化技術の進展に伴って、従
来問題にならなかった新たな問題が表面化してきている
。その１つはホットキャリアの影響てある。つまり、微
細化が進む中で電源電圧が一定であるため、キャリアが
高電界域で加速される。特に、ＭＯＳ｝ランジスタが飽
和状態で動作するとき、ピンチオフ領域の高電界中で加
速されたチャンネルエレクトロンのインパクト・イオニ
ゼーションにより電子・正孔対が発生する。そして、正
孔は基板へ流れて基板電流を生じさせ、電子は基板中を
移動する。
来問題にならなかった新たな問題が表面化してきている
。その１つはホットキャリアの影響てある。つまり、微
細化が進む中で電源電圧が一定であるため、キャリアが
高電界域で加速される。特に、ＭＯＳ｝ランジスタが飽
和状態で動作するとき、ピンチオフ領域の高電界中で加
速されたチャンネルエレクトロンのインパクト・イオニ
ゼーションにより電子・正孔対が発生する。そして、正
孔は基板へ流れて基板電流を生じさせ、電子は基板中を
移動する。
この場合、従来のメモリデバイスは、メモリセル形成領
域と周辺回路形成領域とが分離されていないために、周
辺回路で発生したホットキャリアがメモリセル形成領域
へ入り込んでメモリの誤動作を起こさせる。このような
誤動作の防止を図るために、従来はライフタイムの短か
い高導電率のｐ＋ （あるいはＮ ＋ ）基板上に同一
導電型で低導電率のＰ″″（あるいはＮ−）のシリコン
エピタキシャル膜が形成された／Ｐ＋（あるいはゞ／＋
）ウエノ・を使用し、メモリ周辺回路で発生したホット
キャリアをｐ ＋ （あるいはＮ＋ ）層で吸収させる
ようにしている。
域と周辺回路形成領域とが分離されていないために、周
辺回路で発生したホットキャリアがメモリセル形成領域
へ入り込んでメモリの誤動作を起こさせる。このような
誤動作の防止を図るために、従来はライフタイムの短か
い高導電率のｐ＋ （あるいはＮ ＋ ）基板上に同一
導電型で低導電率のＰ″″（あるいはＮ−）のシリコン
エピタキシャル膜が形成された／Ｐ＋（あるいはゞ／＋
）ウエノ・を使用し、メモリ周辺回路で発生したホット
キャリアをｐ ＋ （あるいはＮ＋ ）層で吸収させる
ようにしている。
しかし、上記ｐ＋ （あるいはＮ ＋ ）層でキャリア
の反射がおるので、キャリアの吸収は十分でなく、メモ
リの誤動作の発生を必らずしも十分に防止することがで
きない。また、たとえば第１図に示すように、メモリセ
ル形成領域１の近くにメモリ周辺回路構成中のＳＳＢ回
路（自己基板バイアス回路）２を含むメモリデバイスで
は、ＳＯＢ回路２でチャージボンピングにより発生した
少数キャリアが近くのメモリセル形成領域１へ入り込ん
で一部のメモリセル１′に誤動作を起こさせる。
の反射がおるので、キャリアの吸収は十分でなく、メモ
リの誤動作の発生を必らずしも十分に防止することがで
きない。また、たとえば第１図に示すように、メモリセ
ル形成領域１の近くにメモリ周辺回路構成中のＳＳＢ回
路（自己基板バイアス回路）２を含むメモリデバイスで
は、ＳＯＢ回路２でチャージボンピングにより発生した
少数キャリアが近くのメモリセル形成領域１へ入り込ん
で一部のメモリセル１′に誤動作を起こさせる。
本発明は上記の事情に鑑みてなされたもので、メモリ周
辺回路で発生したキャリアがメモリセル形成領域へ入ら
ないように防止でき、メモリの誤動作の発生が著しく低
減するＭＯ８型半導体メモリ装置およびこのメモリ装置
を歩留り良く製造し得る製造方法を提供するものである
。
辺回路で発生したキャリアがメモリセル形成領域へ入ら
ないように防止でき、メモリの誤動作の発生が著しく低
減するＭＯ８型半導体メモリ装置およびこのメモリ装置
を歩留り良く製造し得る製造方法を提供するものである
。
即ち、本発明のＭＯ８型半導体メモリ装置は、高導電率
を有する単結晶シリコンウニへ上のメモリセル形成領域
とメモリ周辺回路形成領域の全てまたは一部との間に相
当する部分には多結晶シリコン膜あるいは酸化膜あるい
は窒化膜あるいは高純度不純物が形成され、その他の領
域には前記シリコンウェハと同一導電型でかつ低導電率
のエピタキシャル成長単結晶シリコン膜が形成されてな
るシリコン基板の上ＫＭＯ８型メモサメモリデバイスさ
れてなることを特徴とするものである。
を有する単結晶シリコンウニへ上のメモリセル形成領域
とメモリ周辺回路形成領域の全てまたは一部との間に相
当する部分には多結晶シリコン膜あるいは酸化膜あるい
は窒化膜あるいは高純度不純物が形成され、その他の領
域には前記シリコンウェハと同一導電型でかつ低導電率
のエピタキシャル成長単結晶シリコン膜が形成されてな
るシリコン基板の上ＫＭＯ８型メモサメモリデバイスさ
れてなることを特徴とするものである。
したがって、低２！！電率層上のメモリセル形成領域と
メモリセル周辺回路形成領域の全てまたは一部とはキャ
リアの移動を阻止する物質ｌ（より分離されているので
、周辺回路で発生したキャリアが高導電率層で反射して
もメモリセル形成領域に入ることは防止される。これに
よって、メモリの誤動作の発生が少なくなる。
メモリセル周辺回路形成領域の全てまたは一部とはキャ
リアの移動を阻止する物質ｌ（より分離されているので
、周辺回路で発生したキャリアが高導電率層で反射して
もメモリセル形成領域に入ることは防止される。これに
よって、メモリの誤動作の発生が少なくなる。
また、本発明に係る製造方法は、高導電率を有する単結
晶シリコンウェハ上のメモリセル形成領域と９周辺回路
形成領域の全てまたは一部との間に相当する部分にキャ
リアの移動を阻止する物質を形成する工程と、この工程
の繭もしくは後で上記物質を形成する部分以外のウェハ
上領域に前記シリコンウェハと同一導電型でかつ低導電
率のエピタキシャル単結晶シリコン膜を形成する工程と
、これらの工程を経て形成されたシリコン基板の上にＭ
Ｏ８型メモリデバイスを形成することを特徴とする。
晶シリコンウェハ上のメモリセル形成領域と９周辺回路
形成領域の全てまたは一部との間に相当する部分にキャ
リアの移動を阻止する物質を形成する工程と、この工程
の繭もしくは後で上記物質を形成する部分以外のウェハ
上領域に前記シリコンウェハと同一導電型でかつ低導電
率のエピタキシャル単結晶シリコン膜を形成する工程と
、これらの工程を経て形成されたシリコン基板の上にＭ
Ｏ８型メモリデバイスを形成することを特徴とする。
上述した製造方法によれば、低導電率層上のメモリセル
形成領域と周辺回路形成領域の全てまたは一部とが分離
された誤動作の少ないＭＯ８型メモリデバイスを実現で
き、メモリデバイス製造上の歩留りが向上する。
形成領域と周辺回路形成領域の全てまたは一部とが分離
された誤動作の少ないＭＯ８型メモリデバイスを実現で
き、メモリデバイス製造上の歩留りが向上する。
以下、第２図を参照して本発明の一実施例を詳細に説明
する。
する。
先ず、高導電率を有するＰ 型（あるいはＮ＋型）の単
結晶シリコンウニ八２１上に同一導電型で低導電率を有
する単結晶のシリコン膜２２をエピタキシャル成長させ
る。次に、ＰＥＰ（ホトエツチング工程）により、メモ
リセル形成用に割り当てられるメモリセル形成領域とメ
モリ周辺回路形成用に割り当てられる周辺回路形成領域
との中間部（境界部）に相当する一部のエピタキシャル
成長膜を選択的〈エツチングする。次に、ＣＶＤ（化学
気相成長）法により、ウニ八２１および単結晶シリコン
＠２２の上に多結晶シリコン膜あるいはＣＶＤ酸化膜あ
るいはＣＶＤ窒化膜のうち少なくとも一種類のＣＶＤ膜
２膜管３ポジットする。次に、ＰＥＰあるいは研摩によ
り、ＣＶＤ膜２膜管３ち前記境界部に埋め込まれている
部分を残してその他の不要部分を除去する。このように
、低導電率層（単結晶シリコン膜２２）にＣＶＤ膜２膜
管３る分離領域が埋め込み形成されたシリコン基板上に
、ＭＯ８型メモリデバイス製造プロセスにより所望のＭ
Ｏ８型メモリデバイスを製造する。
結晶シリコンウニ八２１上に同一導電型で低導電率を有
する単結晶のシリコン膜２２をエピタキシャル成長させ
る。次に、ＰＥＰ（ホトエツチング工程）により、メモ
リセル形成用に割り当てられるメモリセル形成領域とメ
モリ周辺回路形成用に割り当てられる周辺回路形成領域
との中間部（境界部）に相当する一部のエピタキシャル
成長膜を選択的〈エツチングする。次に、ＣＶＤ（化学
気相成長）法により、ウニ八２１および単結晶シリコン
＠２２の上に多結晶シリコン膜あるいはＣＶＤ酸化膜あ
るいはＣＶＤ窒化膜のうち少なくとも一種類のＣＶＤ膜
２膜管３ポジットする。次に、ＰＥＰあるいは研摩によ
り、ＣＶＤ膜２膜管３ち前記境界部に埋め込まれている
部分を残してその他の不要部分を除去する。このように
、低導電率層（単結晶シリコン膜２２）にＣＶＤ膜２膜
管３る分離領域が埋め込み形成されたシリコン基板上に
、ＭＯ８型メモリデバイス製造プロセスにより所望のＭ
Ｏ８型メモリデバイスを製造する。
上述した製造方法により製造されたメモリデバイスは、
低導電率層上におけるメモリセル形成領域と周辺回路形
成領域とが相互に分離されているので、メモリ周辺回路
において発生したホットキャリアが高導電率層で反射し
てもメモリセル形成領域へ入ることが防止され、メモリ
周辺回路ＫＳＢＢ回路が含まれている場合に、そのチャ
ージポンピングによりキャリアが発生してもメモリセル
形成領域へ入ることが防止され、メモリの誤動作の発生
が著しく低減する。
低導電率層上におけるメモリセル形成領域と周辺回路形
成領域とが相互に分離されているので、メモリ周辺回路
において発生したホットキャリアが高導電率層で反射し
てもメモリセル形成領域へ入ることが防止され、メモリ
周辺回路ＫＳＢＢ回路が含まれている場合に、そのチャ
ージポンピングによりキャリアが発生してもメモリセル
形成領域へ入ることが防止され、メモリの誤動作の発生
が著しく低減する。
したがって、前述の製造方法によれば、ＭＯ８型メモリ
の製造歩留りが同上する。たとえば、従来のようにメモ
リセル形成領域をメモリ周辺回路形成領域から分離して
いないウニへ上にメそりデバイスを製造した場合の不良
率に比べて上記製造方法における不良率は１／〜１／４
に低減されたことが確認された。
の製造歩留りが同上する。たとえば、従来のようにメモ
リセル形成領域をメモリ周辺回路形成領域から分離して
いないウニへ上にメそりデバイスを製造した場合の不良
率に比べて上記製造方法における不良率は１／〜１／４
に低減されたことが確認された。
次Ｋ、本発明の他の実施例を第３図を参照して説明する
。先ず、高導電率を有するＰ十型（あるいはＮ型）のシ
リコンウェハ３１ヲ酸化して酸化膜３２を形成する。次
に、ＰＥＰにより、上記ウェハ３ノ上のメモリセル形成
用に割り幽てられるメモリセル形成領域とメモリ周辺回
路形成用に割り当てられる周辺回路形成領域との中間部
（境界部）に相当する一部の酸化膜３２を残すように選
択的にエツチングする。次に、上記ウェハ３１上に同一
導電型で低導電率を有するシリコン膜をエピタキシャル
成長させる。この場合、ウェハ３ノ上に前述したように
残されている酸化膜３２の上部には多結晶シリコン３３
が形成され、残りのウェハ３１上には単結晶シリコン膜
３４が形成される。このように、低導電率の単結晶シリ
コン膜３４のメモリセル形成領域と周辺回路形成領域と
が多結晶シリコン３３および酸化膜３２により分離され
たシリコン基板上に、通常のＭＯ８型メモリデバイス製
造プロセスにより所望のＭＯ８型メモリデバイスを製造
する。
。先ず、高導電率を有するＰ十型（あるいはＮ型）のシ
リコンウェハ３１ヲ酸化して酸化膜３２を形成する。次
に、ＰＥＰにより、上記ウェハ３ノ上のメモリセル形成
用に割り幽てられるメモリセル形成領域とメモリ周辺回
路形成用に割り当てられる周辺回路形成領域との中間部
（境界部）に相当する一部の酸化膜３２を残すように選
択的にエツチングする。次に、上記ウェハ３１上に同一
導電型で低導電率を有するシリコン膜をエピタキシャル
成長させる。この場合、ウェハ３ノ上に前述したように
残されている酸化膜３２の上部には多結晶シリコン３３
が形成され、残りのウェハ３１上には単結晶シリコン膜
３４が形成される。このように、低導電率の単結晶シリ
コン膜３４のメモリセル形成領域と周辺回路形成領域と
が多結晶シリコン３３および酸化膜３２により分離され
たシリコン基板上に、通常のＭＯ８型メモリデバイス製
造プロセスにより所望のＭＯ８型メモリデバイスを製造
する。
次に、本発明方法のさらに他の実施例ｔ−第４図を参照
して説明する。先ず、高導電率を有する単結晶シリコン
ウェハ４１上に同一導電型で且つ低導電率のシリコン膜
４２をエピタキシャル成長させる。次に、上記ウニ八４
１の表面を酸化して酸化膜４３を形成する。次に、前記
シリコン膜４２上の酸化膜４３上にレジスト膜を形成し
、このレジスト膜のうちイモリセル形成領域とメモリ周
辺回路形成領域との間に相当する部分をエツチングして
レジストパターン４４を形成する。次に、上記レジスト
パターン４４をマスクとして前記酸化膜４３をエツチン
グし、レジストパターン４４を除去する。次に、上記酸
化膜４３のパターンをマスクとして高導電率のシリコン
ウェハ４１面まで達するように高良度にシリコンウェハ
４１と同一導電型あるいは逆導電型の不純物４５を拡散
したのち酸化膜４３を除去する。このようにして、高濃
度不純物により低導電層上のメモリセル形成領域とメモ
リ周辺回路形成領域とが分離されたシリコン基板上に通
常のＭＯ８型メモリデバイス製造プロセスにより所望の
ＭＯ８型メモリデバイスを製造する。
して説明する。先ず、高導電率を有する単結晶シリコン
ウェハ４１上に同一導電型で且つ低導電率のシリコン膜
４２をエピタキシャル成長させる。次に、上記ウニ八４
１の表面を酸化して酸化膜４３を形成する。次に、前記
シリコン膜４２上の酸化膜４３上にレジスト膜を形成し
、このレジスト膜のうちイモリセル形成領域とメモリ周
辺回路形成領域との間に相当する部分をエツチングして
レジストパターン４４を形成する。次に、上記レジスト
パターン４４をマスクとして前記酸化膜４３をエツチン
グし、レジストパターン４４を除去する。次に、上記酸
化膜４３のパターンをマスクとして高導電率のシリコン
ウェハ４１面まで達するように高良度にシリコンウェハ
４１と同一導電型あるいは逆導電型の不純物４５を拡散
したのち酸化膜４３を除去する。このようにして、高濃
度不純物により低導電層上のメモリセル形成領域とメモ
リ周辺回路形成領域とが分離されたシリコン基板上に通
常のＭＯ８型メモリデバイス製造プロセスにより所望の
ＭＯ８型メモリデバイスを製造する。
このような製造方法により製造されたメモリデバイスに
おいても、メモリセル形成領域と周辺回路形成領域とが
高濃度不純物により相互に分離されているので、周辺回
路において発生したキャリアがメモリセル形成領域へ入
るこ、とが防止されるようになる。
おいても、メモリセル形成領域と周辺回路形成領域とが
高濃度不純物により相互に分離されているので、周辺回
路において発生したキャリアがメモリセル形成領域へ入
るこ、とが防止されるようになる。
なお、上記各実施例では、メモリセル形成領域と周辺回
路形成領域の全てとを分離したが、周辺回路構成中の一
部である自己基板バイアス回路の形成領域のみをメモリ
セル形成領域と分離させても、自己基板バイアス回路か
らのキャリアに対して阻止することができ、メモリ誤動
作の発生を低減することが可能である。
路形成領域の全てとを分離したが、周辺回路構成中の一
部である自己基板バイアス回路の形成領域のみをメモリ
セル形成領域と分離させても、自己基板バイアス回路か
らのキャリアに対して阻止することができ、メモリ誤動
作の発生を低減することが可能である。
上述したように本発明によれば、メモリ周辺回路で発生
したキャリアがメモリセル形成領域へ入らないように防
止でき、メモリの誤動作の発生が著しく低減するＭＯ８
型半導体メモリ装置を実現できる。また、本発明によれ
ば上記メモリ装Ｒを歩留り良く実現できる製造方法を提
供することができる。
したキャリアがメモリセル形成領域へ入らないように防
止でき、メモリの誤動作の発生が著しく低減するＭＯ８
型半導体メモリ装置を実現できる。また、本発明によれ
ば上記メモリ装Ｒを歩留り良く実現できる製造方法を提
供することができる。
第１図は従来のＭＯ８型半導体メモリ装置におけるレイ
アウトの一部を示す平面図、第２図は本発明の一実施例
に係るＭＯ８型メモリの製造方法の主要工程におけるウ
ェハの一部を示す断面図、第３図は本発明の他の実施例
に係るＭＯ８型メモリの製造方法の主要工程におけるウ
ニへの一部を示す断面図、第４図は同じく本発明のさら
に他の実施例に係るＭＯ８型メモリの製造方法の主要工
程におけるウェハの一部を示す断面図である。 ２１．３１，４１…シリコンウニ八、２２゜３４．４２
・・・エピタキシャル成長シリコン膜、２３・・・ＣＶ
Ｄ膜、３２・・・酸化膜、３３・・・多結晶シリコン、
４５・・・高濃度不純物。 第１図 第２図 ＠３ 図 ３２ ３２
アウトの一部を示す平面図、第２図は本発明の一実施例
に係るＭＯ８型メモリの製造方法の主要工程におけるウ
ェハの一部を示す断面図、第３図は本発明の他の実施例
に係るＭＯ８型メモリの製造方法の主要工程におけるウ
ニへの一部を示す断面図、第４図は同じく本発明のさら
に他の実施例に係るＭＯ８型メモリの製造方法の主要工
程におけるウェハの一部を示す断面図である。 ２１．３１，４１…シリコンウニ八、２２゜３４．４２
・・・エピタキシャル成長シリコン膜、２３・・・ＣＶ
Ｄ膜、３２・・・酸化膜、３３・・・多結晶シリコン、
４５・・・高濃度不純物。 第１図 第２図 ＠３ 図 ３２ ３２
Claims (5)
- （１） 高導電率を有する単結晶シリコンウエノ１上
のメモリセル形成領域とメモリ周辺回路形成領域の全て
または一部との間に相当する部分には多結晶シリコン膜
あるいは酸化膜あるいは窒化膜あるいは高濃度不純物が
形成され、その他の領域には前記シリコンウェハと同一
導電型でかつ低導電率のエピタキシャル成長単結晶シリ
コン膜が形成されてなるシリコン基板の上にＭＯＳ型メ
モリデバイスが形成されてなることを特徴とするＭＯＳ
型半導体メモリ装置。 - （２）前記メモリ周辺回路形成領域の一部は、自己基板
バイアス回路が形成された領域であることを特徴とする
特許 記戦のＭＯＳ型半導体メモリ装置。 - （３）高導電率を有する単結晶シリコンウェハ上のメそ
りセル形成領域とメモリセル周辺回路形成領域の全てま
たは一部との間に相当する部分にキャリアの移動を阻止
する物質を形成する工程と、この工程の前もしくは後で
上記物質を形成する部分以外のウニへ上領域に前記シリ
コンウェハと同一導電型でかつ低導電率のエピタキシャ
ル単結晶シリコン膜を形成する工程と、これらの工程を
経て形成されたシリコン基板の上にＭＯＳ型メモリデバ
イスを形成する工程とからなることを特徴とするＭＯＳ
型半導体メモリ装置の製造方法。 - （４）高導電率を有する単結晶シリコンウェハ上に同一
導電型で且つ低導電率の単結晶シリコン膜をエピタキシ
ャル筬長させる工程と、次に上記エピタキシャル成長さ
れた単結晶シリコン膜のメモリセル形成領域と周辺回路
形成領域の全てまたは一部との間に相当する部分を除去
するエツチング工程と、次に上記エツチングにより除去
された部分に多結晶シリコンあるいはＣＶＤ酸化膜ある
いはＣＶＤ窒化膜を埋め込む工程とを具備することを特
徴とする特許 型半導体メモリ装置の製造方法。 - （５） 高導電率を有する単結晶シリコンウェハ上に
同一導電型で且つ低導電率のシリコン膜をエピタキシャ
ル成長させる工程と、次に上記エピタキシャル成長され
たシリコン膜の表面を酸化して酸化膜を形成す不工程と
、次に上記酸化膜上にレジスト膜を形成する工程と、上
記レジスト膜のうちメモリセル形成領域とメモリ周辺回
路形成領域の全てまたは一部との間に相当する部分をエ
ツチングしてレジストパターンを形成する工程と、次に
上記レジストパターンをマスクとして前記酸化膜をエツ
チングする工程と、次に上記レジストパターンの残って
いる部分を除去する工程と、次に酸化膜の残っている部
分全マスクにして前記高導電率のシリコンウェハ面まで
達するように高濃度に不純物拡散を行なう工程と、次に
上記酸化膜の残っている部分を除去する工程とを具備す
ることを特徴とする前記特軒梢求の範囲第３項記載のＭ
Ｏ Ｓ型半導体メモリ□装置の製造方法。 《６》 高専・電率を有する単結晶シリコンウェハを
酸化して酸化膜を形成する工程と、次に上記酸化膜のう
ちメモリセル形成領域と周辺回路形成領域の全てまたは
一部との間に相当する部分を残して他の領域の酸化膜を
除去する工程と、次に前記ウェハと同一導電型で且つ低
導電率を有するシリコン膜をエピタキシャル成長させる
ことによって前記酸化膜に多結晶シリコン膜を形成させ
ると共に他の領域上に単結晶シリコン膜を形成させる工
程とを具備することを特徴とする前記特許請求の範囲第
３項記載のＭＯＳ型半導体メモリ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58002546A JPS59126664A (ja) | 1983-01-11 | 1983-01-11 | Ｍｏｓ型半導体メモリ装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58002546A JPS59126664A (ja) | 1983-01-11 | 1983-01-11 | Ｍｏｓ型半導体メモリ装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59126664A true JPS59126664A (ja) | 1984-07-21 |
Family
ID=11532374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58002546A Pending JPS59126664A (ja) | 1983-01-11 | 1983-01-11 | Ｍｏｓ型半導体メモリ装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59126664A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5677564A (en) * | 1993-12-01 | 1997-10-14 | At&T Global Information Solutions Company | Shallow trench isolation in integrated circuits |
-
1983
- 1983-01-11 JP JP58002546A patent/JPS59126664A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5677564A (en) * | 1993-12-01 | 1997-10-14 | At&T Global Information Solutions Company | Shallow trench isolation in integrated circuits |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2000196103A (ja) | Ｓｏｉ素子及びその製造方法 | |
| US6723587B2 (en) | Ultra small-sized SOI MOSFET and method of fabricating the same | |
| US11677028B2 (en) | PMOS FinFET | |
| JPH0680724B2 (ja) | 絶縁分離のｃｍｏｓ ｆｅｔ集積装置の製造方法 | |
| JPH0332224B2 (ja) | ||
| JPS60170257A (ja) | 半導体装置 | |
| US3997378A (en) | Method of manufacturing a semiconductor device utilizing monocrystalline-polycrystalline growth | |
| JPH0193159A (ja) | ＢｉＣＭＯＳ素子の製造方法 | |
| KR100498503B1 (ko) | 바이폴라 접합 트랜지스터 및 그 제조 방법 | |
| JP2617177B2 (ja) | 集積回路のアイソレーシヨン構造およびその形成方法 | |
| US4819055A (en) | Semiconductor device having a PN junction formed on an insulator film | |
| JP2534991B2 (ja) | Ｃｍｏｓ構造の製法 | |
| US5331193A (en) | Semiconductor device resistant to slip line formation | |
| KR910000020B1 (ko) | 반도체장치의 제조방법 | |
| JPS59126664A (ja) | Ｍｏｓ型半導体メモリ装置およびその製造方法 | |
| JPH0465528B2 (ja) | ||
| US6998324B2 (en) | Methods of fabricating silicon on insulator substrates for use in semiconductor devices | |
| JPS58200554A (ja) | 半導体装置の製造方法 | |
| JPS59138367A (ja) | 半導体装置 | |
| JPS6244862B2 (ja) | ||
| JPS60105265A (ja) | 相補型半導体装置の製造方法 | |
| JP3303833B2 (ja) | 半導体装置及びその製造方法 | |
| KR0178291B1 (ko) | 횡방향 고속 바이폴라 트랜지스터 및 그의 제조방법 | |
| KR940001258B1 (ko) | BiCMOS소자의 제조방법 | |
| JPS5928993B2 (ja) | 半導体装置とその製造方法 |