JPH04206757A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、例えば誘電体分離構造の半導体装置に適用さ
れる半導体基板の製造方法に関する。
れる半導体基板の製造方法に関する。
（従来の技術）
従来から半導体集積回路の回路素子を形成する際に、他
の回路素子と分離された島状になった回路素子を形成す
るために、例えば周囲（側面と底面）をある誘電体によ
り完全に包囲する構造の誘電体分離方式がある。これは
Ｐ−Ｎ接合分離方式では素子分離耐圧が２００Ｖ以上取
れなかったものが、５００Ｖ以上取ることができ、寄生
素子動作によりラッチアップ現象が発生する問題もなく
、高集積化が容易であるという利点があって多く用いら
れるようになってきている。
の回路素子と分離された島状になった回路素子を形成す
るために、例えば周囲（側面と底面）をある誘電体によ
り完全に包囲する構造の誘電体分離方式がある。これは
Ｐ−Ｎ接合分離方式では素子分離耐圧が２００Ｖ以上取
れなかったものが、５００Ｖ以上取ることができ、寄生
素子動作によりラッチアップ現象が発生する問題もなく
、高集積化が容易であるという利点があって多く用いら
れるようになってきている。
第４図にこの様な誘電体分離構造を有する半導体装置の
一例の断面を示す図である。図中、１は第１の半導体基
板であり、これは上層側の半導体層２に半導体活性層を
形成し、下層側に例えばの二酸化シリコン（Ｓ ｉ ０
２ ）の絶縁膜（誘電体膜）３を形成するものである。
一例の断面を示す図である。図中、１は第１の半導体基
板であり、これは上層側の半導体層２に半導体活性層を
形成し、下層側に例えばの二酸化シリコン（Ｓ ｉ ０
２ ）の絶縁膜（誘電体膜）３を形成するものである。
４は第２の半導体基板であり、これは前記絶縁膜３の下
層となるように接着されている。前記半導体層２及びこ
の上層に回路素子５，６の要部が形成されており、半導
体層２に高濃度ｐ型シリコン層７が形成され、この上層
にｎ型２９３２層８、更に上層にｎ型２９３２層９が形
成されている。
層となるように接着されている。前記半導体層２及びこ
の上層に回路素子５，６の要部が形成されており、半導
体層２に高濃度ｐ型シリコン層７が形成され、この上層
にｎ型２９３２層８、更に上層にｎ型２９３２層９が形
成されている。
なおｎ型２９３２層８とｎ型２９３２層９の間には一部
に高濃度ｎ型シリコン層１０が形成されている。またｎ
型２９３２層９の上面部には９９２９３２層１１と高濃
度ｎ型シリコン層１２及び高濃度ｐ型シリコン層１３が
離間して形成され、さらに９９２９３２層１１と高濃度
ｐ型シリコン層１３の上面部にはそれぞれ高濃度ｎ型シ
リコン層１４．１５が形成されている。
に高濃度ｎ型シリコン層１０が形成されている。またｎ
型２９３２層９の上面部には９９２９３２層１１と高濃
度ｎ型シリコン層１２及び高濃度ｐ型シリコン層１３が
離間して形成され、さらに９９２９３２層１１と高濃度
ｐ型シリコン層１３の上面部にはそれぞれ高濃度ｎ型シ
リコン層１４．１５が形成されている。
そして回路素子５．６は底面が絶縁膜３で分離され、側
面が四方に溝を設けることによって回路素子５，６間及
び他の回路素子と分離している。
面が四方に溝を設けることによって回路素子５，６間及
び他の回路素子と分離している。
つまり四方の溝の両側面に沿って例えばＳｉＯ２の絶縁
膜（誘電体膜） １８．１７で囲み、その中に多結晶シ
リコン層１Ｂが形成されていて、絶縁膜の中に多結晶シ
リコン層が介在した壁のような構造により周囲を取り囲
み、各回路素子を分離している。
膜（誘電体膜） １８．１７で囲み、その中に多結晶シ
リコン層１Ｂが形成されていて、絶縁膜の中に多結晶シ
リコン層が介在した壁のような構造により周囲を取り囲
み、各回路素子を分離している。
この様な誘電体分離構造を有する半導体装置を形成する
には、半導体基板として特に重要な項目 □は、半導体
層２、中でも直接回路素子の要部が形成される半導体層
のｎ型２９３２層９が平坦性よく、また層厚が均一かつ
正確に制御されていなければならないことである。例え
ば所定厚を１５μｍとするとするとバラツキは±５％即
ち±０．７５μｍが望ましい。そして半導体層の精度が
悪い場合には回路素子の特性が均一なものとならないと
か、あるいは回路素子間の分離が完全に行えず、素子分
離耐圧が十分に取れなくなり素子間で間通してしまう等
の影響が出てしまう。
には、半導体基板として特に重要な項目 □は、半導体
層２、中でも直接回路素子の要部が形成される半導体層
のｎ型２９３２層９が平坦性よく、また層厚が均一かつ
正確に制御されていなければならないことである。例え
ば所定厚を１５μｍとするとするとバラツキは±５％即
ち±０．７５μｍが望ましい。そして半導体層の精度が
悪い場合には回路素子の特性が均一なものとならないと
か、あるいは回路素子間の分離が完全に行えず、素子分
離耐圧が十分に取れなくなり素子間で間通してしまう等
の影響が出てしまう。
次に上記のような従来の半導体基板の製造方法について
、′１ｓ５図を参照して説明する。
、′１ｓ５図を参照して説明する。
第５図（ａ）において、ｐ型シリコン基板１９の表面に
高濃度ｐ型シリコン層７を拡散によって形成し、その後
表面を酸化し絶縁膜３を形成する。
高濃度ｐ型シリコン層７を拡散によって形成し、その後
表面を酸化し絶縁膜３を形成する。
同図（ｂ）において、高濃度ｐ型シリコン層７が形成さ
れた側の絶縁膜３の表面に第２の半導体基板４を接着す
る。
れた側の絶縁膜３の表面に第２の半導体基板４を接着す
る。
同図（ｃ）において、第２の半導体基板４が接着されて
いない側のｐ型シリコン基板１９の面を研磨し、所定厚
のｎ型２９３２層８を形成する。
いない側のｐ型シリコン基板１９の面を研磨し、所定厚
のｎ型２９３２層８を形成する。
同図（ｄ）において、ｎ型２９３２層８の上面に所望の
不純物濃度のｎ型２９３２層２０を、（所定厚＋４０μ
ｍ）の厚さになるまでエピタキシャル成長させる。
不純物濃度のｎ型２９３２層２０を、（所定厚＋４０μ
ｍ）の厚さになるまでエピタキシャル成長させる。
同図（ｅ）において、上表面からｎ型２９３２層２０及
びｎ型２９３２層８、高濃度ｐ型シリコン層７を、ＫＯ
Ｈ系エツチング液により絶縁膜３までエツチングしてＶ
溝２１を形成し、続いてＶ溝２１の側壁面とｎ型２９３
２層２０の表面を酸化して絶縁膜２２を形成する。
びｎ型２９３２層８、高濃度ｐ型シリコン層７を、ＫＯ
Ｈ系エツチング液により絶縁膜３までエツチングしてＶ
溝２１を形成し、続いてＶ溝２１の側壁面とｎ型２９３
２層２０の表面を酸化して絶縁膜２２を形成する。
同図（ｆ）において、■溝２１の内部とｎ型２９３２層
２０の表面の絶縁膜２２上に多結晶シリコン層２３を形
成する。
２０の表面の絶縁膜２２上に多結晶シリコン層２３を形
成する。
同図（ｇ）において、多結晶シリコン層２３の上表面か
らｎ型２９３２層２０の上の絶縁膜２２の下までを荒研
削にて削り落とす。
らｎ型２９３２層２０の上の絶縁膜２２の下までを荒研
削にて削り落とす。
同図（ｈ）において、ｎ型２９３２層２０を所定厚にな
るまで研磨してｎ型２９３２層９を形成する。なおこれ
によりＶ溝２１の側面には絶縁膜１６゜１７が形成され
る。また上記の製造方法ではｎ型２９３２層８とｎ型２
９３２層９の間の高濃度ｎ型シリコン層１０の形成工程
については省略している。
るまで研磨してｎ型２９３２層９を形成する。なおこれ
によりＶ溝２１の側面には絶縁膜１６゜１７が形成され
る。また上記の製造方法ではｎ型２９３２層８とｎ型２
９３２層９の間の高濃度ｎ型シリコン層１０の形成工程
については省略している。
この様な製造方法で形成される従来の半導体基板におい
ては、シリコン基板１９及び第２の半導体基板４に平坦
性の良いものを使用しても、ｎ型２９３２層２０を荒研
削した後にｎ型２９３２層９を形成しているために厚さ
のバラツキが大きなものとなってしまう。つまり第３図
に横軸に面内バラツキ、縦軸に度数をとって上記の従来
の方法によるもののバラツキを右側に示すように、口径
が１００ｍ ｍφ所定厚を１５μｍとして形成したｎ型
シリコン層９の厚さを測定すると、面内バラツキは良い
ものでも３μｍ（±ｌＯ％）と大きくな値となっており
、バラツキ範囲も大きなものとなっていてバラツキ値の
面内分布の平均値は４μｍ（土１３．３％）である。こ
のように面内バラツキを±５％に納めて完全な誘電体分
離構造を実現する半導体基板を得ることは非常に困難な
ことであった。
ては、シリコン基板１９及び第２の半導体基板４に平坦
性の良いものを使用しても、ｎ型２９３２層２０を荒研
削した後にｎ型２９３２層９を形成しているために厚さ
のバラツキが大きなものとなってしまう。つまり第３図
に横軸に面内バラツキ、縦軸に度数をとって上記の従来
の方法によるもののバラツキを右側に示すように、口径
が１００ｍ ｍφ所定厚を１５μｍとして形成したｎ型
シリコン層９の厚さを測定すると、面内バラツキは良い
ものでも３μｍ（±ｌＯ％）と大きくな値となっており
、バラツキ範囲も大きなものとなっていてバラツキ値の
面内分布の平均値は４μｍ（土１３．３％）である。こ
のように面内バラツキを±５％に納めて完全な誘電体分
離構造を実現する半導体基板を得ることは非常に困難な
ことであった。
また所定厚のｎ型シリコン層９を形成するために、後工
程の研削や研磨の取り代としてエピタキシャル成長を所
定厚、例えば１５μｍに対し余分に４０μｍも厚く成長
させる必要があり、コストア・ノブの要因となっている
。
程の研削や研磨の取り代としてエピタキシャル成長を所
定厚、例えば１５μｍに対し余分に４０μｍも厚く成長
させる必要があり、コストア・ノブの要因となっている
。
（発明が解決しようとする課題）
上記のような状況に鑑みて本発明はなされたもので、そ
の目的とするところは活性な半導体層、中でも直接回路
素子の要部が形成される半導体層が平坦性よく、また層
厚が均一かつ正確に制御されて形成できる製造性の良い
半導体基板の製造方法を提供することにある。
の目的とするところは活性な半導体層、中でも直接回路
素子の要部が形成される半導体層が平坦性よく、また層
厚が均一かつ正確に制御されて形成できる製造性の良い
半導体基板の製造方法を提供することにある。
［発明の構成］
（課題を解決するための手段）
本発明の半導体基板の製造方法は、２枚の半導体基板を
、これら半導体基板の少なくとも一方の面に形成した第
１の誘電体膜を間に介在させて接着する第１の工程と、
接着した半導体基板の少なくとも一方面を研磨して第１
の誘電体膜上に所定厚の第１の半導体層を形成する第２
の工程と、第１の半導体層上にエピタキシャル成長によ
り所定厚の第２の半導体層を形成する第３の工程と、第
２の半導体層の表面から第１の誘電体膜に至る深さの溝
を第１及び第２の半導体層に形成し、溝の側面と第２の
半導体層の上面に第２の誘電体膜を形成する第４の工程
と、溝を埋めつくすようにしながら第２の誘電体膜上に
充填物を堆積する第５の工程と、第２の誘電体膜と充填
物に対する研磨速度比が１７５以下の研磨剤を用いて充
填物を研磨して除去し、第２の半導体層上の第２の誘電
体膜を露出させる第６の工程と、第６の工程で露出した
第２の半導体層上の第２の誘電体膜を除去する第７の工
程とを備えたことを特徴とするものである。
、これら半導体基板の少なくとも一方の面に形成した第
１の誘電体膜を間に介在させて接着する第１の工程と、
接着した半導体基板の少なくとも一方面を研磨して第１
の誘電体膜上に所定厚の第１の半導体層を形成する第２
の工程と、第１の半導体層上にエピタキシャル成長によ
り所定厚の第２の半導体層を形成する第３の工程と、第
２の半導体層の表面から第１の誘電体膜に至る深さの溝
を第１及び第２の半導体層に形成し、溝の側面と第２の
半導体層の上面に第２の誘電体膜を形成する第４の工程
と、溝を埋めつくすようにしながら第２の誘電体膜上に
充填物を堆積する第５の工程と、第２の誘電体膜と充填
物に対する研磨速度比が１７５以下の研磨剤を用いて充
填物を研磨して除去し、第２の半導体層上の第２の誘電
体膜を露出させる第６の工程と、第６の工程で露出した
第２の半導体層上の第２の誘電体膜を除去する第７の工
程とを備えたことを特徴とするものである。
（作用）
上記のように構成された半導体基板の製造方法では、エ
ピタキシャル成長により層厚等が正確に制御して形成さ
れた半導体層と誘電体分離を行うための溝とに誘電体膜
を形成し、さらにこれらに充填物を堆積し、その後誘電
体膜と充填物に対する研磨速度比が１１５以下の研磨剤
で堆積した充填物を研磨することで、半導体層上の充填
物が全て除去される前に誘電体膜が一部でも除去されな
いよう明確に加工でき、余分なエピタキシャル成長を行
わずに厚さ等が正確な半導体層を得ることができる。
ピタキシャル成長により層厚等が正確に制御して形成さ
れた半導体層と誘電体分離を行うための溝とに誘電体膜
を形成し、さらにこれらに充填物を堆積し、その後誘電
体膜と充填物に対する研磨速度比が１１５以下の研磨剤
で堆積した充填物を研磨することで、半導体層上の充填
物が全て除去される前に誘電体膜が一部でも除去されな
いよう明確に加工でき、余分なエピタキシャル成長を行
わずに厚さ等が正確な半導体層を得ることができる。
（実施例）
以下に本発明の一実施例を第１図乃至第３図を参照して
説明する。
説明する。
第１図は本実施例を工程順に示す工程図で、第２図は研
磨速度比に対する加工歩留を示す特性図で、第３図は面
内バラツキに対する度数を示す特性図である。
磨速度比に対する加工歩留を示す特性図で、第３図は面
内バラツキに対する度数を示す特性図である。
第１図（ａ）において、例えば直径１２５ｍ ｍφ。
厚さ６２５μｍ、結晶方位（１００）、比抵抗９０〜１
００Ωφｃｍのｐ型シリコン基板２５の少なくとも一方
の鏡面研磨面に、加速電圧４０ｋ ｅ Ｖ、 ドーズ
量２ Ｘ １０１５ｃ ｍ’でほう素（Ｂ）をイオン注
入して所望の層厚の高濃度ｐ型シリコン層２６を形成す
る。
００Ωφｃｍのｐ型シリコン基板２５の少なくとも一方
の鏡面研磨面に、加速電圧４０ｋ ｅ Ｖ、 ドーズ
量２ Ｘ １０１５ｃ ｍ’でほう素（Ｂ）をイオン注
入して所望の層厚の高濃度ｐ型シリコン層２６を形成す
る。
同図（ｂ）において、高濃度ｐ型シリコン層２Ｂを形成
したｐ型シリコン基板２５を酸化して厚さ１μｍの二酸
化シリコン（ＳｉＯｚ）の絶縁膜（誘電体膜）２７を両
表面に形成する。
したｐ型シリコン基板２５を酸化して厚さ１μｍの二酸
化シリコン（ＳｉＯｚ）の絶縁膜（誘電体膜）２７を両
表面に形成する。
同図（Ｃ）において、高濃度ｐ型シリコン層２Ｂが形成
された側の絶縁膜２７の表面に、第２の半導体基板２８
例えば直径１２５ｍ ｍφ、厚さ６２５μｍ。
された側の絶縁膜２７の表面に、第２の半導体基板２８
例えば直径１２５ｍ ｍφ、厚さ６２５μｍ。
結晶方位（１００）、比抵抗１〜１００ΩΦｃｍのｎ型
シリコン基板（シリコンウェハを用いる場合には、結晶
方位、比抵抗、形等の制限はない）の少なくとも一方の
鏡面研磨した面、すなわち互いに鏡面研磨した面どうし
を大気中、室温で接合し、その後、１１００℃のＮ２
：０２−４：１（容積比）の雰囲気ガス中で２時間の熱
処理を施し、ｐ型シリコン基板２５と第２の半導体基板
２８とを接着する。
シリコン基板（シリコンウェハを用いる場合には、結晶
方位、比抵抗、形等の制限はない）の少なくとも一方の
鏡面研磨した面、すなわち互いに鏡面研磨した面どうし
を大気中、室温で接合し、その後、１１００℃のＮ２
：０２−４：１（容積比）の雰囲気ガス中で２時間の熱
処理を施し、ｐ型シリコン基板２５と第２の半導体基板
２８とを接着する。
なお接合は真空中でもまた静電圧力（両基板に電圧を印
加）によってもよい。
加）によってもよい。
同図（ｄ）において、ｐ型シリコン基板２５を露出した
絶縁膜２７の表面側からグラインダー等によって荒研削
加工し、さらに通常のシリコン基板の鏡面加工で用いら
れる例えば機械化学研磨（＊ｅｃｈａｎｏ−ｃｈｅ＊ｆ
ｃａｌ ｐｏｌｉｓｈｉｎｇ）で鏡面研磨加工する。こ
の加工によって第２の半導体基板２８が接着された絶縁
膜２７上に、高濃度ｐ型シリコン層２Ｂとｐ型シリコン
層２９とをこれらの合計の層厚が４０μｍとなるように
形成する。
絶縁膜２７の表面側からグラインダー等によって荒研削
加工し、さらに通常のシリコン基板の鏡面加工で用いら
れる例えば機械化学研磨（＊ｅｃｈａｎｏ−ｃｈｅ＊ｆ
ｃａｌ ｐｏｌｉｓｈｉｎｇ）で鏡面研磨加工する。こ
の加工によって第２の半導体基板２８が接着された絶縁
膜２７上に、高濃度ｐ型シリコン層２Ｂとｐ型シリコン
層２９とをこれらの合計の層厚が４０μｍとなるように
形成する。
同図（ｅ）において、ｐ型シリコン層２９の上表面に所
定のパターンを形成したパターニング層３０を公知の手
段で形成する。
定のパターンを形成したパターニング層３０を公知の手
段で形成する。
同図（ｆ）において、パターニング層３０の開孔領域に
酸化アンチモン（Ｓｂ２０３）の固体拡散源を用いた通
常の拡散方法で不純物拡散を行う。
酸化アンチモン（Ｓｂ２０３）の固体拡散源を用いた通
常の拡散方法で不純物拡散を行う。
すなわち、Ｎ２雰囲気ガス中で、１２５０℃、６０分間
（固体拡散源は９５０℃に保持されている）の不純物拡
散を行い、これによりシート抵抗２０Ω／口の高濃度ｎ
型シリコン層３１を形成する。その後ノくターニング層
３０を除去する。
（固体拡散源は９５０℃に保持されている）の不純物拡
散を行い、これによりシート抵抗２０Ω／口の高濃度ｎ
型シリコン層３１を形成する。その後ノくターニング層
３０を除去する。
同図（ｇ）において、ｐ型シリコン層２９及び高濃度ｎ
型シリコン層３１の上面に低濃度ｎ型シリコン層３２を
エピタキシャル成長させる。すなわち、トリクロロシラ
ン（ＳｉＨＣｌｉ）ガスを用い、１１４０℃で層厚１５
μｍ、比抵抗７〜９Ω／ ｃ ｍの低濃度ｎ型シリコン
層３２をエピタキシャル成長させる。
型シリコン層３１の上面に低濃度ｎ型シリコン層３２を
エピタキシャル成長させる。すなわち、トリクロロシラ
ン（ＳｉＨＣｌｉ）ガスを用い、１１４０℃で層厚１５
μｍ、比抵抗７〜９Ω／ ｃ ｍの低濃度ｎ型シリコン
層３２をエピタキシャル成長させる。
同図（ｈ）において、低濃度ｎ型シリコン層３２の上表
面に所定のパターンを形成したパターニング層８３を公
知の手段で形成する。
面に所定のパターンを形成したパターニング層８３を公
知の手段で形成する。
同図（ｉ）において、上表面から低濃度ｎ型シリコン層
８２及びｐ型シリコン層２９、高濃度ｐ型シリコン層２
６、ＫＯＨ系エツチング液により絶縁膜２７の上までエ
ツチングしてＶ溝３４を形成し、その後パターニング層
８３を除去する。
８２及びｐ型シリコン層２９、高濃度ｐ型シリコン層２
６、ＫＯＨ系エツチング液により絶縁膜２７の上までエ
ツチングしてＶ溝３４を形成し、その後パターニング層
８３を除去する。
同図（ｊ）において、■溝３４の側壁面と低濃度ｎ型シ
リコン層３２の上表面を酸化して厚さ１μｍのＳｉｎ、
の絶縁ｌＩ（誘電体膜）３５を形成する。
リコン層３２の上表面を酸化して厚さ１μｍのＳｉｎ、
の絶縁ｌＩ（誘電体膜）３５を形成する。
同図（ｋ）において、絶縁膜３５が形成されたＶ溝３４
の内部を埋めつくすように、多結晶シリコン層３６を低
濃度ｎ型シリコ２層３２上の絶縁膜３５の上面を含めて
堆積する。すなわち、Ｓ ｉ ＨＣ１３ガスを用い、１
１００℃で層厚８０μｍの多結晶シリコン層３６をエピ
タキシャル成長させる。
の内部を埋めつくすように、多結晶シリコン層３６を低
濃度ｎ型シリコ２層３２上の絶縁膜３５の上面を含めて
堆積する。すなわち、Ｓ ｉ ＨＣ１３ガスを用い、１
１００℃で層厚８０μｍの多結晶シリコン層３６をエピ
タキシャル成長させる。
同図（１）において、低濃度ｎ型シリコン層３２の上の
絶縁膜３５上の多結晶シリコン層３６の層厚が１０μｍ
となるまでグラインダー等によって平面状に荒研削加工
を行う。この時の多結晶シリコン層３Ｂの厚さの面内バ
ラツキは５μｍ以下程度に仕上げておく。
絶縁膜３５上の多結晶シリコン層３６の層厚が１０μｍ
となるまでグラインダー等によって平面状に荒研削加工
を行う。この時の多結晶シリコン層３Ｂの厚さの面内バ
ラツキは５μｍ以下程度に仕上げておく。
その後、荒研削された多結晶シリコン層３６の表面を、
通常のシリコン基板の鏡面研磨加工で用いられる例えば
機械化学研磨（ｌｅｃｈａｎｏ−ｃｈｅｍｉｅａｌ ｐ
ｏｌｉｓｈｉｎｇ）により鏡面研磨加工する。
通常のシリコン基板の鏡面研磨加工で用いられる例えば
機械化学研磨（ｌｅｃｈａｎｏ−ｃｈｅｍｉｅａｌ ｐ
ｏｌｉｓｈｉｎｇ）により鏡面研磨加工する。
そして鏡面研磨加工は絶縁膜３５上の多結晶シリコン層
３Ｂが削除されるまで行う。
３Ｂが削除されるまで行う。
この研磨加工に際し、研磨剤は二酸化シリコンと多結晶
シリコンとでの研磨速度比が１１５以下であるものを用
いる。これはシリコン基板の上の厚さ１μｍの二酸化シ
リコン膜上に多結晶シリコン層を堆積し、この多結晶シ
リコン層の上面を厚さの面内バラツキが５μｍ以下程度
になるよう荒研削したものを用い、多結晶シリコン層側
から研磨速度比の異なる各研磨剤を用いて鏡面研磨加工
したときに下層のシリコン基板が露出せずに加工できる
歩留を実験して得た知見に基づいている。すなわち、′
Ｍ２図に横軸に二酸化シリコンと多結晶シリコンとの研
磨速度比を取り、縦軸に加工歩留をとって示すように、
研磨速度比が１１５以下の場合には下層のシリコン基板
が露出する前に多結晶シリコン層が全て除去され、加工
歩留が高く、略１００％の水準にある。また研磨速度比
が１１５を越える場合には多結晶シリコン層が全て除去
される前に二酸化シリコン膜が一部除去され、下層のシ
リコン基板が露出し研磨されてしまう。この多結晶シリ
コン層が全て除去されたか否かの点が加工工程で容易に
判別できることから、研磨速度比を１１５以下に選定し
ている。
シリコンとでの研磨速度比が１１５以下であるものを用
いる。これはシリコン基板の上の厚さ１μｍの二酸化シ
リコン膜上に多結晶シリコン層を堆積し、この多結晶シ
リコン層の上面を厚さの面内バラツキが５μｍ以下程度
になるよう荒研削したものを用い、多結晶シリコン層側
から研磨速度比の異なる各研磨剤を用いて鏡面研磨加工
したときに下層のシリコン基板が露出せずに加工できる
歩留を実験して得た知見に基づいている。すなわち、′
Ｍ２図に横軸に二酸化シリコンと多結晶シリコンとの研
磨速度比を取り、縦軸に加工歩留をとって示すように、
研磨速度比が１１５以下の場合には下層のシリコン基板
が露出する前に多結晶シリコン層が全て除去され、加工
歩留が高く、略１００％の水準にある。また研磨速度比
が１１５を越える場合には多結晶シリコン層が全て除去
される前に二酸化シリコン膜が一部除去され、下層のシ
リコン基板が露出し研磨されてしまう。この多結晶シリ
コン層が全て除去されたか否かの点が加工工程で容易に
判別できることから、研磨速度比を１１５以下に選定し
ている。
同図（ｍ）において、低濃度ｎ型２９３２層３２上の絶
縁膜３５をぶつ化水素（ＨＦ）を用いて除去する。
縁膜３５をぶつ化水素（ＨＦ）を用いて除去する。
なおこれにより■溝３４の側面に絶縁膜３７．３８を形
成し、内部に多結晶シリコン層３６を形成した誘電体分
離構造の分離部分が形成される。
成し、内部に多結晶シリコン層３６を形成した誘電体分
離構造の分離部分が形成される。
以上の工程を経て、所定の層厚を有する低濃度ｎ型シリ
コン層８２等が形成された半導体基板を得る。
コン層８２等が形成された半導体基板を得る。
この得られた低濃度ｎ型シリコン層３２は、鏡面研磨加
工されたｐ型シリコン層２９の上に平坦性よく、均一か
つ正確に厚さを制御して形成した層をそのまま使用する
ために、層厚は均一かつ正確なものである。
工されたｐ型シリコン層２９の上に平坦性よく、均一か
つ正確に厚さを制御して形成した層をそのまま使用する
ために、層厚は均一かつ正確なものである。
そして、これを確認するために上記の工程を経て得た半
導体基板を５０枚について低濃度ｎ型シリコン層３２の
厚さを測定し、その面内バラツキを測定した。測定結果
は第３図に横軸に面内バラツキ、縦軸に度数をとって左
側に示すように、本実施例のものでは面内バラツキが大
きなものでも１．５μｍ（±５％）以下であり、要求さ
れる±５％以下という水準を満足する。またバラツキ値
の面内分布の平均値は０．９４μｍ（±３．１３％）で
、バラツキは少ないものとなっている。
導体基板を５０枚について低濃度ｎ型シリコン層３２の
厚さを測定し、その面内バラツキを測定した。測定結果
は第３図に横軸に面内バラツキ、縦軸に度数をとって左
側に示すように、本実施例のものでは面内バラツキが大
きなものでも１．５μｍ（±５％）以下であり、要求さ
れる±５％以下という水準を満足する。またバラツキ値
の面内分布の平均値は０．９４μｍ（±３．１３％）で
、バラツキは少ないものとなっている。
また上記の工程では、層厚１５μｍの低濃度ｎ型シリコ
ン層３２を形成するために、特に後工程の研削や研磨の
取り代を見込んでエピタキシャル成長を余分に厚く成長
させる必要がなく、所定の１５μｍの厚さだけエピタキ
シャル成長を行うため、コストの上昇を来すことがない
。
ン層３２を形成するために、特に後工程の研削や研磨の
取り代を見込んでエピタキシャル成長を余分に厚く成長
させる必要がなく、所定の１５μｍの厚さだけエピタキ
シャル成長を行うため、コストの上昇を来すことがない
。
尚、本発明は上記した実施例にのみ限定されるものでは
なく、要旨を逸脱しない範囲内で適宜変更して実施し得
るものである。
なく、要旨を逸脱しない範囲内で適宜変更して実施し得
るものである。
［発明の効果コ
以上の説明から明らかなように、本発明は、誘電体分離
構造を有する半導体基板を製造するに際し、エピタキシ
ャル成長により形成された半導体層と誘電体分離を行う
ための溝とに誘電体膜を形成し、さらにこれらに充填物
を堆積し、その後誘電体膜と充填物に対する研磨速度比
が１７５以下の研磨剤で堆積した充填物を研磨すること
で、活性な半導体層が平坦性の良い、また層厚が均一か
つ正確に制御された状態で、良好な製造性のもとに得ら
れる効果を有する。
構造を有する半導体基板を製造するに際し、エピタキシ
ャル成長により形成された半導体層と誘電体分離を行う
ための溝とに誘電体膜を形成し、さらにこれらに充填物
を堆積し、その後誘電体膜と充填物に対する研磨速度比
が１７５以下の研磨剤で堆積した充填物を研磨すること
で、活性な半導体層が平坦性の良い、また層厚が均一か
つ正確に制御された状態で、良好な製造性のもとに得ら
れる効果を有する。
第１図は本発明の一実施゛例を示す工程図、第２図は研
磨剤の研磨速度比に対する加工歩留を示す特性図、第３
図は面内バラツキに対する度数を示す特性図、第４図は
誘電体分離構造を有する半導体装置を示す断面図、第５
図は従来例を示す工程図である。 ２５・・・９９２９３２層、 ２６・・・高濃度ｐ型シリコン層、 ２７、３５．３７．３８・・・絶縁膜（誘電体膜）、２
８・・・第２の半導体基板、 ２９・・・９９２９３２層、 ３２・・・低濃度ｎ型シリコン層、３４・・・Ｖ溝、３
６・・・多結晶シリコン層。 代理人 弁理士 大 胡 典 夫 （ａ） ｔｅｌ（（）
＋９１＋ｄｌ
（ｈｌ第１図（￥の１） ＋ｉｌ Ｎ＋第
１ 図（その２） 石１餐速度比 第２図 Ｎ″″層厚ｆｌ内ｊぐラッキ（μｍ） 第３図 第４図 （ｂ） ｔｅｌ （ｄｌ 第 （ｅ） ｌｆ） （ｈｌ ５図
磨剤の研磨速度比に対する加工歩留を示す特性図、第３
図は面内バラツキに対する度数を示す特性図、第４図は
誘電体分離構造を有する半導体装置を示す断面図、第５
図は従来例を示す工程図である。 ２５・・・９９２９３２層、 ２６・・・高濃度ｐ型シリコン層、 ２７、３５．３７．３８・・・絶縁膜（誘電体膜）、２
８・・・第２の半導体基板、 ２９・・・９９２９３２層、 ３２・・・低濃度ｎ型シリコン層、３４・・・Ｖ溝、３
６・・・多結晶シリコン層。 代理人 弁理士 大 胡 典 夫 （ａ） ｔｅｌ（（）
＋９１＋ｄｌ
（ｈｌ第１図（￥の１） ＋ｉｌ Ｎ＋第
１ 図（その２） 石１餐速度比 第２図 Ｎ″″層厚ｆｌ内ｊぐラッキ（μｍ） 第３図 第４図 （ｂ） ｔｅｌ （ｄｌ 第 （ｅ） ｌｆ） （ｈｌ ５図
Claims (1)
- 【特許請求の範囲】 ２枚の半導体基板を、これら半導体基板の少なくとも
一方の面に形成した第１の誘電体膜を間に介在させて接
着する第１の工程と、 接着した前記半導体基板の少なくとも一方面を研磨して
前記第１の誘電体膜上に所定厚の第１の半導体層を形成
する第２の工程と、 前記第１の半導体層上にエピタキシャル成長により所定
厚の第２の半導体層を形成する第３の工程と、 前記第２の半導体層の表面から前記第１の誘電体膜に至
る深さの溝を前記第１及び第２の半導体層に形成し、該
溝の側面と該第２の半導体層の上面に第２の誘電体膜を
形成する第４の工程と、前記溝を埋めつくすようにしな
がら前記第２の誘電体膜上に充填物を堆積する第５の工
程と、前記第２の誘電体膜と前記充填物に対する研磨速
度比が１／５以下の研磨剤を用いて該充填物を研磨して
除去し、前記第２の半導体層上の該第２の誘電体膜を露
出させる第６の工程と、 第６の工程で露出した前記第２の半導体層上の前記第２
の誘電体膜を除去する第７の工程とを備えたことを特徴
とする半導体基板の製造方法。
Priority Applications (5)
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|---|---|---|---|
| JP2336706A JP2925312B2 (ja) | 1990-11-30 | 1990-11-30 | 半導体基板の製造方法 |
| DE69132157T DE69132157T2 (de) | 1990-11-30 | 1991-11-27 | Verfahren zur Herstellung eines Halbleitersubstrates mit einer dielektrischen Isolationsstruktur |
| EP91120294A EP0488230B1 (en) | 1990-11-30 | 1991-11-27 | Method of manufacturing a semiconductor substrate having a dielectric isolation structure |
| KR1019910021681A KR950003899B1 (ko) | 1990-11-30 | 1991-11-29 | 반도체 기판의 제조 방법 |
| US07/800,074 US5352625A (en) | 1990-11-30 | 1991-11-29 | Method of manufacturing semiconductor substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2336706A JP2925312B2 (ja) | 1990-11-30 | 1990-11-30 | 半導体基板の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH04206757A true JPH04206757A (ja) | 1992-07-28 |
| JP2925312B2 JP2925312B2 (ja) | 1999-07-28 |
Family
ID=18301953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2336706A Expired - Fee Related JP2925312B2 (ja) | 1990-11-30 | 1990-11-30 | 半導体基板の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
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| EP (1) | EP0488230B1 (ja) |
| JP (1) | JP2925312B2 (ja) |
| KR (1) | KR950003899B1 (ja) |
| DE (1) | DE69132157T2 (ja) |
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|---|---|---|---|---|
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| US5561073A (en) * | 1992-03-13 | 1996-10-01 | Jerome; Rick C. | Method of fabricating an isolation trench for analog bipolar devices in harsh environments |
| DE19639026C1 (de) * | 1996-09-23 | 1998-04-09 | Siemens Ag | Selbstjustierte nichtflüchtige Speicherzelle |
| JPH10209293A (ja) * | 1997-01-22 | 1998-08-07 | Sony Corp | 半導体装置の製造方法 |
| US6080042A (en) * | 1997-10-31 | 2000-06-27 | Virginia Semiconductor, Inc. | Flatness and throughput of single side polishing of wafers |
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| US20070042563A1 (en) * | 2005-08-19 | 2007-02-22 | Honeywell International Inc. | Single crystal based through the wafer connections technical field |
Family Cites Families (5)
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|---|---|---|---|---|
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| US4255207A (en) * | 1979-04-09 | 1981-03-10 | Harris Corporation | Fabrication of isolated regions for use in self-aligning device process utilizing selective oxidation |
| KR910009318B1 (ko) * | 1987-09-08 | 1991-11-09 | 미쓰비시 뎅끼 가부시기가이샤 | 반도체 장치의 제조 및 고내압 파묻음 절연막 형성방법 |
| US5049968A (en) * | 1988-02-08 | 1991-09-17 | Kabushiki Kaisha Toshiba | Dielectrically isolated substrate and semiconductor device using the same |
| EP0398468A3 (en) * | 1989-05-16 | 1991-03-13 | Kabushiki Kaisha Toshiba | Dielectrically isolated substrate and semiconductor device using the same |
-
1990
- 1990-11-30 JP JP2336706A patent/JP2925312B2/ja not_active Expired - Fee Related
-
1991
- 1991-11-27 DE DE69132157T patent/DE69132157T2/de not_active Expired - Fee Related
- 1991-11-27 EP EP91120294A patent/EP0488230B1/en not_active Expired - Lifetime
- 1991-11-29 US US07/800,074 patent/US5352625A/en not_active Expired - Lifetime
- 1991-11-29 KR KR1019910021681A patent/KR950003899B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
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