KR100636063B1

KR100636063B1 - 반도체 기억 장치와 이를 이용한 전자 장치

Info

Publication number: KR100636063B1
Application number: KR1020040077160A
Authority: KR
Inventors: 스기마에기꾸꼬; 후따쯔야마다꾸야; 시로따리이찌로; 이찌게마사유끼
Original assignee: 가부시끼가이샤 도시바
Priority date: 2003-09-25
Filing date: 2004-09-24
Publication date: 2006-10-20
Also published as: US7151686B2; KR20050030609A; JP2005100538A; US20050105335A1

Abstract

반도체 기억 장치는, 복수개씩의 비트선과 워드선 및 그 각 교차부에 배치된 전기적 재기입 가능한 불휘발성 메모리 셀을 갖고, 복수개씩의 메모리 셀이 직렬 접속되어 NAND 셀 유닛을 구성하고, 워드선 방향으로 나란히 배열되는 복수의 NAND 셀 유닛에 의해 구성된 블록이 비트선 방향으로 복수개 배치된 셀 어레이와, 상기 셀 어레이의 블록을 선택하기 위한 로우 디코더를 구비하고, 상기 로우 디코더는, 상기 셀 어레이의 블록마다 배치된 워드선 구동 전압을 전송하기 위한 트랜지스터를 배열한 전송 트랜지스터 어레이와, 상기 전송 트랜지스터 어레이마다 마련되고, 승압 전압이 공급되어 선택적으로 전송 트랜지스터 어레이를 구동하기 위한 제1 디코드부와, 인접하는 2개의 제1 디코드부에서 공유되어 배치된, 블록 선택을 행하기 위한 제2 디코드부를 갖는다.

셀 어레이, 로우 디코더, 전송 트랜지스터, 배선 영역, 워드선

Description

반도체 기억 장치와 이를 이용한 전자 장치{SEMICONDUCTOR MEMORY DEVICE AND ELECTRIC DEVICE WITH THE SAME}

도 1은 본 발명의 실시 형태에 의한 NAND형 플래시 메모리의 기능 블록 구성을 나타내는 도면.

도 2는 동 플래시 메모리의 셀 어레이의 평면도.

도 3은 도 2의 I-I' 단면도.

도 4는 도 2의 II-II' 단면도.

도 5는 동 플래시 메모리의 셀 어레이와 로우 디코더부의 레이아웃을 도시하는 도면.

도 6은 셀 어레이의 등가 회로도.

도 7은 셀 어레이의 인접 2 블록 대응의 로우 디코더의 고전압 디코드부의 등가 회로도.

도 8은 셀 어레이의 워드선 인출 배선 구조를 도시하는 레이아웃.

도 9는 동 인출 배선 및 전송 트랜지스터 어레이의 확대 레이아웃.

도 10은 도 9의 제2 배선 영역(A-A')의 모식적 단면 구조를 나타내는 도면.

도 11은 도 9의 제2 배선 영역(A-A')의 다른 모식적 단면 구조를 나타내는 도면.

도 12는 2 플레인의 셀 어레이를 갖는 경우의 실시 형태를 나타내는 도면.

도 13은 디지털 스틸 카메라에 적용한 실시 형태를 나타내는 도면.

도 14는 동 디지털 스틸 카메라의 내부 구성을 도시하는 도면.

도 15a∼15j는 다른 전자 디바이스에 적용한 실시 형태를 나타내는 도면.

<도면의 주요부분에 대한 부호의 설명>

1:셀 어레이

2:로우 디코더

3:감지 증폭기 회로

4:컬럼 디코더

5:퓨즈 회로

6:고전압 발생 회로

7:어드레스 레지스터

8:컨트롤러

9:커맨드 디코더

본 발명은 반도체 기억 장치와 이를 이용한 전자 장치에 관한 것이다.

종래부터, 전기적 재기입 가능한 불휘발성 반도체 기억 장치(EEPROM)가 알려져 있다. 그 중에서도, 복수의 메모리 셀을 인접 셀이 소스, 드레인 확산층을 공 유하도록 직렬 접속하여 NAND 셀 유닛(NAND 스트링)을 구성하는 NAND형 EEPROM은, 고집적화할 수 있는 것으로서 주목받고 있다. NAND형 EEPROM의 메모리 셀에는 통상, 반도체 기판에 전하 축적층(부유 게이트)과 제어 게이트를 적층 형성한 MOS 트랜지스터가 이용된다. 이 메모리 셀은 부유 게이트에 축적된 전하량에 의해서 데이터를 불휘발로 기억한다.

NAND 셀 유닛의 일단은 선택 게이트 트랜지스터를 개재하여 비트선에 접속되고, 타단은 선택 게이트 트랜지스터를 개재하여 소스선에 접속된다. 각 메모리 셀의 제어 게이트는 한 방향으로 연속하는 워드선에 접속된다. 1 워드선에 연결되는 복수의 메모리 셀의 집합은, 동시에 데이터 기입 및 판독이 행해지는 1 페이지로 된다. 또한 워드선 방향으로 나란히 배열되는 복수의 NAND 셀 유닛의 범위(l6 워드선 혹은 32 워드선)는, 통상 데이터 일괄 소거의 단위로 되는 블록(셀 블록)으로 된다. 통상, 1 플레인의 셀 어레이는 비트선의 방향으로 복수의 블록이 배치되어 구성된다.

셀 어레이의 비트선 단부에는 페이지 버퍼를 구성하는 감지 증폭기겸 데이터 래치 회로가 배치되고, 워드선 단부에는 워드선을 선택 구동하는 로우 디코더가 배치된다. 이들 셀 어레이와 페이지 버퍼 및 로우 디코더를 포함하여 메모리 코어가 구성된다. 메모리 코어의 주변에는 기입이나 소거에 이용되는 각종 고전압을 발생하기 위한 고전압 발생 회로, 리던던시를 위한 퓨즈 회로, 기입이나 소거의 시퀀스 제어 및 판독의 동작 제어를 행하는 컨트롤러 등이 배치된다.

NAND형 EEPROM의 셀 어레이는 주기적 패턴이기 때문에 미세화가 용이하다. 그러나, 로우 디코더 내의 셀 어레이의 워드선에 접속되는 전송 트랜지스터는, 메모리 셀보다 채널 길이가 큰 고전압 트랜지스터를 이용할 필요가 있다. 이 때문에, 전송 트랜지스터를 워드선 피치로 배치할 수는 없다. 이 점을 해결하기 위해서, 워드선을 드라이버하는 전송 트랜지스터를 셀 어레이의 워드선 양단측에 분류하여 배치하는 방식이 제안되어 있다(예를 들면, 일본 특허 공개 평성7-230696호 공보, 일본 특허 공개 2000-076880호 공보 참조).

전송 트랜지스터를 셀 어레이의 양측에 분류하여 배치하는 구체적인 방식으로서는, 1) 워드선마다 교대로 전송 트랜지스터를 분류하는 방식, 2) 블록마다 교대로 전송 트랜지스터를 분류하는 방식, 3) 2 블록마다 전송 트랜지스터를 분류하는 방식 등이 있다. 이들 중, 1)의 방식은, 어떤 워드선의 일단측의 NAND 셀 유닛에 주목하고, 인접하는 두 개의 워드선에 주목했을 때, 그 두 개의 워드선의 구동단이 서로 다르기 때문에, 이들 워드선에 의해 구동되는 어떤 NAND 셀 유닛 내의 두 개의 메모리 셀의 구동 타이밍에서 어긋남이 발생한다고 하는 문제가 있다. 2), 3)의 방식은, 블록 내의 전 워드선의 구동단이 동일하기 때문에, 그와 같은 구동 타이밍의 문제는 없다.

전송 트랜지스터를 셀 어레이의 양측으로 분류하는 방식 중 하나의 문제는, 셀 어레이의 워드선을 전송 트랜지스터의 확산층까지 인출하기 위한 인출 배선부에는, 워드선의 배선 피치를 확대하기 위한 배선 피치 전환을 필요로 한다. 워드선의 라인/ 스페이스의 주기성이 셀 어레이의 외측에서 무너지는 것에 따른 노광의 곤란성을 배려하면서, 셀 어레이의 양측에 워드선 피치를 확대시키는 인출 배선부 를 배치하는 것은, 메모리 칩의 면적 증대의 원인으로 된다.

본 발명의 일 양태에 따른 반도체 기억 장치는,

복수개씩의 비트선과 워드선이 교차하여 배치되어 각 교차부에 전기적 기입 가능한 불휘발성 메모리 셀이 배치되고, 복수개씩의 메모리셀이 직렬 접속되어 NAND 셀 유닛을 구성하고, 워드선 방향으로 나란히 배열되는 복수의 NAND 셀 유닛에 의해 구성된 블록이 비트선 방향으로 복수개 배치된 셀 어레이와,

상기 셀 어레이의 블록을 선택하기 위한 로우 디코더를 구비하고,

상기 로우 디코더는,

상기 셀 어레이의 블록마다 배치된 워드선 구동 전압을 전송하기 위한 전송 트랜지스터를 배열한 전송 트랜지스터 어레이와,

상기 전송 트랜지스터 어레이마다 마련되고, 승압 전압이 공급되어 선택적으로 전송 트랜지스터 어레이를 구동하는 제1 디코드부와,

인접하는 2개의 제1 디코드부에서 공유되어 배치된, 블록 선택을 행하기 위한 제2 디코드부를 갖는다.

이하, 도면을 참조하여 본 발명의 실시 형태를 설명한다.

[실시 형태 1]

도 1은 본 발명의 실시 형태 1에 의한 NAND형 EEPROM(플래시 메모리)의 기능 블록 구성을 나타내고 있다. 셀 어레이(1)는, 복수개씩의 워드선 WL과 비트선 BL 의 교차부에, 전기적 재기입 가능한 불휘발성의 메모리 셀 MC가 배치되어 구성된다. 구체적으로 셀 어레이(1)는 데이터 재기입 단위로 되는 복수의 블록에 의해 구성되는 NAND형이지만, 그 상세는 후술한다.

로우 디코더(2)는 로우 어드레스 RA를 디코드하여 셀 어레이(1)의 블록 및 워드선 WL을 선택한다. 감지 증폭기 회로(3)는, 비트선 데이터를 감지하는 기능과, 데이터 래치 기능을 구비하고, 구체적으로는 1 페이지분의 데이터 감지/ 래치를 행하는 페이지 버퍼이다. 컬럼 디코더(4)는 컬럼 어드레스 CA를 디코드하여 비트선 선택을 행한다. 외부 어드레스 Add는 어드레스 레지스터(7)에 취득되어, 로우 어드레스 RA 및 컬럼 어드레스 CA가 각각 로우 디코더(2) 및 컬럼 디코더(4)에 공급된다.

기입이나 소거에 이용되는 각종 고전압을 발생하기 위해서, 고전압 발생 회로(6)가 마련되어 있다. 컨트롤러(8)에는 칩 인에이블 신호 /CE, 기입 인에이블 신호 /WE, 판독 인에이블 신호 /RE, 어드레스 래치 인에이블 신호 ALE 등의 제어 신호가 들어가는 외에, 커맨드 디코더(9)에서 디코드된 커맨드 CMD가 공급된다. 이에 의해 컨트롤러(8)는, 동작 모드에 응답하여 고전압 발생 회로(6)의 제어, 기입이나 소거의 시퀀스 제어 및 판독 동작 제어를 행한다. 퓨즈 회로(5)는, 불량 구제를 위한 불량 어드레스를 기억한다. 상세 설명은 생략하지만, 셀 어레이(1)의 불량 워드선을 포함하는 블록을 용장 블록으로 치환하도록 퓨즈 회로(5)가 프로그램된다.

도 2는 셀 어레이(1)의 레이아웃을 도시하고, 도 3 및 도 4는 도 2의 I-I' 및 II-II' 단면도를 도시하고 있다. 실리콘 기판(30)의 셀 어레이 형성 영역에는 p형 웰이 형성된다. 이 p형 웰에, 도 4에 도시한 바와 같이, 소자 분리 절연막(31)에 의해서, 소정 피치의 스트라이프 형상의 소자 형성 영역(32)이 구획된다. 각 소자 형성 영역(32)에, 터널 절연막을 개재하여 다결정 실리콘막에 의한 부유 게이트(33)가 형성되고, 이 위에 층간 절연막을 개재하여 다결정 실리콘막에 의한 제어 게이트(34)가 형성된다. 제어 게이트(34)에 자기 정합되어 소스 드레인 확산층(38)이 형성되고, 메모리 셀 MC(MC0∼MC31)가 구성된다. 메모리 셀 MC의 소스, 드레인 확산층(38)은 인접하는 셀에서 공유되고, 복수의 메모리 셀에 의해 NAND 셀 유닛이 구성된다. NAND 셀 유닛의 양 단부에는 선택 게이트 트랜지스터 SG1, SG2가 형성된다.

제어 게이트(34)는 도 2 및 도 4에 도시한 바와 같이, 한 방향으로 연속적으로 패터닝되어, 워드선(WL)으로 된다. 셀 어레이 위는 층간 절연막(35)으로 피복되고, 이 위에 비트선(BL)(36)이 배치된다. 비트선(36)은 NAND 셀 유닛의 드레인측 선택 게이트 트랜지스터의 확산층에 컨택트한다. NAND 셀 유닛의 소스측 선택 트랜지스터의 확산층에 컨택트하는 공통 소스선(SL)(37)은, 층간 절연막(35) 내에 매설된다.

도 5는 도 1에 기능 블록으로 도시한 셀 어레이(1)와 로우 디코더(2) 및 퓨즈 회로(5)의 부분에 대하여, 메모리 칩 상에서의 모식적인 레이아웃을 나타내고 있다. 상술한 바와 같이 셀 어레이(1)는, 데이터 재기입의 단위로 되는 복수의 블록이 비트선 방향으로 나란히 배열되지만, 여기서는 4개의 블록 BLK0∼BLK3이 도시 되어 있다. 이들 블록에 대하여, 로우 디코더(2)(2a, 2b)는, 셀 어레이(1)의 워드선 방향의 양측에 분류로 배치되어 있다. 즉 상부 2 블록 BLK0, BLK1의 선택을 행하는 로우 디코더(2a)는 셀 어레이(1)의 우측에, 하부 2 블록 BLK2, BLK3의 선택을 행하는 로우 디코더(2b)는 셀 어레이(1)의 좌측에 배치된다. 블록 수가 더 많은 경우에도, 마찬가지로 2 블록씩 교대로 로우 디코더를 나누어 배치한다.

로우 디코더(2a)는 블록 BLK0, BLK1마다, 워드선 및 선택 게이트선에 구동 전압을 전송하기 위한 고전압계의 전송 트랜지스터를 배열한 트랜지스터 어레이(21)와, 이들 전송 트랜지스터 어레이(21)를 구동하기 위한 두 개의 고전압 디코드부(HV-DEC)(22)와, 두 개의 블록 BLK0, BLK1 중 하나를 선택하기 위해서 두 개의 고전압 디코드부(22)에서 공유되는 하나의 저전압 디코드부(LV-DEC)(23)를 갖는다. 마찬가지로, 로우 디코더(2b)는 블록 BLK2, BLK3마다, 전송 트랜지스터 어레이(21)와, 이들 전송 트랜지스터 어레이(21)를 구동하기 위한 두 개의 고전압 디코드부(HV-DEC)(22)와, 두 개의 블록 BLK0, BLK1 중 하나를 선택하기 위해서 두 개의 고전압 디코드부(22)에서 공유되는 하나의 저전압 디코드부(LV-DEC)(23)를 갖는다.

또 본 명세서에서는, 전원 전압보다 높은 승압 전압이 공급되는 디코드 회로부가 "고전압 디코드부"로서 정의되고, 그것보다 낮은 전압이 공급되는 디코드 회로부가 "저전압 디코드부"로서 정의되어 있다.

이와 같이 셀 어레이(1)의 좌우에 2 블록씩의 로우 디코더(2a, 2b)를 배치함으로써, 블록 폭보다 넓은 레이아웃을 필요로 하는 각 블록의 고전압계의 전송 트랜지스터 어레이(21)를 배치할 수 있다. 각 블록 B의 워드선을 로우 디코더(2a, 2b)의 전송 트랜지스터 어레이(21)에 접속하기 위한 인출 배선 영역(10)의 인출 배선은, 블록 내에서의 워드선 피치로부터 보다 큰 배선 피치로 변경하는 피치 전환을 수반한다.

이와 같이 이 실시 형태에서는, 두 개의 블록 BLK0, BLK1에 대응하는 두 개의 고전압 디코드부(22)가 하나의 저전압 디코드부(23)를 공유한다. 마찬가지로 두 개의 블록 BLK2, BLK3에 대응하는 두 개의 고전압 디코드부(22)가 하나의 저전압 디코드부(23)를 공유한다. 이와 같이 로우 디코더(2a, 2b)의 회로의 일부를 공유화함으로써, 배선 피치의 전환을 수반하는 인출 배선 영역(10)에 기인하는 메모리 칩 면적의 증대를 억제하는 것이 가능하게 된다.

도 6은 셀 어레이(1)와 그 워드선 및 선택 게이트선에 접속되는 전송 트랜지스터 어레이(21)의 부분의 등가 회로를, 연속하는 두 개의 블록 BLK0, BLK1에 대하여 도시하고 있다. NAND 셀 유닛 NU는, 이 예에서는 32개 직렬 접속된 적층 게이트 구조의 메모리 셀 MC0-MC31을 갖는다. 이 메모리 셀 MC0-MC31의 일단은 선택 게이트 트랜지스터 SG1을 개재하여 비트선 BL에, 타단은 선택 게이트 트랜지스터 SG2를 개재하여 공통 소스선 SL에 접속된다.

각 메모리 셀 MC0-MC31의 제어 게이트는 각각, 비트선 BL과 교차하여 연속하는 워드선 WL0-WL31에 접속된다. 선택 게이트 트랜지스터 SG1, SG2의 게이트는, 워드선과 병행하는 선택 게이트선 SGD, SGS에 접속된다. 이들 워드선 WL0-WL31 및 선택 게이트선 SGD, SGS의 일단에 각각 접속되는 NMOS 트랜지스터 MN0-MN31 및 MN32, MN33이, 로우 디코더의 출력에 의해 구동되어 여러 가지의 워드선 구동 전압 을 전송하는 전송 트랜지스터 어레이(21)를 구성한다.

전송 트랜지스터 어레이(21)를 구성하는 트랜지스터 MN0-MN33의 게이트는, 블록마다 단자 TG0, TG1에 공통 접속되고, 이들 단자 TG0, TG1이 로우 디코더 출력에 의해 구동된다. 기입 및 판독 모드에 있어서 선택된 블록에 대하여, 이들 전송 트랜지스터 MN0-MN33이 온으로 된다. 이들 전송 트랜지스터 MN0-MN33의 단자 CG0-CG31, SGDN, SGSN에는 전 블록에 공통으로 마련된, 광의의 로우 디코더에 포함되는 워드선/ 선택 게이트선 드라이버 회로(20)로부터, 동작 모드에 대응하여 여러가지의 구동 전압(기입 전압 Vpgm, 기입 패스 전압 Vpass, 판독 패스 전압 Vread 등) 혹은 접지 전압이 공급되고, 이것이 로우 디코더(2)에 의해 선택된 트랜지스터 어레이(21)를 개재하여, 선택된 블록의 워드선 및 선택 게이트선에 공급되게 된다.

도 7은 로우 디코더 내의 인접하는 두 개의 블록에 대응하는 고전압 디코드부(22)와 이들이 공유하는 저전압 디코드부(23)의 구체적인 회로 구성을 도시하고 있다. 저전압 디코드부(23)는 블록 어드레스가 입력되는, 2 블록에 공통의 디코드 게이트인 NMOS 트랜지스터 N2∼N5와, 2 블록을 선택하기 위한 디코드 게이트인 NMOS 트랜지스터 N6, N7을 갖는다. NMOS 트랜지스터 N2∼N5의 일단은, 활성화 신호 RDEC가 들어가는 활성화용 NMOS 트랜지스터 N1을 개재하여 접지된다. NMOS 트랜지스터 N6, N7의 드레인은 각각, 활성화 신호 RDEC에 의해서 구동되는 활성화용 PMOS 트랜지스터 P1, P2를 개재하여 전원 Vdd에 접속된다.

NMOS 트랜지스터 N6, N7의 드레인 노드 ND0, ND1이, 선택 블록에 대하여 "L"로 되는 디코드 출력 단자이다. 이 노드 ND0, ND1의 출력은 인버터(27, 28)를 개 재하여 고전압 디코드부(22)에 전송된다. 고전압 디코드부(22)는 구체적으로는, 승압 회로로부터 출력되는 고전압 VRDEC을 레벨 시프트하여 전송 트랜지스터 어레이(21)의 게이트 단자 TG0, TG1을 구동하는 레벨 시프터(LS)(29, 30)에 의해 구성된다.

셀 어레이의 불량 구제는 블록 단위로 불량의 블록을 용장 블록(도시하지 않음)에서 치환하는 제어를 행한다. 도 5에 도시하는 퓨즈 회로(5a, 5b)에는 불량 어드레스가 미리 프로그램된다. 도 7의 로우 디코더 구성에서는, 간단히 설명하지만, 퓨즈 데이터 래치를 포함하는 치환 제어 회로(25, 26)가 마련되고, 불량 블록 어드레스가 입력되었을 때에는 대응하는 로우 디코더를 비활성화하고, 대신에 용장 로우 디코더(도시하지 않음)를 활성화하는 제어가 행하여진다.

이상과 같이 이 실시 형태 1에서는, 셀 어레이의 두 개의 블록마다 동일한 측에 배치되는 로우 디코더 내에서 저전압 디코드부를 공유화함으로써, 로우 디코더 면적의 축소가 도모된다.

[실시 형태 2]

다음에, 실시 형태 1과 마찬가지로 로우 디코더 내에서 저전압 디코드부를 공유함과 함께, 워드선을 로우 디코더에 접속하는 인출 배선부를 연구함으로써, 로우 디코더를 셀 어레이의 한쪽 측에만 배치하도록 한 실시 형태 2를 설명한다. 이 실시 형태 2에 의해서, 보다 작은 메모리 칩 면적을 실현하는 것이 가능하게 된다.

도 8은 실시 형태 2의 NAND형 EEPROM에 대하여, 셀 어레이(1)와 로우 디코더(2)의 부분의 모식적 레이아웃을, 실시 형태 1의 도 5에 대응시켜 도시하고 있다. 도시와 같이, 셀 어레이(1)의 워드선 방향의 한쪽 단부측에만 로우 디코더(2)가 배치된다. 로우 디코더(2)는, 각 블록마다의 고전압 디코드부(22)와, 2 블록씩의 고전압 디코드부에서 공유되는 저전압 디코드부(23)를 갖는다. 이것은 실시 형태 1과 마찬가지이다.

로우 디코더(2)는 셀 어레이(1)의 한쪽에만 배치하기 위해서, 셀 블록 BLK의 폭 D의 범위 내에, 각각의 인출 배선(10)과 전송 트랜지스터 어레이(21)가 배치된다. 구체적으로 전송 트랜지스터 어레이(21)는, 각각 블록 BLK0∼BLK3의 워드선 방향으로 나란히 배열된, 워드선 방향으로 긴 공통 게이트 TG0∼TG3을 갖는 전송 트랜지스터에 의해 형성된다. 블록 선택을 행하는 고전압 디코드부(22)는 각각, 트랜지스터 어레이(21)의 공통 게이트 TG0∼TG3의 단부에 대향하도록 배치된다.

각 전송 트랜지스터는 워드선과 직교하는 방향을 채널 길이 방향으로 하고 있다. 각 블록 BLK0-BLK3 내의 워드선을 전송 트랜지스터 어레이(21)에 접속하는 인출 배선(10)은, 실시 형태 1과는 달리, 워드선 및 선택 게이트선의 배치 폭과 동일한 폭을 갖고 레이아웃되어 있다. 이것은 인출 배선(10)의 배선 구조와 로우 디코더(2) 내의 전송 트랜지스터의 배치를 연구하는 것에 의해 가능하게 되어 있다.

구체적으로 인출 배선 영역(10)은 각각, 블록 내의 워드선의 피치를 유지하여 워드선의 연장으로서 복수개의 다결정 실리콘 배선이 배치되는 제1 배선 영역(10a)과, 인접하는 트랜지스터 어레이(21)의 사이에 배치되고, 워드선과 동일한 다결정 실리콘 배선과 금속 배선의 적층 구조에 의한 제2 배선 영역(10b)을 갖는다. 즉, 제1 배선 영역(10a)은 셀 어레이의 블록의 워드선 배치 폭과 실질 동일한 배선 배치 폭을 갖는다. 전송 트랜지스터 어레이(21)가 배치되는 제2 배선 영역에서는, 적층배선 구조를 이용함으로써, 보다 작은 배선 배치 폭 내에 동일한 개수의 배선을 배치하고 있다.

도 9는 도 8의 인출 배선(10)과 트랜지스터 어레이(21)의 부분을 확대하여 인출 배선(10)의 배선 레이아웃을 보다 구체적으로 나타내고 있다. 제1 배선 영역(10a)은 워드선 피치로 배치된 다결정 실리콘 배선(41)이다. 제1 배선 영역(10a)의 소정 수의 다결정 실리콘 배선은, 그대로 제2 배선 영역(10b)의 다결정 실리콘 배선(43)에 연결되고, 트랜지스터 어레이(21)의 트랜지스터 확산층에 접속된다. 제1 배선 영역(10a)의 남은 다결정 실리콘 배선(41)은, 그 단부에서, 직선으로 모식적으로 도시하는 금속 배선(42)에 접속된다. 제2 배선 영역(10b)에서는 금속 배선(42) 중의 적어도 일부가 다결정 실리콘 배선(43)에 중첩되어 양자가 병행한다. 남은 금속 배선(42)은 기초에 다결정 실리콘 배선이 없는 상태에서 배치된다.

이와 같이, 제2 배선 영역(10b)에서는 다결정 실리콘 배선(43)과 금속 배선(42)의 적층 구조를 이용함으로서, 셀 어레이(1)의 각 블록의 워드선을 한 방향으로만 인출할 수 있다. 이에 의해, 셀 어레이의 양측에 인출 배선을 마련하는 종래 방식에 비교하여, 메모리 칩 면적을 작은 것으로 할 수 있다.

또한, 전송 트랜지스터 어레이(21)는, 여기서는 각 블록마다 일렬로 배치한 예를 나타내고 있지만, 워드선 수분의 트랜지스터를 일렬로 배치하는 스페이스가 없는 경우에는, 2 열로 하여도 무방하다. 그 경우, 각 트랜지스터 확산층까지의 배선은 보다 복잡해지지만, 각 트랜지스터의 사이의 소자 분리 영역 위를 지나는 배선에는, 상부 배선인 금속 배선을 이용한다. 이에 의해, 각 트랜지스터 사이의 분리를 확실하게 할 수 있다.

도 10은 도 9에서의 인출 배선(10)의 제2 배선 영역(10b)의 A-A' 위치에서의 적층 단면 구조를, 3단으로 나눠 모식적으로 나타내고 있다. 사각으로 둘러싼 배선 내의 번호는, 1 블록이 32개의 워드선을 포함하는 경우의 블록 내에서의 워드선 배열순을 나타내고 있다. 도시와 같이, 제2 배선 영역(10b)은, 금속 배선(42)만의 부분과, 다결정 실리콘 배선(43)과 금속 배선(42)이 중첩되는 부분이 있다. 통상 상부 금속 배선(42)과 하부 다결정 실리콘 배선(43)의 사이의 커플링 용량은, 가로방향의 배선간 커플링 용량보다도 크다 ．따라서, 셀 어레이 내의 인접 워드선에 대응하는 배선이 이 제2 배선 영역(10b)에서 상하로 중첩되지 않도록 하는 것이 바람직하다. 특히, 기입 시의 워드선 전위 관계를 고려해야 한다.

예를 들면, 데이터 기입 시에, 비선택 셀에서의 기입을 금지하기 위해서 비선택 셀의 채널을 용량 커플링에서 승압하는 방식으로서, 셀프 부스트 방식이나 로컬 셀프 부스트 방식이 알려져 있다. 전자는 선택 워드선에 기입 전압 Vpgm을, 비선택 워드선에 버스 전압 Vpass를 주어, 비선택 셀의 채널을, 전자 주입이 발생하지 않도록 전위 승압한다. 후자는 더욱 효율적인 채널 승압을 위해서, 선택 워드선에 인접하는 비선택 워드선에 0V를 공급하는 방식이다.

따라서, 셀프 부스트 방식에 비교하여, 로컬 셀프 부스트 방식 쪽이 인접 워드선에 큰 전압이 가해지는 경우가 있어, 인접 워드선의 영향에 의한 오기입의 위험이 크다 ． 도 10의 배선 구조는, 영역 B에서는 인접하는 워드선 대응의 배선이 상하로 인접하게 된다. 따라서, 이것은 셀프 부스트 방식의 경우에는 좋지만, 로컬 셀프 부스트 방식인 경우에는 바람직하지 않다. 도 11은 인접 워드선 대응의 배선이 제2 배선 영역(10b)에서 완전히 중첩되지 않도록 한 예이다. 로컬 셀프 부스트 방식의 경우에는, 이와 같은 배선 구조를 이용하면 된다. 이들 배선 구조는 제1 배선 영역(10a)과 제2 배선 영역(10b) 사이에서의 배선 접속 관계를 설정함으로써 용이하게 실현할 수 있다.

[실시 형태 3]

지금까지의 실시 형태에서는, 1 플레인의 셀 어레이를 이용한 예를 설명했다. NAND형 EEPROM의 전자 카드 응용 등에 있어서는, 데이터 재기입 단위인 블록의 사양을 변경하는 일없이, 플레인 수(셀 어레이 수)를 바꿈으로써 메모리 용량을 변경하는 것이 바람직하다.

도 12는 실시 형태 2의 방식을 2 플레인의 메모리 칩에 적용한 경우의 주요부 구성예를 나타내고 있다. 2 플레인의 셀 어레이(1)로부터 인출 배선(10) 및 로우 디코더(2)까지를, 대칭 패턴으로서 레이아웃함으로써, 큰 설계 변경없이, 메모리 용량을 늘릴 수 있다. 플레인 수를 3개 혹은 그 이상으로 늘리기 위해서는, 이 레이아웃을 반복하면 된다.

[실시 형태 4]

다음에, 상기 각 실시 형태에 의한 불휘발성 반도체 기억 장치를 탑재한 전자 카드와, 그 전자 카드를 이용한 전자 장치의 실시 형태를 설명한다.

도 13은 이 실시 형태에 의한 전자 카드와, 이 전자 카드를 이용한 전자 장 치의 구성을 나타낸다. 여기서는 전자 장치는, 휴대 전자기기의 일례로서의 디지털 스틸 카메라(101)를 도시한다. 전자 카드는 디지털 스틸 카메라(101)의 기록 매체로서 이용되는 메모리 카드(61)이다. 메모리 카드(61)는 앞의 각 실시 형태에서 설명한 불휘발성 반도체 장치가 집적화되어 밀봉된 IC 패지지 PK1을 갖는다.

디지털 스틸 카메라(101)의 케이스에는, 카드 슬롯(102)과, 이 카드 슬롯(102)에 접속된, 도시하지 않은 회로 기판이 수납되어 있다. 메모리 카드(61)는 카드 슬롯(102)에 착탈 가능하게 장착된다. 메모리 카드(61)는 카드 슬롯(102)에 장착되면, 회로 기판 위의 전기 회로에 전기적으로 접속된다.

전자 카드가 예를 들면, 비접촉형의 IC 카드인 경우, 카드 슬롯(102)에 수납하거나, 혹은 근접시킴으로써, 회로 기판 위의 전기 회로에 무선 신호에 의해 접속된다.

도 14는 디지털 스틸 카메라의 기본적인 구성을 나타낸다. 피사체로부터의 빛은, 렌즈(103)에 의해 집광되어 촬상 장치(104)에 입력된다. 촬상 장치(104)는 예를 들면 CMOS 이미지 센서이고, 입력된 광을 광전 변환하여, 아날로그 신호를 출력한다. 이 아날로그 신호는 아날로그 증폭기(AMP)에 의해 증폭된 후, A/D 컨버터에 의해 디지털 변환된다. 변환된 신호는 카메라 신호 처리 회로(105)에 입력되고, 예를 들면 자동 노출 제어(AE), 자동 화이트 밸런스 제어(AWB), 및 색 분리 처리를 행한 후, 휘도 신호와 색차 신호로 변환된다.

화상을 모니터하는 경우, 카메라 신호 처리 회로(105)로부터 출력된 신호는 비디오 신호 처리 회로(106)에 입력되고, 비디오 신호로 변환된다. 비디오 신호의 방식으로서는, 예를 들면 NTSC(National Television System Committee)를 예를 들 수 있다. 비디오 신호는 표시 신호 처리 회로(107)를 개재하여, 디지털 스틸 카메라(101)에 부착된 표시부(108)에 출력된다. 표시부(108)는 예를 들면 액정 모니터이다.

비디오 신호는 비디오 드라이버(109)를 개재하여 비디오 출력 단자(110)에 공급된다. 디지털 스틸 카메라(101)에 의해 촬상된 화상은, 비디오 출력 단자(110)를 개재하여, 예를 들면 텔레비전 등의 화상 기기에 출력할 수 있다. 이에 의해, 촬상한 화상을 표시부(108) 이외에서도 표시할 수 있다. 촬상 장치(104), 아날로그 증폭기(AMP), A/D 컨버터(A/D), 카메라 신호 처리 회로(105)는, 마이크로 컴퓨터(111)에 의해 제어된다.

화상을 캡처하는 경우, 조작 버튼 예를 들면 셔터 버튼(112)을 조작자가 누른다. 이에 의해, 마이크로 컴퓨터(111)가, 메모리 컨트롤러(113)를 제어하고, 카메라 신호 처리 회로(105)로부터 출력된 신호가 프레임 화상으로서 비디오 메모리(114)에 기입된다. 비디오 메모리(114)에 기입된 프레임 화상은, 압축/ 신장 처리 회로(115)에 의해, 소정의 압축 포맷에 기초하여 압축되고, 카드 인터페이스(116)를 개재하여 카드 슬롯(102)에 장착되어 있는 메모리 카드(61)에 기록된다.

기록한 화상을 재생하는 경우, 메모리 카드(61)에 기록되어 있는 화상을, 카드 인터페이스(116)를 개재하여 판독하고, 압축/ 신장 처리 회로(115)에 의해 신장한 후, 비디오 메모리(114)에 기입한다. 기입된 화상은 비디오 신호 처리 회로(106)에 입력되고, 화상을 모니터하는 경우와 마찬가지로, 표시부(108)나 화상 기 기에 투영해낸다.

또 이 구성에서는, 회로 기판(100) 상에, 카드 슬롯(102), 촬상 장치(104), 아날로그 증폭기(AMP), A/D 컨버터(A/D), 카메라 신호 처리 회로(105), 비디오 신호 처리 회로(106), 메모리 컨트롤러(113), 비디오 메모리(114), 압축/ 신장 처리 회로(115), 및 카드 인터페이스(116)가 실장된다.

단지 카드 슬롯(102)에 대해서는, 회로 기판(100) 상에 실장될 필요는 없고, 커넥터 케이블 등에 의해 회로 기판(100)에 접속되도록 해도 된다.

회로 기판(100) 상에는 또 전원 회로(117)가 실장된다. 전원 회로(117)는 외부 전원 혹은 전지로부터의 전원의 공급을 받아, 디지털 스틸 카메라의 내부에서 사용하는 내부 전원 전압을 발생한다. 전원 회로(117)로서, DC-DC 컨버터를 이용하여도 된다. 내부 전원 전압은 상술한 각 회로에 공급되는 외에, 스트로브(118), 표시부(108)에도 공급된다.

이상과 같이 이 실시 형태의 전자 카드는, 디지털 스틸 카메라 등의 휴대 전자기기에 이용하는 것이 가능하다. 또한 이 전자 카드는, 휴대 전자기기뿐만 아니라, 도 15a-15j에 도시한 바와 같은 다른 각종 전자기기에 적용할 수 있다. 즉, 도 15a에 도시하는 비디오 카메라, 도 15b에 도시하는 텔레비전, 도 15c에 도시하는 오디오 기기, 도 15d에 도시하는 게임 기기, 도 15e에 도시하는 전자 악기, 도 15f에 도시하는 휴대 전화, 도 15g에 도시하는 퍼스널 컴퓨터, 도 15h에 도시하는 퍼스널 디지털 어시스턴트(PDA), 도 15i에 도시하는 보이스 레코더, 도 15j에 도시하는 PC 카드 등에, 상기 전자 카드를 이용할 수 있다.

본 발명은 반도체 기억 장치와 이를 이용한 전자 장치에 관한 것으로, 셀 어레이의 두 개의 블록마다 동일한 측에 배치되는 로우 디코더 내에서 저전압 디코드부를 공유화함으로써, 로우 디코더 면적의 축소가 도모되어, 메모리 칩 면적의 증대를 억제할 수 있다.

Claims

복수개씩의 비트선과 워드선이 교차하여 배치되어 각 교차부에 전기적 재기입 가능한 불휘발성 메모리 셀이 배치되고, 복수개의 메모리 셀이 직렬 접속되어 NAND 셀 유닛을 구성하고, 워드선 방향으로 나란히 배열되는 복수의 NAND 셀 유닛에 의해 구성된 블록이 비트선 방향으로 복수개 배치된 셀 어레이와,

상기 셀 어레이의 블록을 선택하기 위한 로우 디코더를 구비하고,

상기 로우 디코더는,

상기 셀 어레이의 블록마다 배치된 워드선 구동 전압을 전송하기 위한 트랜지스터를 배열한 전송 트랜지스터 어레이와,

상기 전송 트랜지스터 어레이마다 마련되고, 승압 전압이 공급되어 선택적으로 전송 트랜지스터 어레이를 구동하는 제1 디코드부와,

인접하는 2개의 제1 디코드부에서 공유되어 배치된, 블록 선택을 행하기 위한 제2 디코드부를 갖는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

상기 셀 어레이는 비트선 방향으로 나란히 배열된 적어도 4개의 블록을 갖고,

또한 제1 로우 디코더가 인접하는 제1 및 제2 블록을 선택하기 위해서 상기 셀 어레이의 워드선 방향의 한쪽 측에 배치되고,

제2 로우 디코더가 인접하는 제3 및 제4 블록을 선택하기 위해서 상기 셀 어레이의 워드선 방향의 다른 쪽 측에 배치되어 있는 반도체 기억 장치.
제2항에 있어서,

각 블록의 워드선은 인출 배선 영역에서 배선 피치 절환을 수반하여 인출되어 대응하는 전송 트랜지스터 어레이의 트랜지스터에 접속되는 반도체 기억 장치.
제1항에 있어서,

상기 로우 디코더는 상기 셀 어레이의 워드선 방향의 한쪽 측에 배치되어 있는 반도체 기억 장치.
제4항에 있어서,

상기 각 전송 트랜지스터 어레이는, 워드선과 직교하는 방향을 채널 길이 방향으로서 워드선의 방향으로 배열된 복수의 트랜지스터에 의해 구성되어 있는 반도체 기억 장치.
제5항에 있어서,

상기 각 블록의 워드선을 인출하여 대응하는 전송 트랜지스터 어레이의 트랜지스터에 접속하는 인출 배선 영역을 갖고,

상기 각 인출 배선 영역은,

워드선의 연장으로서 워드선과 동일한 피치로 제1 다결정 실리콘 배선이 배치된 제1 배선 영역과,

상기 제1 다결정 실리콘 배선의 일부로부터 연속하여 상기 전송 트랜지스터 어레이의 확산층에 접속되는 제2 다결정 실리콘 배선, 및 이들 제2 다결정 실리콘 배선에 부분적으로 중첩하여 배치되어 상기 남은 제1 다결정 실리콘 배선을 상기 전송 트랜지스터 어레이의 확산층까지 접속하는 복수의 금속 배선을 갖는 제2 배선 영역을 갖는 반도체 기억 장치.
제6항에 있어서,

상기 제1 배선 영역은, 블록 폭과 실질 동일한 배선 배치 폭을 갖고, 제2 배선 영역은 그것보다 작은 배선 배치 폭을 갖는 반도체 기억 장치.
제6항에 있어서,

상기 제1 및 제2 배선 영역의 사이의 배선 접속 관계가, 제2 배선 영역에 있어서 인접하는 2개의 워드선 대응의 2개의 배선이 중첩되지 않도록, 설정되어 있는 반도체 기억 장치.
제4항에 있어서,

두 개의 셀 어레이가, 워드선 방향으로 대향하여 배치되고,

두 개의 로우 디코더가 그 두 개의 셀 어레이를 삽입하도록 배치되어 있는 반도체 기억 장치.
제1항에 기재된 반도체 기억 장치가 탑재된 전자 카드.
카드 인터페이스와,

상기 카드 인터페이스에 접속된 카드 슬롯과,

상기 카드 슬롯에 전기적으로 접속 가능한 제10항에 기재된 상기 전자 카드를 갖는 전자 장치.
제11항에 있어서,

상기 전자 장치는 디지털 카메라인 전자 장치.
복수개씩의 비트선과 워드선이 교차하여 배치되어 각 교차부에 전기적 재기입 가능한 불휘발성 메모리 셀이 배치되고, 복수개씩의 메모리 셀이 직렬 접속되어 NAND 셀 유닛을 구성하고, 워드선 방향으로 나란히 배열되는 복수의 NAND 셀 유닛에 의해 구성된 블록이 비트선 방향으로 복수개 배치된 셀 어레이와,

상기 셀 어레이의 블록을 선택하기 위한 로우 디코더를 구비하고,

상기 로우 디코더는,

상기 셀 어레이의 워드선 방향의 일단측에 배치되고 또한, 상기 블록에 대응하여 배치되고, 각각, 워드선 구동 전압을 블록에 전송하기 위한 워드선 방향으로 배열된 트랜지스터를 갖는 전송 트랜지스터 어레이와,

상기 전송 트랜지스터 어레이에 대응하여 배치되고, 각각 승압 전압이 공급되어 상기 전송 트랜지스터 어레이를 선택적으로 구동하기 위한 제1 디코드부와,

하나의 블록을 선택하기 위한 각각 인접하는 두 개의 제1 디코드부에서 공유되는 제2 디코드부

를 갖는 반도체 기억 장치.
삭제
제13항에 있어서,

상기 로우 디코더는 또한,

상기 블록의 워드선을 인출하여 상기 전송 트랜지스터 어레이의 트랜지스터에 접속하기 위한 일부 적층 구조를 갖는 인출 배선 영역을 갖는 반도체 기억 장치.
제13항에 있어서,

상기 각 전송 트랜지스터 어레이는, 워드선 방향으로 긴 공통 게이트를 갖는 트랜지스터를 갖고,

제1 디코드부는, 상기 전송 트랜지스터 어레이의 공통 게이트의 단부에 대향하여 배치되어 있는 반도체 기억 장치.
제15항에 있어서,

상기 각 인출 배선 영역은,

워드선의 연장으로서 워드선과 동일한 피치로 제1 다결정 실리콘 배선이 배치된 제1 배선 영역과,

상기 제1 다결정 실리콘 배선의 일부로부터 연속하여 상기 전송 트랜지스터 어레이의 확산층에 접속되는 제2 다결정 실리콘 배선, 및 이들 제2 다결정 실리콘 배선에 부분적으로 중첩하여 배치되어 상기 남은 제1 다결정 실리콘 배선을 상기 전송 트랜지스터 어레이의 확산층까지 접속하는 금속 배선을 갖는 제2 배선 영역을 갖는 반도체 기억 장치.
제17항에 있어서,

상기 제1 배선 영역은, 블록 폭과 실질 동일한 배선 배치 폭을 갖고, 제2 배선 영역은 그것보다 작은 배선 배치 폭을 갖는 반도체 기억 장치.
제17항에 있어서,

상기 제1 및 제2 배선 영역 사이의 배선 접속 관계가, 제2 배선 영역에 있어서 인접하는 2개의 워드선 대응의 2개의 배선이 중첩되지 않도록, 설정되어 있는 반도체 기억 장치.
제13항에 기재된 반도체 기억 장치가 탑재된 전자 카드.