JP4993175B2 - メモリ検査装置 - Google Patents
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Description
データ幅の異なる検査モードに応じてアドレスとデータの読み出し構造が異なる同一のDUTを検査するメモリ検査装置において、
前記フェイルメモリのアドレス端子に入力されるアドレスのビット幅をフェイルメモリのアドレス幅に適合するように変換するアドレス変換部と、
このアドレス変換部に入力されるアドレスから前記検査モードに基づいて選択された所定のアドレスをフェイルデータの割付決定アドレスとして出力する割付決定アドレス選択ブロックと、
この割付決定アドレス選択ブロックから出力される割付決定アドレスを参照して入力されるDUTのフェイルデータの格納割付を決定し、前記フェイルメモリに格納するフェイルデータとしてフェイルメモリに出力するフェイルデータ割付部を設け、
各検査モードによって異なるアドレスビット位置に読み出される前記DUT上のある特定ビットが前記フェイルメモリの同一ビット位置に重ね書きされることを特徴とする。
前記アドレス変換部の前段に、アドレスの並べ替えを行うアドレス並べ替えブロックを設けたことを特徴とする。
前記アドレス並べ替えブロックは、前記DUTの検査モードに応じてアドレスを並べ替えることを特徴とする。
1)セレクタ20〜23の出力を切り替えるためにセレクタ24から出力されるアドレスを各検査モードで共通とする必要がある。これはフェイルメモリ6の構造上メイン/スペア領域をそれぞれ物理的に異なるメモリに格納するためである。
2)セレクタ25,26が各領域で個別に用意されていない。
1)セレクタ29により、入力アドレスビットを以下のように並べ替える。
(MSB){X3,Y2,Y1,Y0,X2,X1,X0}(LSB)
以降、上記アドレスビットの並びを{A7,A6,A5,A4,A3,A2,A1,A0}と表記する。
セレクタ29:{A7,A6,A5,A4,A3,A2,A1,A0}={ X3,Y2,Y1,Y0,X2,X1,X0}
3)セレクタ20〜23により、セレクタ29と各領域におけるフェイルメモリの物理アドレスの割付を決定する。
メイン領域 :(A5,A4, A3,A2,A1,A0)
Xスペア領域 :(A7,A6, A4,A3,A1,A0)
Yスペア領域 :(A7,A6, A3,A2,A1,A0)
XYスペア領域:(A7,A6, LOW,A3,A1,A0)
Xアドレス:A7
Yアドレス:A6
5)セレクタ32〜35により、DUTの検査モード1における各領域のフェイルデータの格納割付を決定するアドレスを各々選択する。
メイン領域 :(X0)
Xスペア領域 :(X0)
Yスペア領域 :(X0)
XYスペア領域:(X0)
7)セレクタ29により、入力アドレスビットを以下のように並べ替える。
(MSB){X4,Y4,Y3,Y2,Y1,Y0,X3,X2,X1,X0}(LSB)
以降、上記アドレスビットの並びを{A7,A6,A5,A4,A3,A2,A1,A0}と表記する。
セレクタ29:{A9,A8,A7,A6,A5,A4,A3,A2,A1,A0}={X4,Y4,Y3,Y2,Y1,Y0,X3,X2,X1,X0}
8)検査モード2選択時、モード指定信号によりセレクタ31でセレクタ29が選択されるものとする。
メイン領域 :(A5,A4, A3,A2,A1,A0)
Xスペア領域 :(A7,A6, A4,A3,A1,A0)
Yスペア領域 :(A7,A6, A3,A2,A1,A0)
XYスペア領域:(A7,A6, LOW,A3,A1,A0)
Xアドレス:A7
Yアドレス:A6
メイン領域 :(Y3,Y2,X3,X0)
Xスペア領域 :(Y3,Y2,X2,X0)
Yスペア領域 :(Y2,Y1,X3,X0)
XYスペア領域:(Y2,Y1,X2,X0)
12)フェイルデータ割付部28で検査モード2におけるフェイルメモリ6に対するフェイルデータの格納割付を決定する。例えばフェイルメモリ6のビット幅が16と仮定した場合、図6のように割付を行う。
8 アドレス変換部
9 アドレスビット選択部
10 検査モード指定部
11 検査モード選択部
12 データ有効化ビット格納メモリ
13 データ有効化ビット選択部
14 データゲート
15 データ選択部
16 検査モード選択部
17 検査モード設定部
18〜27、29〜42 セレクタ
28 フェイルデータ割付部
43 アドレス並べ替え部
Claims (3)
- データ幅の異なる検査モードに応じてアドレスとデータの読み出し構造が異なる同一のDUTを検査するメモリ検査装置において、
前記フェイルメモリのアドレス端子に入力されるアドレスのビット幅をフェイルメモリのアドレス幅に適合するように変換するアドレス変換部と、
このアドレス変換部に入力されるアドレスから前記検査モードに基づいて選択された所定のアドレスをフェイルデータの割付決定アドレスとして出力する割付決定アドレス選択ブロックと、
この割付決定アドレス選択ブロックから出力される割付決定アドレスを参照して入力されるDUTのフェイルデータの格納割付を決定し、前記フェイルメモリに格納するフェイルデータとしてフェイルメモリに出力するフェイルデータ割付部を設け、
各検査モードによって異なるアドレスビット位置に読み出される前記DUT上のある特定ビットが前記フェイルメモリの同一ビット位置に重ね書きされることを特徴とするメモリ検査装置。 - 前記アドレス変換部の前段に、アドレスの並べ替えを行うアドレス並べ替えブロックを設けたことを特徴とする請求項1に記載のメモリ検査装置。
- 前記アドレス並べ替えブロックは、前記DUTの検査モードに応じてアドレスを並べ替えることを特徴とする請求項2に記載のメモリ検査装置。
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