KR20070090142A - 시험 장치 - Google Patents

시험 장치 Download PDF

Info

Publication number
KR20070090142A
KR20070090142A KR1020077005774A KR20077005774A KR20070090142A KR 20070090142 A KR20070090142 A KR 20070090142A KR 1020077005774 A KR1020077005774 A KR 1020077005774A KR 20077005774 A KR20077005774 A KR 20077005774A KR 20070090142 A KR20070090142 A KR 20070090142A
Authority
KR
South Korea
Prior art keywords
fail
fail information
pin
electronic devices
unit
Prior art date
Application number
KR1020077005774A
Other languages
English (en)
Inventor
미치오 시무라
Original Assignee
주식회사 아도반테스토
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 아도반테스토 filed Critical 주식회사 아도반테스토
Publication of KR20070090142A publication Critical patent/KR20070090142A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
    • G01R31/31932—Comparators
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

복수의 전자 디바이스를 병행하여 시험하는 시험 장치에 있어서, 복수의 전자 디바이스에 대응하여 설치되며, 대응되는 전자 디바이스의 각각의 핀마다의 페일 정보를 직렬로 출력하는 복수의 논리 비교 회로와, 각각의 논리 비교 회로가 판정한 페일 정보를, 핀마다 직렬로 독출하는 직렬 독출부와, 각각의 전자 디바이스마다, 직렬 독출부가 독출한 페일 정보의 논리합을 산출하고, 각각의 전자 디바이스마다, 디바이스 페일 정보를 생성하는 논리합부와, 논리합부가 생성한 디바이스 페일 정보의 논리곱을 산출하고, 모든 디바이스 페일 정보가 페일인 경우에 페일을 가리키는 토탈 페일 정보를 생성하는 논리곱부를 포함하는 시험 장치를 제공한다.
시험 장비, 병행, 반도체 디바이스

Description

시험 장치{TESTING APPARATUS}
본 발명은 전자 디바이스를 시험하는 시험 장치에 관한 것이다. 특히 복수의 전자 디바이스를 병행하여 시험하는 시험 장치에 관한 것이다. 문헌의 참조에 의한 편입이 인정되는 지정국에 관하여는, 다음의 일본 출원에 기재된 내용을 참조에 의하여 본 출원에 편입시키고, 본 출원의 기재의 일부로 한다.
일본 특허 출원 제2004-354482호 출원일 2004년 12월 7일
종래, 반도체 회로 등의 전자 디바이스를 복수 개 병행하여 시험하는 시험 장치가 알려져 있다. 이러한 시험 장치는, 동시 측정 중인 전자 디바이스의 모두가 불량이라고 판정되는 경우, 시험을 계속할 필요가 없으므로, 이들 전자 디바이스에 대한 시험을 중지하고 있다.
도 6은, 종래의 시험 장치 300의 구성의 일예를 도시한 도면이다. 시험 장치 300은, 테스트 제어부 210, 패턴 발생부 212, 복수의 전자 디바이스(DUT 200-1 ~ DUT 200-n, 이하 200으로 총칭함)에 대응하여 설치된 복수의 논리 비교 회로(214-1 ~ 214-n, 이하 214로 총칭함), 및 페일 검출부 220을 구비한다.
테스트 제어부 210은, 패턴 발생부 212에 소정의 시험 패턴을 생성시키고, 각각의 전자 디바이스 200에 공급한다. 각각의 논리 비교 회로 214는, 대응하는 전자 디바이스 200의 각 핀으로부터 출력되는 출력 신호를 수취하고, 각각의 핀마다 출력 신호의 패스(pass) 또는 페일(fail)을 검출하고, 각각의 핀의 출력 신호가 패스 또는 페일인지를 가리키는 페일 정보를 출력한다. 여기서, 출력 신호의 페일이 검출된 경우, 당해 핀에 대하여는, 그 이후 페일이 검출된다. 또한, 논리 비교 회로 214는, 각각의 핀에 대한 페일 정보를 병렬적으로 출력한다.
페일 검출부 220은, 복수의 논리 비교 회로 214에 대응하여 설치된 복수의 논리합부(226-1 ~226-n, 이하 226으로 총칭함), 및 논리곱부 228을 구비한다. 각각의 논리합부 226은, 대응하는 논리 비교 회로 214가 출력하는 핀마다의 페일 정보의 논리합을 산출하고, 디바이스 페일 정보로서 출력한다. 논리곱부 228은, 각각의 논리합부 226이 출력하는 디바이스 페일 정보의 논리곱을 산출하고, 토탈 페일 정보로서 출력한다.
이렇게 하여, 모든 전자 디바이스 200에 대하여 페일이 검출된 경우에 페일을 가리키는 토탈 페일 정보를 생성한다. 그리고, 토탈 페일 정보로서 페일이 검출된 경우, 패턴 발생부 212는 시험 패턴의 생성을 정지하고, 시험을 중지한다.
관련된 특허 문서 등은, 현재 인식하고 있지 않으므로, 그 기재를 생략한다.
[발명이 해결하고자 하는 과제]
그러나, 종래의 시험 장치 300은, 리얼 타임으로 토탈 페일 정보를 검출하고 있기 때문에, 전자 디바이스 200의 동작 주파수가 커지게 됨에 따라, 하드웨어의 부담이 증대된다. 예를 들어, 논리합부 226에는, 대응하는 전자 디바이스 200의 모든 핀의 페일 정보를 거의 동시에 전송할 필요가 있지만, 전자 디바이스 200의 동작 주파수가 커짐에 따라, 전송 스큐 등이 무시할 수 없게 되고, 오검출 등의 문제가 발생하게 된다. 이러한 문제는, 동시에 측정하는 전자 디바이스 200의 개수를 증가시키려고 한 경우에 따라 현저하게 되며, 시험의 효율을 향상시키기가 곤란하게 된다.
이 때문에 본 발명은, 상술한 과제를 해결할 수 있는 시험 장치를 제공하는 것을 목적으로 한다. 이 목적은 청구의 범위에 있어서의 독립항에 기재된 특징의 조합에 의하여 달성된다. 또한, 종속항은 본 발명의 더욱 유리한 구체예를 규정한다.
[과제를 해결하기 위한 수단]
상기 과제를 해결하기 위하여, 본 발명의 제1의 형태에 있어서는, 복수의 전자 디바이스를 병행하여 시험하는 시험 장치에 있어서, 복수의 전자 디바이스에 공급되는 시험 패턴을 생성하는 패턴 발생부와, 복수의 전자 디바이스에 대응하여 설치되며, 대응되는 전자 디바이스의 각각의 핀으로부터 출력되는 출력 신호에 기초하여, 핀마다 출력 신호의 패스(pass) 또는 페일(fail)을 판정하고, 핀마다의 페일 정보를 직렬로 출력하는 복수의 논리 비교 회로와, 각각의 논리 비교 회로가 판정한 페일 정보를, 핀마다 직렬로 독출하는 직렬 독출부와, 각각의 전자 디바이스마다, 직렬 독출부가 독출한 페일 정보의 논리합을 산출하고, 각각의 전자 디바이스마다, 핀 중 어느 것의 페일 정보가 페일인 경우에 페일을 가리키는 디바이스 페일 정보를 생성하는 논리합부와, 논리합부가 생성한 디바이스 페일 정보의 논리곱을 산출하고, 모든 디바이스 페일 정보가 페일인 경우에 페일을 가리키는 토탈 페일 정보를 생성하는 논리곱부를 포함하는 시험 장치를 제공한다.
직렬 독출부는, 복수의 전자 디바이스의 모든 핀의 페일 정보를 격납할 수 있는 용량의 기억 수단을 포함하며, 페일 정보를 논리 비교 회로마다 순차적으로 독출하여도 좋다. 시험 장치는, 병렬로 설치된 복수의 직렬 독출부를 포함하되, 각각의 논리 비교 회로는, 직렬 독출부의 어느 것인가에 대응하여 설치되며, 각각의 직렬 독출부는, 대응하는 논리 비교 회로마다 페일 정보를 순차적으로 독출하여 격납하여도 좋다.
논리합부는, 직렬 독출부가 격납한 모든 페일 정보를 병렬로 수취하고, 시험 장치는, 논리합부가 수취한 병렬 데이터 중, 각각의 전자 디바이스에 대응하는 데이터 영역을 가리키는 디바이스 사이즈 정보를 생성하는 데이터 제어부를 더 포함하며, 논리합부는, 디바이스 사이즈 정보에 나타난 데이터 영역마다 페일 정보의 논리합을 산출하여도 좋다. 시험 장치는, 토탈 페일 정보가 페일인 경우에, 패턴 발생부의 동작을 정지시키는 테스터 제어부를 더 포함하여도 좋다.
본 발명의 제2의 형태에 있어서는, 복수의 전자 디바이스를 병행하여 시험하는 시험 장치에 있어서, 각각이 서로 다른 하나 또는 복수의 전자 디바이스에 대응하여, 대응하는 전자 디바이스와 신호를 주고 받는 복수의 핀 일렉트로닉스 보드와, 핀 일렉트로닉스 보드를 거쳐, 복수의 전자 디바이스에 공급되는 시험 패턴을 생성하는 패턴 발생부와, 복수의 핀 일렉트로닉스 보드에 대응되어 설치되며, 대응되는 핀 일렉트로닉스 보드에 접속된 전자 디바이스의 각각의 핀으로부터 출력되는 출력 신호에 기초하여, 핀마다 출력 신호의 패스(pass) 또는 페일(fail)을 판정하고, 핀마다의 페일 정보를 직렬로 출력하는 복수의 논리 비교 회로와, 각각의 논리 비교 회로가 판정한 페일 정보를, 핀마다 직렬로 독출하는 직렬 독출부와, 각각의 핀 일렉트로닉스 보드마다, 직렬 독출부가 독출한 페일 정보의 논리합을 산출하고, 각각의 핀 일렉트로닉스 보드마다, 핀 중 어느 것의 페일 정보가 페일인 경우에 페일을 가리키는 디바이스 페일 정보를 생성하는 논리합부와, 논리합부가 생성한 디바이스 페일 정보의 논리곱을 산출하고, 모든 디바이스 페일 정보가 페일인 경우에 페일을 가리키는 토탈 페일 정보를 생성하는 논리곱부를 포함하는 시험 장치를 제공한다.
또한, 상기한 발명의 개요는, 본 발명의 필요한 특징의 모두를 열거한 것은 아니며, 이들 특징군의 서브컴비네이션도 또한 발명이 될 수 있다.
[발명의 효과]
본 발명에 의하면, 모든 전자 디바이스에 대하여 페일이 검출된 경우에 시험을 중지시키고, 효율 좋게 시험을 수행할 수 있다. 또한, 전자 디바이스의 동작이 고속이어도, 하드웨어의 부담을 감소시키고 높은 정밀도로 토탈 페일 정보를 생성할 수 있다.
도 1은, 본 발명의 실시 형태에 관한 시험 장치 100의 구성의 일예를 도시한 도면이다.
도 2는, 도 1에 도시된 시험 장치 100의 동작의 일예를 도시한 도면이다.
도 3은, 페일 검출부 20에 있어서의 데이터 처리의 일예를 도시한 도면이다.
도 4는, 페일 검출부 20의 구성의 다른 예를 도시한 도면이다.
도 5는, 도 4에 도시된 페일 검출부 20을 사용한 시험 장치 100의 동작의 일예를 도시한 흐름도이다.
도 6은, 시험 장치 100의 구성의 다른 예를 도시한 도면이다.
도 7은, 직렬 독출부 22의 구성의 일예를 도시한 도면이다.
도 8은 종래의 시험 장치 300의 구성을 도시한 도면이다.
[부호의 설명]
10 … 테스터 제어부, 12 … 패턴 발생부, 14 … 논리 비교 회로, 20 … 페일 검출부, 22 … 직렬 독출부, 24 … 병렬 변환부, 26 … 논리합부, 28 … 논리곱부 30 … 랫치부, 32 … 데이터 제어부, 40 … 핀 일렉트로닉스 보드, 42 … 쉬프트 레지스터, 44 … 레지스터, 100 … 시험 장치, 200 … 전자 디바이스, 210 … 테스트 제어부, 212 … 패턴 발생부, 214 … 논리 비교 회로, 220 … 페일 검출부, 226 … 논리합부, 228 … 논리곱부, 300 … 종래의 시험 장치
이하, 본 발명의 실시 형태를 통하여 본 발명을 설명하지만, 이하의 실시 형태는 청구의 범위에 관한 발명을 한정하는 것은 아니며, 또한 실시 형태 중에서 설명되어 있는 특징의 조합의 모두가 발명의 해결 수단으로 필수적인 것으로 국한되지는 않는다.
도 1은, 본 발명의 실시 형태에 관한 시험 장치 100의 구성의 일예를 도시한 도면이다. 시험 장치 100은, 복수의 전자 디바이스 200을 병행하여 시험하는 시험 장치로서, 테스터 제어부 10, 패턴 발생부 12, 복수의 논리 비교 회로(14-1 ~ 14-n, 이하 14로 총칭함), 및 페일 검출부 20을 포함한다.
패턴 발생부 12는, 복수의 전자 디바이스 200에 공급되는 시험 패턴을 생성한다. 테스터 제어부 10에는, 미리 시험 프로그램이 주어지며, 당해 시험 프로그램에 기초하여 패턴 발생부 12를 제어하여, 소정의 시험 패턴을 생성시킨다.
복수의 논리 비교 회로 14는, 복수의 전자 디바이스 200에 대응하여 설치되며, 대응하는 전자 디바이스 200의 각각의 핀으로부터 출력되는 출력 신호를 수취한다. 각각의 논리 비교 회로 14는, 수취한 출력 신호의 패스 또는 페일을 핀마다 판정하고, 핀마다의 페일 정보를 생성한다. 여기서, 출력 신호의 패스 또는 페일이라는 것은, 예를 들면, 출력 신호가 기대치와 일치하는가 아닌가이며, 페일 정보라는 것은, 예를 들면 출력 신호가 기대치와 일치한 경우에 패스를 가리키고, 출력 신호가 기대치와 일치하지 않는 경우에 페일을 가리키는 정보이다. 또한, 논리 비 교 회로 14는, 출력 신호의 페일을 검출한 경우, 그 이후로는 당해 핀의 페일 정보로서 페일을 출력한다. 또한, 논리 비교 회로 14는, 핀마다의 페일 정보를 직렬로 출력한다.
페일 검출부 20은, 직렬 독출부 22, 병렬 변환부 24, 논리합부 26, 논리곱부 28, 랫치부 30, 및 데이터 제어부 32를 포함한다. 직렬 독출부 22는, 각각의 논리 비교 회로 14가 판정한 페일 정보를, 핀마다 직렬로 독출한다. 본 실시예에 있어서 직렬 독출부 22는, 복수의 전자 디바이스 200의 모든 핀의 페일 정보를 격납할 수 있는 용량의 기억 수단을 포함하며, 페일 정보를 논리 비교 회로마다 순차적으로 독출한다. 즉, 우선 논리 비교 회로 14-1이 출력하는 핀마다의 페일 정보를 직렬로 독출하여 격납한다. 그리고, 논리 비교 회로 14-1이 출력한 모든 핀의 페일 정보를 독출한 후, 다음의 논리 비교 회로 14-2가 출력하는 핀마다의 페일 정보를 직렬로 독출하여 격납한다. 이러한 동작을 반복하며, 모든 논리 비교 회로 14가 출력하는 페일 정보를 독출하여 격납한다.
병렬 변환부 24는, 직렬 독출부 22가 독출한 모든 페일 정보를 병렬 데이터로 변환한다. 예를 들면, 직렬 독출부 22가, 쉬프트 레지스터에 순차적으로 페일 정보를 격납한 경우, 병렬 변환부 24는, 쉬프트 레지스터에 격납된 데이터를 병렬로 출력한다.
논리합부 26은, 각각의 전자 디바이스 200 마다, 직렬 독출부 22가 독출한 페일 정보의 논리합을 산출하고, 각각의 전자 디바이스 200 마다, 어느 것인가의 핀의 페일 정보가 페일인 경우에 페일을 가리키는 디바이스 페일 정보를 생성한다. 본 실시예에 있어서의 논리합부 26은, 병렬 변환부 24가 출력한 병렬 데이터를 수취하고, 당해 병렬 데이터 중, 각각의 전자 디바이스 200에 대응하는 데이터 영역마다, 페일 정보의 논리합을 산출한다.
데이터 제어부 32는, 당해 병렬 데이터 중, 각각의 전자 디바이스 200에 대응하는 데이터 영역을 가리키는 디바이스 사이즈 정보를 생성한다. 데이터 제어부 32에는, 사용자에 의하여 당해 디바이스 사이즈 정보가 미리 주어져 있어도 좋다. 논리합부 26은, 디바이스 사이즈 정보에 나타난 데이터 영역마다 페일 정보의 논리합을 산출한다.
논리곱부 28은, 논리합부 26이 생성한 모든 디바이스 페일 정보의 논리곱을 산출하고, 모든 디바이스 페일 정보가 페일인 경우에 페일을 가리키는 토탈 페일 정보를 생성한다. 랫치부 30은, 논리곱부 28이 생성한 토탈 페일 정보를 보유하고, 패턴 발생부 12를 거쳐 테스터 제어부 10에 공급한다.
또한, 데이터 제어부 32는, 병렬 변환부 24가 병렬 데이터를 논리합부 26으로 출력한 후, 직렬 독출부 22에게 새로운 페일 정보를 독출시킨다. 병렬 변환부 24, 논리합부 26, 논리곱부 28에게 동등한 연산을 반복시킨다.
테스터 제어부 10은, 랫치부 30이 보유한 토탈 페일 정보가 페일인 경우에, 패턴 발생부 12의 동작을 정지시키고, 시험을 중지한다. 이러한 동작에 의하여, 모든 전자 디바이스 200에 대하여 페일이 검출된 경우에 시험을 중지시키고, 효율 좋게 시험을 수행할 수 있다. 또한 본 실시예에 있어서의 시험 장치 100은, 논리 비교 회로 14-1이 출력하는 핀마다의 페일 정보를 직렬로 독출하고, 직렬로 취득한 후에 논리 연산을 수행하기 때문에, 패턴 발생부 12나 논리 비교 회로 14의 동작과 동기하여 페일 정보를 독출할 필요가 없으며, 전자 디바이스 200의 동작이 고속이어도, 하드웨어의 부담을 감소시키고, 높은 정밀도로 연산을 수행할 수 있다. 또한, 논리 비교 회로 14 마다 순차적으로 페일 정보를 독출하고, 모든 논리 비교 회로 14의 페일 정보를 취득한 후에 논리 연산을 수행한다. 이 때문에, 페일 정보의 독출 시퀀스와, 논리 연산 시퀀스를 각각 일 회씩 수행하면 좋으며, 토탈 페일의 검출 시퀀스를 용이하게 생성할 수 있다.
도 2는, 도 1에 도시된 시험 장치 100의 동작의 일예를 도시한 흐름도이다. 상술한 바와 같이, 시험 장치 100은, 먼저 각각의 전자 디바이스 200에 시험 패턴을 공급한다(S102). 그리고, 각각의 전자 디바이스 200 마다, 각각의 핀의 패스 또는 페일을 판정한다(S104).
다음으로, 논리 비교 회로 14 마다, 직렬인 페일 정보를 순차적으로 독출하여 격납한다(S106). 그리고, 격납된 모든 페일 정보를 병렬 데이터로 변환한다(S108). 그리고, 병렬 데이터 중, 각각의 전자 디바이스 200에 대응하는 데이터 영역마다, 페일 정보의 논리합을 산출하고, 각각의 전자 디바이스 200의 디바이스 페일 정보를 생성한다. 그리고, 모든 디바이스 페일 정보의 논리곱을 산출하고, 토탈 페일 정보를 생성한다(S112). 토탈 페일 정보가 페일을 가리키거나, 또는 모든 시험 프로그램을 실행할 때까지, 시험 장치는 시험을 속행한다.
도 3은, 페일 검출부 20에 있어서의 데이터 처리의 일예를 도시한 도면이다. 도 3에 도시된 바와 같이, 병렬 변환부 24는, 직렬 독출부 22가 독출한 모든 논리 비교 회로 14의 페일 정보를, 병렬 데이터로 변환한다. 도 3에 있어서, 데이터 DaPb는, 전자 디바이스 200-a의 b번째 핀에 대한 페일 정보를 가리킨다. 데이터 제어부 32는, 병렬 데이터 중, 각각의 전자 디바이스 200에 대응되는 데이터 영역을 가리키는 디바이스 사이즈 정보를 생성한다. 예를 들면, 데이터 제어부 32는, 각각의 전자 디바이스 200에 대응하는 데이터 영역의 시작 어드레스와 끝 어드레스를 생성하여도 좋다.
그리고, 논리합부 26은, 데이터 제어부 32로부터 주어지는 디바이스 사이즈 정보에 기초하여, 각각의 전자 디바이스 200에 대응하는 데이터 영역에 포함된 모든 페일 정보의 논리합을 산출하고, 디바이스 페일 정보 DFC를 각각 산출한다(단 C는 1 ~ n의 정수). 그리고, 논리곱부 28은, 모든 디바이스 페일 정보 DFC의 논리곱을 산출하고, 토탈 페일 정보 TF를 생성한다.
도 4는, 페일 검출부 20의 구성의 다른 예를 도시한 도면이다. 본 실시예에 있어서의 페일 검출부 20은, 도 1에 관련하여 설명한 페일 검출부 20의 구성에 대하여, 복수의 직렬 독출부(22-1 ~ 22-m, 이하 22로 총칭함)을 갖는 점을 제외하고 동일하다.
복수의 직렬 독출부 22는, 병렬로 설치된다. 이 경우, 각각의 논리 비교 회로 14는 직렬 독출부 22의 어느 것인가에 대응되어 설치된다. 본 실시예에 있어서는, 논리 비교 회로 14-1 및 논리 비교 회로 14-2는, 직렬 독출부 22-1에 대응되고, 논리 비교회로 14-n은 직렬 독출부 22-m에 대응된다.
각각의 직렬 독출부 22는, 대응되는 논리 비교 회로 14마다 페일 정보를 순차적으로 독출하여 격납한다. 각각의 직렬 독출부 22의 동작은, 도 1에 관련하여 설명한 직렬 독출부 22의 동작에 대하여, 대응하는 논리 비교 회로 14의 페일 정보만을 독출하는 점을 제외하고 동등하다.
이 경우, 병렬 변환부 24는, 각각의 직렬 독출부 22가 격납한 모든 페일 정보를 병렬 데이터로 변환한다. 당해 병렬 데이터는, 도 3에 있어서 설명한 병렬 데이터와 동일하다.
그리고, 논리합부 26, 논리곱부 28, 및 데이터 제어부 32는, 도 1로부터 도 3에 있어서 설명한 바와 같이, 병렬 데이터로부터 토탈 페일 정보를 생성하고, 랫치부 30은, 토탈 페일 정보를 보유하며, 패턴 발생부 12에 공급한다.
본 실시예에 있어서의 시험 장치 100에 의하면, 복수의 논리 비교 회로 14가 출력하는 페일 정보를 병렬로 독출할 수 있으므로, 더욱 고속으로 토탈 페일 정보를 생성할 수 있다.
또한, 직렬 독출부 22에 있어서, 페일 정보를 격납하는 수단의 용량이 작고, 대응하는 논리 비교 회로 14가 직렬로 출력하는 페일 정보의 모두는 격납할 수 없는 경우, 당해 잉여분의 페일 정보를, 예를 들면 인접하여 설치된 다른 직렬 독출부 22의 격납 수단에 격납하여도 좋다.
도 5는, 도 4에 도시된 페일 검출부 20을 사용한 시험 장치 100의 동작의 일예를 도시한 흐름도이다. 본 실시예에 있어서의 시험 장치 100의 동작은, 도 2에 도시된 시험 장치 100의 동작에 대하여, 단계 S106에 대신하여, 단계 S112를 수행 하는 점을 제외하고 동일하다.
상기한 바와 같이, 시험 장치 100은, 논리 비교 회로 14에 각각의 전자 디바이스 20 마다, 각각의 핀의 패스 또는 페일을 판정한 후(S104), 복수의 직렬 독출부 22를 사용하여 병행하여 페일 정보를 독출한다. 이에 의하여, 도 2에 도시된 동작에 비하여, 더욱 고속으로 토탈 페일 정보를 생성할 수 있다.
도 6은, 시험 장치 100의 구성의 다른 예를 도시한 도면이다. 본 실시예에 있어서의 시험 장치 100은, 도 1에 관련하여 설명한 시험 장치 100의 구성에 추가하여, 복수의 핀 일렉트로닉스 보드(40-1 ~ 40-n, 이하 40으로 총칭함)을 더 포함한다. 다른 구성 요소에 관하여는, 도 1에 있어서 동일한 부호를 붙인 구성 요소와 동일 또는 동등한 기능 및 구성을 갖는다.
각각의 핀 일렉트로닉스 보드 40은, 하나 또는 복수의 전자 디바이스 200과 대응되어 설치되며, 대응하는 전자 디바이스 200과 신호의 수수(授受)를 수행한다. 예를 들면, 핀 일렉트로닉스 보드 40은, 대응하는 전자 디바이스 200의 수에 따른 드라이버 및 비교기를 포함한다. 드라이버 및 비교기는, 하나의 핀 일렉트로닉스 보드 40에 설치되어도 좋으며, 서로 다른 핀 일렉트로닉스 보드 40에 설치되어도 좋다.
드라이버는, 패턴 발생부 12가 출력하는 시험 패턴에 따른 신호를 전자 디바이스 200에 입력한다. 본 실시예에 있어서, 드라이버는, 패턴 발생부 12와 전자 디바이스 200과의 사이의 핀 일렉트로닉스 보드 40에 설치된다.
비교기는, 전자 디바이스 200이 출력하는 신호를, 논리 비교 회로 14-1에 입 력한다. 본 실시예에 있어서, 비교기는 전자 디바이스 200과 논리 비교 회로 14와의 사이에 핀 일렉트로닉스 보드 40에 설치된다.
복수의 논리 비교 회로 14는, 복수의 핀 일렉트로닉스 보드 40에 대응하여 설치된다. 각각의 논리 비교 회로 14는, 대응하는 핀 일렉트로닉스 보드 40에 접속된 하나 또는 복수의 전자 디바이스 200의 각 핀의 출력 신호를 수취한다. 또한, 각각의 논리 비교 회로 14는, 수취한 출력 신호의 패스 또는 페일을 핀마다 판정하고, 핀마다의 페일 정보를 생성한다. 또한, 논리 비교 회로 14는, 핀마다의 페일 정보를 직렬로 출력한다.
논리합부 26은, 각각의 핀 일렉트로닉스 보드 40 마다, 직렬 독출부 22가 독출한 페일 정보의 논리합을 산출하고, 각각의 핀 일렉트로닉스 보드 40 마다, 핀 중 어느 것의 페일 정보가 페일인 경우에 페일을 가리키는 보드 페일 정보를 생성한다. 본 실시예에 있어서의 논리합부 26은, 병렬 변환부 24가 출력하는 병렬 데이터를 수취하고, 당해 병렬 데이터 중 각각의 핀 일렉트로닉스 보드 40에 대응하는 데이터 영역마다 페일 정보의 논리합을 산출한다.
데이터 제어부 32는, 당해 병렬 데이터 중, 각각의 핀 일렉트로닉스 보드 40에 대응하는 데이터 영역을 가리키는 보드 사이즈 정보를 생성한다. 데이터 제어부 32에는, 사용자에 의하여 당해 보드 사이즈 정보가 미리 주어져 있어도 좋다. 논리합부 26은 보드 사이즈 정보에 나타난 데이터 영역마다, 페일 정보의 논리합을 산출한다.
논리곱부 28은, 논리합부 26이 생성한 모든 보드 페일 정보의 논리곱을 산출 하고, 모든 보드 페일 정보가 페일인 경우에 페일을 가리키는 토탈 페일 정보를 생성한다. 랫치부 30은, 논리곱부 28이 생성한 토탈 페일 정보를 보유하고, 패턴 발생부 12를 거쳐 테스터 제어부 10에 공급한다.
또한, 데이터 제어부 32는, 병렬 변환부 24가 병렬 데이터를 논리합부 26에 출력한 후, 직렬 독출부 22에게 새로운 페일 정보를 독출시킨다. 병렬 변환부 24, 논리합부 26, 논리곱부 28에게 동등한 연산을 반복시킨다.
테스터 제어부 10은, 랫치부 30이 보유한 토탈 페일 정보가 페일인 경우에, 패턴 발생부 12의 동작을 정지시키고, 시험을 중지한다. 이러한 동작에 의하여, 모든 핀 일렉트로닉스 보드 40에 대하여 페일이 검출된 경우에 시험을 중지시키고, 효율 좋게 시험을 수행할 수 있다.
이렇게 시험 장치 100은, 전자 디바이스 200마다, 또는 핀 일렉트로닉스 보드 40 마다 페일을 검출하고, 효율 좋게 시험을 수행할 수 있다. 즉, 핀 일렉트로닉스 보드 40 마다 페일을 검출하는 경우, 각각의 핀 일렉트로닉스 보드 40에 접속된 복수의 전자 디바이스 200을, 하나의 디바이스 단위로서 페일을 검출하고, 효율 좋게 시험을 수행할 수 있다.
도 7은, 직렬 독출부 22의 구성의 일예를 도시한 도면이다. 본 실시예에 있어서의 직렬 독출부 22는, 접속된 논리 비교 회로 14에 대응하는 개수의 쉬프트 레지스터(42-1 ~ 42-n, 이하 42로 총칭함)을 포함한다.
각각의 쉬프트 레지스터 42는, 직렬로 접속된 복수의 레지스터 44를 포함하고, 주어진 클록 CLK에 동기되어, 대응하는 논리 비교 회로 14가 출력하는 데이터 를 받아 넣는다. 또한, 쉬프트 레지스터 42는, 받아 넣은 데이터를, 주어진 클록 CLK에 동기시켜 순차적으로 출력한다.
이상, 실시 형태를 이용하여 본 발명을 설명하였으나, 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위로 한정되지는 않는다. 상기 실시 형태에, 다양한 변경 또는 개량을 추가하는 것이 가능하다는 것이 당업자에게 명확하다. 이러한 변경 또는 개량을 추가한 형태도 본 발명의 기술적 범위에 포함될 수 있다는 것이, 청구의 범위의 기재로부터 명확하다.
이상으로부터 명백한 바와 같이, 본 발명에 의하면, 모든 전자 디바이스에 대하여 페일이 검출된 경우에 시험을 중지시키고, 효율 좋게 시험을 수행할 수 있다. 또한 전자 디바이스의 동작이 고속이어도, 하드웨어의 부담을 감소시키고, 높은 정밀도로 토탈 페일 정보를 생성할 수 있다.

Claims (6)

  1. 복수의 전자 디바이스를 병행하여 시험하는 시험 장치에 있어서,
    상기 복수의 전자 디바이스에 공급되는 시험 패턴을 생성하는 패턴 발생부와,
    상기 복수의 전자 디바이스에 대응하여 설치되며, 대응되는 상기 전자 디바이스의 각각의 핀으로부터 출력되는 출력 신호에 기초하여, 핀마다 상기 출력 신호의 패스(pass) 또는 페일(fail)을 판정하고, 핀마다의 페일 정보를 직렬로 출력하는 복수의 논리 비교 회로와,
    각각의 상기 논리 비교 회로가 판정한 상기 페일 정보를, 핀마다 직렬로 독출하는 직렬 독출부와,
    각각의 상기 전자 디바이스마다, 상기 직렬 독출부가 독출한 상기 페일 정보의 논리합을 산출하고, 각각의 상기 전자 디바이스마다, 핀 중 어느 것의 페일 정보가 페일인 경우에 페일을 가리키는 디바이스 페일 정보를 생성하는 논리합부와,
    상기 논리합부가 생성한 상기 디바이스 페일 정보의 논리곱을 산출하고, 모든 상기 디바이스 페일 정보가 페일인 경우에 페일을 가리키는 토탈 페일 정보를 생성하는 논리곱부
    를 포함하는 시험 장치.
  2. 제1항에 있어서,
    상기 직렬 독출부는, 상기 복수의 전자 디바이스의 모든 핀의 상기 페일 정보를 격납할 수 있는 용량의 기억 수단을 포함하며, 상기 페일 정보를 상기 논리 비교 회로마다 순차적으로 독출하는 시험 장치.
  3. 제1항에 있어서,
    상기 시험 장치는, 병렬로 설치된 복수의 상기 직렬 독출부를 포함하되,
    각각의 상기 논리 비교 회로는, 상기 직렬 독출부의 어느 것인가에 대응하여 설치되며,
    각각의 상기 직렬 독출부는, 대응하는 상기 논리 비교 회로마다 상기 페일 정보를 순차적으로 독출하여 격납하는
    시험 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 논리합부는, 상기 직렬 독출부가 격납한 모든 페일 정보를 병렬로 수취하고,
    상기 시험 장치는, 상기 논리합부가 수취한 병렬 데이터 중, 각각의 상기 전자 디바이스에 대응하는 데이터 영역을 가리키는 디바이스 사이즈 정보를 생성하는 데이터 제어부를 더 포함하며,
    상기 논리합부는, 상기 디바이스 사이즈 정보에 나타난 데이터 영역마다 상기 페일 정보의 논리합을 산출하는
    시험 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 토탈 페일 정보가 페일인 경우에, 상기 패턴 발생부의 동작을 정지시키는 테스터 제어부를 더 포함하는
    시험 장치.
  6. 복수의 전자 디바이스를 병행하여 시험하는 시험 장치에 있어서,
    각각이 서로 다른 하나 또는 복수의 상기 전자 디바이스에 대응하여, 대응하는 상기 전자 디바이스와 신호를 주고 받는 복수의 핀 일렉트로닉스 보드와,
    상기 핀 일렉트로닉스 보드를 거쳐, 상기 복수의 전자 디바이스에 공급되는 시험 패턴을 생성하는 패턴 발생부와,
    상기 복수의 핀 일렉트로닉스 보드에 대응되어 설치되며, 대응되는 상기 핀 일렉트로닉스 보드에 접속된 상기 전자 디바이스의 각각의 핀으로부터 출력되는 출력 신호에 기초하여, 핀마다 상기 출력 신호의 패스(pass) 또는 페일(fail)을 판정 하고, 핀마다의 페일 정보를 직렬로 출력하는 복수의 논리 비교 회로와,
    각각의 상기 논리 비교 회로가 판정한 상기 페일 정보를, 핀마다 직렬로 독출하는 직렬 독출부와,
    각각의 상기 핀 일렉트로닉스 보드마다, 상기 직렬 독출부가 독출한 상기 페일 정보의 논리합을 산출하고, 각각의 상기 핀 일렉트로닉스 보드마다, 핀 중 어느 것의 페일 정보가 페일인 경우에 페일을 가리키는 디바이스 페일 정보를 생성하는 논리합부와,
    상기 논리합부가 생성한 상기 디바이스 페일 정보의 논리곱을 산출하고, 모든 상기 디바이스 페일 정보가 페일인 경우에 페일을 가리키는 토탈 페일 정보를 생성하는 논리곱부
    를 포함하는 시험 장치.
KR1020077005774A 2004-12-07 2005-12-05 시험 장치 KR20070090142A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2004-00354482 2004-12-07
JP2004354482 2004-12-07

Publications (1)

Publication Number Publication Date
KR20070090142A true KR20070090142A (ko) 2007-09-05

Family

ID=36577894

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020077005774A KR20070090142A (ko) 2004-12-07 2005-12-05 시험 장치

Country Status (6)

Country Link
US (1) US20070198205A1 (ko)
JP (1) JPWO2006062067A1 (ko)
KR (1) KR20070090142A (ko)
DE (1) DE112005002450T5 (ko)
TW (1) TW200626918A (ko)
WO (1) WO2006062067A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010210303A (ja) * 2009-03-09 2010-09-24 Renesas Electronics Corp 導通検査装置及び導通検査方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3070305B2 (ja) * 1992-10-30 2000-07-31 安藤電気株式会社 フェイルメモリ
KR100197554B1 (ko) * 1995-09-30 1999-06-15 윤종용 반도체 메모리장치의 고속테스트 방법
JPH1083696A (ja) * 1996-09-09 1998-03-31 Advantest Corp 半導体メモリ試験装置
JP3843667B2 (ja) * 1999-10-15 2006-11-08 セイコーエプソン株式会社 データ転送制御装置及び電子機器
JP2002090426A (ja) * 2000-09-14 2002-03-27 Advantest Corp 半導体試験装置
JP2003156538A (ja) * 2001-11-22 2003-05-30 Advantest Corp 半導体試験装置
US20040198428A1 (en) * 2002-05-31 2004-10-07 Kye Systems Corp. Miniature, high efficiency antenna device for enabling wireless communication with a computer system
US20040049724A1 (en) * 2002-07-22 2004-03-11 Colin Bill Built-in-self-test (BIST) of flash memory cells and implementation of BIST interface

Also Published As

Publication number Publication date
DE112005002450T5 (de) 2007-10-25
JPWO2006062067A1 (ja) 2008-06-12
TW200626918A (en) 2006-08-01
WO2006062067A1 (ja) 2006-06-15
US20070198205A1 (en) 2007-08-23

Similar Documents

Publication Publication Date Title
KR100997086B1 (ko) 지터측정장치 및 시험장치
US6359818B2 (en) Apparatus for analyzing failure for semiconductor memory device
JP2008191164A (ja) 被測定ｌｓｉの位相差検出器
US7260757B2 (en) System and method for testing electronic devices on a microchip
WO2008044391A1 (fr) Dispositif de contrôle, procédé de contrôle et procédé de fabrication
US6346822B2 (en) Semiconductor integrated circuit having diagnosis function
US20100107026A1 (en) Semiconductor device having built-in self-test circuit and method of testing the same
KR100487535B1 (ko) 다른 종류의 반도체 장치들을 동시에 테스트하는 시스템
US7209849B1 (en) Test system, added apparatus, and test method
KR20090111324A (ko) 시험 장치 및 전자 디바이스
CN102183727B (zh) 一种具有检错功能的边界扫描测试方法
US7472327B2 (en) Pattern generator and test apparatus
US20050278596A1 (en) Semiconductor integrated circuit device
KR20060109281A (ko) Ｌｓｉ의 테스트 방법
US20100235700A1 (en) test board having a plurality of test modules and a test system having the same
KR20110081035A (ko) 반도체 시험 장치
KR20070090142A (ko) 시험 장치
US5892779A (en) Scan test apparatus
US8037089B2 (en) Test system
US7188289B2 (en) Test circuit and circuit test method
JPH1164454A (ja) 半導体試験装置用同時測定制御回路
CN108155979B (zh) 一种检测设备
JP3934384B2 (ja) 半導体デバイス試験装置
US7925944B2 (en) Semiconductor device
US5191281A (en) IC tester capable of changing strobe position in accordance with a predetermined reference signal

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid