JP2008191164A - 被測定lsiの位相差検出器 - Google Patents
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Abstract
【解決手段】 被測定LSI1の出力データを所定の期待値データと比較して良否を判定するLSIテスタ10が、被測定LSI1から出力されるクロックを一定のタイミング間隔を有する複数のストローブによって取得し、符号化された時系列のレベルデータとして出力するクロック側タイムインターポレータ20と、被測定LSI1から出力される出力データを一定のタイミング間隔を有する複数のストローブによって取得して時系列のレベルデータとして出力するデータ側タイムインターポレータ20と、両タイムインターポレータ20からのレベルデータを入力し、クロックのエッジタイミングで出力データを選択して被測定データとして出力するセレクタ30と、を有するソースシンクロナス回路を備える。
【選択図】 図1
Description
特に、被測定LSIから出力されるクロック及び出力データを時系列のレベルデータとして取得できるソースシンクロナス回路を備えることにより、被測定LSIの出力データを取り込むタイミング信号として、当該被測定LSIから出力されるクロック信号を用いることができ、出力データをジッタに同調した信号変化点で取り込むことができ、ジッタに左右されることなく正確な試験結果を得られる、例えばデータレートが1GHzを超える高速LSIの機能試験に好適な試験装置に関する。
また、ソースシンクロナス回路により被測定LSIのクロック及び出力データを示す時系列のレベルデータを取得することによって、被測定LSIのジッタ解析及びジッタによるクロックと出力データの位相差の検出を、容易かつ確実に行えるようにした被測定LSIのジッタアナライザ及び位相差検出器に関する。
図10は、従来の被測定LSIの試験装置の構成を示すブロック図である。
同図に示すように、従来のLSIテスタ110は、被測定LSI101の出力データを比較電圧とレベル比較するレベルコンパレータ111と、被測定LSI101の出力データを所定の期待値と比較するパターン比較器112、及び被測定LSI101の出力データを所定のタイミングでパターン比較器112に入力するためのフリップ・フロップ121を有するLSIテスタ110を備えている。
このような構成からなる従来の被測定LSIの試験装置では、まず、図示しないパターン発生器から被測定LSI101に所定の試験パターン信号が入力され、被測定LSI101から所定の信号が出力データとして出力される。
フリップ・フロップ121から出力された出力データは、パターン比較器112に入力され、テスタ内のパターン発生器から出力される所定の期待値データと比較され、比較結果が出力される。そして、この比較結果により、出力データと期待値との一致,不一致が検出され、被測定LSI101の良否(Pass/Fail)の判定が行われるようになっている。
このため、固定ストローブによって出力データを取得する従来の試験装置では、本来同一であるデータがジッタの影響によって変動してしまい、正確な試験,判定が困難となるという問題が発生した。特に、高速化されたLSIの場合、このようなジッタの影響が顕著であった。
また、本発明は、被測定LSIのクロック及び出力データを示す時系列のレベルデータを出力するソースシンクロナス回路を用いることによって、被測定LSIのジッタ解析及びジッタによるクロックと出力データの位相差の検出を、煩雑な操作や誤差等が生じることなく、容易かつ確実に行える被測定LSIのジッタアナライザ及び位相差検出器の提供を目的とする。
上記目的を達成するため、まず、本発明の被測定LSIの試験装置は、被測定LSIから出力される出力信号を被測定データとして所定の期待値データと比較し、当該被測定LSIの良否を判定する試験装置であって、前記被測定LSIから出力される第一信号を入力し、この第一信号を一定のタイミング間隔を有する複数のストローブによって取得し、時系列のレベルデータとして出力する第一のLSIテスタと、前記被測定LSIから出力される第二信号を入力し、この第二信号を一定のタイミング間隔を有する複数のストローブによって取得し、時系列のレベルデータとして出力する第二のLSIテスタと、この第一又は第二のLSIテスタの少なくとも一方に備えられ、当該第一及び第二のLSIテスタから出力される時系列のレベルデータを入力することにより、前記第一のLSIテスタに入力される第一信号のタイミングで前記第二のLSIテスタに入力される第二信号を選択して、前記被測定LSIの被測定データとして出力する選択回路と、を備える構成としてある。
時系列のレベルデータは、被測定LSIのクロック(又は出力データ)の信号変化点であるエッジタイミングを示すものである。従って、このクロックのエッジタイミングを示すレベルデータを取得できることにより、当該レベルデータを被測定LSIの出力データを取得するタイミング信号として用いることができる。
これにより、被測定LSIのクロック及び出力データの信号変化点(立上がりエッジ又は立下がりエッジ)がジッタにより変動した場合にも、変動したクロックのエッジタイミングで出力データを取り込むことが可能となる。従って、本発明に係る試験装置では、被測定LSIの出力データを、ジッタに応じて変動するタイミングで取得することができ、ジッタの影響に左右されることなく、常に正確な試験結果を得ることができる。
被測定LSIから出力されるクロックと出力データは、位相が常に一致しているとは限らず、例えば、セットアップ・タイムがマイナスとなることも、プラスとなることもある。従って、このような場合には、ソースシンクロナス回路に入力するストローブのタイミングを、クロック側と出力データ側とでそれぞれ異ならせることにより、位相差のあるクロックと出力データに適切なタイミングでストローブが出力されるように調節することができる。
また、このような構成のソースシンクロナス回路によれば、複数の順序回路の数、遅延回路の遅延量を変更することができ、第一,第二のタイムインターポレータにおける時系列のレベルデータのビット幅(順序回路の数)や分解能(遅延回路の遅延量)を任意の値に設定することができる。これにより、データレートやジッタ幅等に応じて種々の設定が可能となり、あらゆるLSIにも対応できる汎用性,利便性の高いLSIテスタを実現することが可能となる。
次に、本発明の被測定LSIのジッタアナライザは、被測定LSIから出力される出力信号のジッタの分布を取得,解析するジッタアナライザであって、前記被測定LSIから出力される出力信号を入力し、この出力信号を一定のタイミング間隔を有する複数のストローブによって取得し、時系列のレベルデータとして出力する第一のLSIテスタと、この第一のLSIテスタから出力される時系列のレベルデータを入力することにより、前記第一のLSIテスタに入力される出力信号のタイミングを取得し、当該出力信号のジッタの分布として出力するジッタ分布解析手段と、を備える構成としてある。
これにより、本発明に係るジッタアナライザでは、従来のジッタ測定器を用いる場合のようなオシロスコープ等の操作による誤差や測定作業の困難性等の問題が生じることなく、容易に精度の高いジッタ解析を行うことができる。
また、このような構成のソースシンクロナス回路によれば、複数の順序回路の数、遅延回路の遅延量を変更することができ、タイムインターポレータにおける時系列のレベルデータのビット幅(順序回路の数)や分解能(遅延回路の遅延量)を任意の値に設定することができる。これにより、データレートやジッタ幅等に応じて種々の設定が可能となり、あらゆるLSIにも対応が可能な汎用性,利便性の高いジッタアナライザを実現することができる。
しかも、本発明によれば、クロック用のLSIテスタと出力データ用のLSIテスタとを、まったく同一の構成とすることができる。これにより、本発明に係るジッタアナライザを用いて被測定LSIの任意のクロック及び出力データについてジッタ解析を行うことができ、きわめて汎用性の高いジッタアナライザを実現することができる。
これにより、例えば、カウンタから出力されるデータを読み込み、そのままグラフ化してクロック又は出力データの分布を示すジッタ・ヒストグラムを得ることができ、データをいったん記憶回路に記憶させた後に解析処理を行う場合よりも、さらに高速なジッタ解析が可能となる。なお、デコーダの出力をカウントするカウンタの個数は、タイムインターポレータによる時系列のレベルデータの測定可能範囲(分解能)に対応するものであり、具体的には、順序回路の数と同数とすることが好ましい。
さらに、本発明の被測定LSIの位相差検出器は、被測定LSIから出力される第一信号と第二信号の位相差を検出する位相差検出器であって、前記被測定LSIから出力される第一信号を入力し、この第一信号を一定のタイミング間隔を有する複数のストローブによってデータとして取得し、時系列のレベルデータとして出力する第一のLSIテスタと、前記被測定LSIから出力される第二信号を入力し、この第二信号を一定のタイミング間隔を有する複数のストローブによってデータとして取得し、時系列のレベルデータとして出力する第二のLSIテスタと、この第一又は第二のLSIテスタの少なくとも一方に備えられ、当該第一及び第二のLSIテスタから出力される時系列のレベルデータを入力することにより、前記第一のLSIテスタに入力される第一信号のタイミングと前記第二のLSIテスタに入力される第二信号のタイミングとの差を算出し、位相差として出力する位相差検出回路と、を備える構成としてある。
また、このような構成のソースシンクロナス回路によれば、複数の順序回路の数、遅延回路の遅延量を変更することができ、第一,第二のタイムインターポレータにおける時系列のレベルデータのビット幅(順序回路の数)や分解能(遅延回路の遅延量)を任意の値に設定することができる。これにより、データレートやジッタ幅等に応じて種々の設定が可能となり、あらゆるLSIにも対応できる汎用性,利便性の高い位相差検出器を実現することが可能となる。
これにより、被測定LSIに応じて第一,第二のLSIテスタ及び位相差検出回路が複数備えられる場合にも、各クロック及び出力データを任意に組み合わせて位相差データを取り込むことができ、より汎用性,利便性の高い位相差検出器を実現することができる。
これにより、被測定LSIの出力データのジッタに左右されることなく、正確な試験結果を得ることができ、例えばデータレートが1GHzを超える高速LSIの機能試験に好適な被測定LSIの試験装置を実現できる。
また、本発明ジッタアナライザ及び位相差検出器によれば、被測定LSIのクロック及び出力データを示す時系列のレベルデータを出力するソースシンクロナス回路を用いることによって、被測定LSIのジッタ解析及びジッタによるクロックと出力データの位相差の検出を、煩雑な操作や誤差等が生じることなく、容易かつ確実に行えるようになる。
まず、本発明に係る被測定LSIの試験装置の実施形態について、図1〜図3を参照しつつ説明する。
[第一実施形態]
以下、図1及び図2を参照して、本発明に係る被測定LSIの試験装置の第一実施形態について説明する。
図1は、本発明に係る被測定LSIの試験装置の第一実施形態の構成を示すブロック図である。図1に示すように、本実施形態に係る被測定LSIの試験装置は、被測定LSI1の機能試験を行うLSIテスタ10を備えており、LSIテスタ10が被測定LSI1から出力される出力データを被測定データとして取得し、これを所定の期待値データと比較することにより、当該被測定LSI1の良否を判定するようになっている。
そして、本実施形態では、この被測定LSI1から出力されるクロックを複数のLSIテスタ10に入力することで、被測定LSI1のクロック・タイミングで当該被測定LSI1の出力データを取得し、被測定データとして出力するようにしたものである。具体的には、LSIテスタ10は、被測定LSI1のクロック及び出力データを、それぞれ一定のタイミング間隔を有する複数のストローブで取得して、時系列のレベルデータとして出力するとともに、当該時系列のレベルデータを用いて、被測定LSI1のクロックのエッジタイミングで出力データを選択,取得するソースシンクロナス回路を構成している。
本実施形態では、図1に示すように、被測定LSI1のクロック側に一つのLSIテスタ10(本発明の第一のLSIテスタ)が備えられるとともに、被測定LSI1の出力データ側に1〜n個のLSIテスタ10(本発明の第二のLSIテスタ)が備えられている。そして、各LSIテスタ10は、タイムインターポレータ・バス40を介して相互に接続されており、後述するように、タイムインターポレータ・バス40の制御により、所定のチャンネル(LSIテスタ10)間で信号の入出力が行われるようになっている。
レベルコンパレータ11は、被測定LSI1からの出力信号(クロック又は出力データ)を入力し、所定の比較電圧とレベル比較して、タイムインターポレータ20に信号を出力する。
パターン比較器12は、後述するタイムインターポレータ20を介してセレクタ30で選択された被測定LSI1の出力データを所定の期待値と比較し、試験結果を出力する。
複数のフリップ・フロップ21a〜21nは、本実施形態では並列に接続されたD型フリップ・フロップ群からなり、それぞれレベルコンパレータ11を介して被測定LSIから出力される出力信号(クロック又は出力データ)を、入力データとして入力する。そして、遅延回路22を介して入力されるストローブをクロック信号として、所定のタイミングで入力されたデータを出力する。
遅延回路22は、一定のタイミング間隔で遅延させたストローブを複数のフリップ・フロップ21a〜21nのクロック端子に順次入力し、当該フリップ・フロップ21a〜21nから時系列のレベルデータを出力させる。
なお、図1に示す例では図示を省略してあるが、エンコーダ23の出力側にインターリーブ回路を挿入することにより、また、フリップ・フロップ21a〜221nとセレクタ30の間にFIFO回路を挿入することにより、セレクタ30へのデータ転送を高速化することができる。
具体的には、セレクタ30は、マルチプレクサ等からなり、データ入力側に複数の各フリップ・フロップ21a〜21nが接続されるとともに、セレクト信号端子にはタイムインターポレータ・バス40が接続されている。
これにより、出力データ側のセレクタ30では、出力データ側タイムインターポレータ20のフリップ・フロップ21a〜21nから出力される時系列のレベルデータが入力データとして入力されるので、クロック側のエンコーダ23からの信号を選択信号として、出力データ側のレベルデータのうち、一のデータが選択される。そして、このセレクタ30で選択された被測定LSI1の出力データが、パターン比較器12に出力され、パターン比較器12で所定の期待値と比較され、試験結果が出力されるようになっている。
図1に示すように、タイムインターポレータ・バス40は、各チャンネル(LSIテスタ10)のエンコーダ23の出力端子及びセレクタ30のセレクト端子に対してIN/OUTの二点のスイッチで接続しており、各チャンネルにクロックか出力データのいずれかが入力されるようにスイッチのON/OFFを制御するようになっている。図1に示す例では、クロック側LSIテスタ10のエンコーダ23についてOUTがONにされ、出力データ側LSIテスタ10のセレクタ30についてINがONにされている(図1に示すタイムインターポレータ・バス40上の「●」がON,「○」がOFFを示している)。これにより、該当するチャンネル(図1では出力データ側LSIテスタ10)のセレクタ30に対して、クロック側LSIテスタ10からレベルデータがセレクト信号として入力されるようになっている。
ここで、いずれのチャンネルにどのクロック又は出力データの信号が入力されるかの情報は、通常は予め与えられている。従って、その情報に従い、試験装置を使用する前に、予めいずれのスイッチをON/OFFにするかを設定することができる。また、このON/OFFの制御情報は、図示しない制御用レジスタ等に情報を書き込んでおくことができる。
従って、被測定LSI1の構成やデータレート,ジッタ幅等に応じて、セレクタ30を含むLSIテスタ10が複数備えられる場合にも、各クロック及び出力データを任意に組み合わせて被測定データを取り込むことができる。
まず、試験装置に備えられる図示しないパターン発生器から被測定LSI1に所定の試験パターン信号が入力されると、被測定LSI1からは、パターン信号に対応する所定の出力データ及びクロックが出力される。被測定LSI1から出力されたクロック及び出力データは、それぞれ別々のチャンネル(LSIテスタ10)に入力される。各LSIテスタ10に入力されたクロック及び出力データは、それぞれ、レベルコンパレータ11に入力、比較電圧とレベル比較された後、各タイムインターポレータ20に入力される。
また、クロック又は出力データが入力される各フリップ・フロップ21a〜21nのクロック端子には、遅延回路22によって一定のタイミング間隔でストローブが入力される。これによって、各フリップ・フロップ21a〜21nからは、入力されたクロック又は出力データが時系列のレベルデータとして取得,出力されることになる。
このタイミングデータが、タイムインターポレータ・バス40に入力され、タイムインターポレータ・バス40を介して、所定の出力データ側LSIテスタ10に分配され、該当する出力データ側LSIテスタ10のセレクタ30に選択信号として入力される。
そして、出力データ側のセレクタ30から出力された出力データは、パターン比較器12に入力され、テスタ内のパターン発生器から出力される所定の期待値データと比較され、比較結果が出力される。この比較結果により、出力データと期待値との一致,不一致が検出され、被測定LSI1の良否(Pass/Fail)の判定が行われる。すなわち、セレクタ30の出力と期待値とが一致すればPassの判定が、不一致の場合にはFailの判定が下されることになる。
図2は、本実施形態の試験装置における被測定LSI1のクロックのエッジタイミングで出力データを取得する動作を示す信号図である。
同図に示す実施例は、各LSIテスタ10に四つのフリップ・フロップ21a〜21dが備えられ、被測定LSI1から出力されるクロック及び出力データをビット数“4”のレベルデータとして取得する場合となっている。従って、出力データを選択するセレクタ30は4−1型MUX等で構成される。
以上のデータの流れを表1に示す。
(ビット数“3”の位置から“H”)のレベルデータが取得される。そして、このデータが、エンコーダ23によりビット数“3”を示すタイミングデータ(例えば“11”)に符号化される。
また、本実施形態では、ソースシンクロナス回路を構成する複数のLSIテスタ10を、順序回路や遅延回路,エンコーダ,セレクタ等、既存の手段を用いて簡単に構成することができる。これにより、LSIテスタ10は、複雑化,大型化,高コスト化等することなく、簡易な構成によって実現することができる。
また、このように任意のチャンネルに被測定LSI1のクロックや出力データを割り付けることができることで、被測定LSI1から複数のクロックや出力データが出力される場合に、任意のクロックのタイミングで任意の出力データを取得することが可能となる。これにより、本実施形態では、あらゆるLSIに対応可能な汎用性,利便性の高い試験装置を実現することができる。
次に、図3を参照して、本発明に係る被測定LSIの試験装置の第二実施形態について説明する。
図3は、本発明に係る被測定LSIの試験装置の第二実施形態の構成を示すブロック図である。同図に示す本実施形態に係る被測定LSIの試験装置は、図1に示した第一実施形態の変形実施形態であり、各LSIテスタ10に備えられる複数の順序回路として、フリップ・フロップ21a〜21nに代えてラッチ24a〜24nを備えるようにしたものである。従って、その他の構成部分は、第一実施形態と同様となっており、同様の構成部分については、図中で第一実施形態と同一符号を付し、詳細な説明は省略する。
次に、本発明に係る被測定LSIのジッタアナライザの実施形態について、図4〜図6を参照しつつ説明する。
[第一実施形態]
以下、図4及び図5を参照して、本発明に係る被測定LSIのジッタアナライザの第一実施形態について説明する。
図4は、本発明に係る被測定LSIのジッタアナライザの第一実施形態の構成を示すブロック図である。図4に示すように、本実施形態に係る被測定LSIのジッタアナライザは、図1に示した被測定LSIの試験装置におけるLSIテスタ10とほぼ同様の構成となっている。但し、本実施形態のジッタアナライザは、図1におけるLSIテスタ10のセレクタ30及びパターン比較器12に代えて、記憶回路(メモリ)50とCPU60を備えている。
その他の構成は、図1に示したLSIテスタ10と同様となっている。
まず、図1に示した試験装置の場合と同様にして、LSIテスタ10のフリップ・フロップ21a〜21n及びエンコーダ23を介して、被測定LSI1のクロック(又は出力データ)の信号変化点を示すタイミングデータを取得する。
従って、このデータを記憶回路50から読み出し、CPUによってソフトウェア処理することにより、例えば図5のグラフ図に示すように、クロック又は出力データの分布を示す正確なジッタ・ヒストグラムを得ることができる。
従って、このクロック又は出力データの信号変化点を示すレベルデータを複数取得,蓄積することにより、ジッタにより変動する各データの信号変化点の分布を解析することが可能となる。これにより、本実施形態に係るジッタアナライザでは、従来のジッタ測定器を用いる場合のようなオシロスコープ等の操作による誤差や測定作業の困難性等の問題が生じることなく、容易に精度の高いジッタ解析を行うことができる。
また、LSIテスタ10に記憶回路50を備えるだけのジッタアナライザは、複雑化,大型化,高コスト化等することなく簡易な構成とすることができる。
しかも、本実施形態では、クロック用と出力データ用とで、ジッタアナライザを同一の構成としてあるので、本実施形態に係るジッタアナライザを用いて被測定LSIの任意のクロック及び出力データについてジッタ解析を行うことができ、きわめて汎用性の高いジッタアナライザを提供することができる。
次に、図6を参照して、本発明に係る被測定LSIのジッタアナライザの第二実施形態について説明する。
図6は、本発明に係る被測定LSIのジッタアナライザの第二実施形態の構成を示すブロック図である。図6に示すように、本実施形態に係る被測定LSIのジッタアナライザは、ジッタ分布解析手段として、図4に示した記憶回路50(及びCPU60)に代えて、デコーダ70及び複数のカウンタ80a〜80nを備えるものである。
その他の構成は、図4(又は図1)のLSIテスタ10と同様である。
このカウンタ80a〜80nから出力される複数のデータから、被測定LSI1のクロック又は出力データのエッジタイミングの分布を取得することができるようになっている。
この信号を本実施形態のLSIテスタ10で処理すると、フリップ・フロップ21a〜21d,エンコーダ23及びデコーダ70では以下のようにデータが取得される。
なお、デコーダ70の出力をカウントするカウンタ80a〜80nの個数は、タイムインターポレータ20による時系列のレベルデータの測定可能範囲(分解能)に対応するものであり、具体的には、フリップ・フロップ21a〜21n等からなる順序回路の数と同数とすることが好ましい。
さらに、本発明に係る被測定LSIの位相差検出器の実施形態について、図7〜図9を参照しつつ説明する。
[第一実施形態]
以下、図7及び図8を参照して、本発明に係る被測定LSIの位相差検出器の第一実施形態について説明する。
図7は、本発明に係る被測定LSIの位相差検出器の第一実施形態の構成を示すブロック図である。図7に示すように、本実施形態に係る被測定LSIの位相差検出器は、図1に示した被測定LSIの試験装置におけるLSIテスタ10とほぼ同様の構成となっている。但し、本実施形態の位相差検出器は、図1におけるLSIテスタ10のセレクタ30及びパターン比較器12に代えて、減算回路90とデコーダ70を備えている。
その他の構成は、図1に示したLSIテスタ10と同様となっている。
減算回路90は、クロック側及び出力データ側のLSIテスタ10の各エンコーダ23から出力される符号化されたレベルデータ(タイミングデータ)を減算する。
なお、減算回路90は、クロック側及び出力データ側の各エンコーダ23からの符号化されたレベルデータ(タイミングデータ)を演算できる演算回路であればよく、減算回路の他、例えば加算回路とすることもできる。
具体的には、図1に示した試験装置と同様、クロック側及び出力データ側のLSIテスタ10(本発明の第一及び第二のLSIテスタ)が、タイムインターポレータ・バス40を介して接続されている。これにより、クロック側又は出力データ側のタイムインターポレータ20のエンコーダ23で符号化された時系列のレベルデータは、タイムインターポレータ・バス40の制御により、出力データ側又はクロック側の減算回路90に入力されるようになっている。
図8は、本実施形態に係る被測定LSIの位相差検出器において被測定LSIのクロック及び出力データの位相差を取得する動作を示す信号図である。
“0”−“1”=“−1”
となり、クロックと出力データの位相差が“−1”ビットであることが算出される。本例では、1ビットの重みが“50ps”であるので、デコーダ70では減算回路90の出力に1ビットの重みを掛け、
“−1”*“50”=“−50”
と変換される。
この結果、クロックと出力データの位相差“−50ps”が取得される。
“3”−“1”=“2”
となり、クロックと出力データの位相差は“2”ビットとなる。
そして、デコーダ70で、1ビットの重み(“50ps”)を減算回路90の出力に掛け、
“2”*“50”=“100”
と変換される。
この結果、クロックと出力データの位相差“100ps”が取得される。
そして、このクロック及び出力データのエッジタイミングを示すレベルデータを減算回路90及びデコーダ70を用いて減算処理することにより、クロックと出力データの位相差を検出することが可能となる。これにより、本実施形態では、従来のジッタ測定器を用いることなく、被測定LSIのクロックと出力データの位相差を容易かつ確実に取得,解析することができる。
また、このように任意のチャンネルに被測定LSI1のクロックや出力データを割り付けることができることで、被測定LSI1から複数のクロックや出力データが出力される場合には、任意の組合せによるクロックと出力データの位相差を取得することができ、あらゆるLSIに対応可能な汎用性,利便性の高い位相差検出器を実現できる。
次に、図9を参照して、本発明に係る被測定LSIの位相差検出器の第二実施形態について説明する。
図9は、本発明に係る被測定LSIの位相差検出器の第二実施形態の構成を示すブロック図である。図9に示すように、本実施形態に係る被測定LSIの位相差検出器は、図7に示した位相差検出器に、さらに、デコーダ70の出力信号を出力端子ごとにカウントする複数のカウンタ80a〜80nを備え、このカウンタ80a〜80nから出力される複数のデータから、被測定LSI1のクロックと出力データの位相差の分布を取得する構成としたものである。
各LSIテスタ10のタイムインターポレータ20で、四個のフリップ・フロップ21a〜21dにより、被測定LSI1から出力されるクロック及び出力データをビット数“4”のレベルデータとして取得すると、クロック及び出力データの信号変化点を示すデータは、クロック側,出力データ側でそれぞれ(0,1,2,3)の四つのデータが取得される。そして、このクロック及び出力データのレベルデータを減算回路90で減算した場合、減算回路90の出力として取得され得る値は、(―3,−2,−1,0,1,2,3)の七通りとなり得る。
具体的なデータの流れは以下の表4及び表5に示すようになる。
なお、以下の表で、「デコーダ出力」及び「カウンタ出力」は、それぞれ上から下に位相差(―3,−2,−1,0,1,2,3)に対応している。
これにより、例えば、カウンタ80a〜80nから出力されるデータを読み込んでグラフ化することで、クロックと出力データの位相差の分布を示すヒストグラムを容易に得ることができる。
なお、本発明の被測定LSIの試験装置,ジッタアナライザ及び位相差検出器は、上述した実施形態にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。
10 LSIテスタ
11 レベルコンパレータ
12 パターン比較器
20 タイムインターポレータ
21(21a〜21n) フリップ・フロップ
22 遅延回路
23 エンコーダ
24(24a〜24n) ラッチ
30 セレクタ
40 タイムインターポレータ・バス
50 記憶回路(メモリ)
60 CPU
70 デコーダ
80(80a〜80n) カウンタ
90 減算回路
101 被測定LSI
110 (従来の)LSIテスタ
111 レベルコンパレータ
112 パターン比較器
121 フリップ・フロップ
Claims (5)
- 被測定LSIから出力される第一信号と第二信号の位相差を検出する位相差検出器であって、
前記被測定LSIから出力される第一信号を入力し、この第一信号を一定のタイミング間隔を有する複数のストローブによってデータとして取得し、時系列のレベルデータとして出力する第一のLSIテスタと、
前記被測定LSIから出力される第二信号を入力し、この第二信号を一定のタイミング間隔を有する複数のストローブによってデータとして取得し、時系列のレベルデータとして出力する第二のLSIテスタと、
この第一又は第二のLSIテスタの少なくとも一方に備えられ、当該第一及び第二のLSIテスタから出力される時系列のレベルデータを入力することにより、前記第一のLSIテスタに入力される第一信号のタイミングと前記第二のLSIテスタに入力される第二信号のタイミングとの差を算出し、位相差として出力する位相差検出回路と、
を備えることを特徴とする被測定LSIの位相差検出器。 - 前記第一のLSIテスタが、
前記被測定LSIから出力されるクロックを入力する順序回路と、
一定のタイミング間隔で遅延させたストローブを前記順序回路に順次入力し、当該順序回路から時系列のレベルデータを出力させる遅延回路と、
前記順序回路から出力される時系列のレベルデータを入力し、前記被測定LSIのクロックのエッジタイミングを示すタイミングデータに符号化して出力するエンコーダと、を有する第一のタイムインターポレータを備え、
前記第二のLSIテスタが、
前記被測定LSIから出力される出力データを入力する順序回路と、
一定のタイミング間隔で遅延させたストローブを前記順序回路に順次入力し、当該順序回路から時系列のレベルデータを出力させる遅延回路と、
前記順序回路から出力される時系列のレベルデータを入力し、前記被測定LSIの出力データのエッジタイミングを示すタイミングデータに符号化して出力するエンコーダと、を有する第二のタイムインターポレータを備える請求項1記載の被測定LSIの位相差検出器。 - 前記位相差検出回路が、
前記第一のタイムインターポレータで符号化された時系列のレベルデータと、前記第二のタイムインターポレータで符号化された時系列のレベルデータとを減算する演算回路と、
この演算回路の演算結果を復号化するデコーダと、を備え、
前記デコーダにより復号化されたデータを、前記被測定LSIのクロックと出力データの位相差として出力する請求項2記載の被測定LSIの位相差検出器。 - 前記位相差検出回路が、
前記デコーダの出力信号を出力端子ごとにカウントする複数のカウンタを備え、
このカウンタから出力される複数のデータから、前記第一のLSIテスタに入力されるクロックと前記第二のLSIテスタに入力される出力データの位相差の分布を取得する請求項3記載の被測定LSIの位相差検出器。 - 前記第一及び第二のLSIテスタをそれぞれ接続し、当該第一及び第二のLSIテスタから出力されるデータを所定の前記位相差検出回路に分配するバスを備える請求項1乃至4のいずれか一項記載の被測定LSIの位相差検出器。
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