WO2010087008A1 - 電子デバイス、試験装置および試験方法 - Google Patents

電子デバイス、試験装置および試験方法 Download PDF

Info

Publication number
WO2010087008A1
WO2010087008A1 PCT/JP2009/051648 JP2009051648W WO2010087008A1 WO 2010087008 A1 WO2010087008 A1 WO 2010087008A1 JP 2009051648 W JP2009051648 W JP 2009051648W WO 2010087008 A1 WO2010087008 A1 WO 2010087008A1
Authority
WO
WIPO (PCT)
Prior art keywords
data signal
electronic device
terminal
output
clock signal
Prior art date
Application number
PCT/JP2009/051648
Other languages
English (en)
French (fr)
Inventor
健一 長谷
Original Assignee
株式会社アドバンテスト
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社アドバンテスト filed Critical 株式会社アドバンテスト
Priority to JP2010548336A priority Critical patent/JP5249357B2/ja
Priority to PCT/JP2009/051648 priority patent/WO2010087008A1/ja
Publication of WO2010087008A1 publication Critical patent/WO2010087008A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31922—Timing generation or clock distribution

Definitions

  • the present invention relates to an electronic device that outputs a data signal and a clock signal indicating a timing at which the data signal should be acquired, a test apparatus and a test method for testing such an electronic device.
  • An electronic device that uses a source-synchronous interface is known. This electronic device inputs and outputs a clock signal indicating the timing at which the data signal should be acquired in parallel with the data signal.
  • a test apparatus for testing an electronic device is also known. The test apparatus uses a strobe signal or timing signal with a fixed generation timing to acquire a signal output from the electronic device and generate a signal to be given to the electronic device.
  • an electronic device adopting a source synchronous interface includes phase jitter, phase drift, and skew in data signals and clock signals to be output and input.
  • phase jitter or the like does not affect normal communication between devices, but affects communication with a test apparatus using a fixed strobe signal and timing signal. Therefore, when testing such an electronic device, the test apparatus increases the timing margin in signal generation and capture so that the phase jitter, phase drift and skew included in the data signal and clock signal do not affect the test results. It was provided.
  • an object of one aspect of the present invention is to provide an electronic device, a test apparatus, and a test method that can solve the above-described problems. This object is achieved by a combination of features described in the independent claims.
  • the dependent claims define further advantageous specific examples of the present invention.
  • an electronic device that outputs a data signal and a clock signal indicating a timing at which the data signal is to be acquired, the data signal and the clock signal being Provided is an electronic device comprising: an output circuit that generates; and a test circuit that switches between output of the data signal and the clock signal from a first terminal of the electronic device when the electronic device is tested To do.
  • a test apparatus that tests an electronic device that outputs a data signal and a clock signal indicating a timing at which the data signal is to be acquired, and the electronic device includes the data signal and the clock.
  • An output circuit that generates a signal, and a test circuit that switches which of the data signal and the clock signal is output from the first terminal of the electronic device when the electronic device is tested.
  • the test apparatus provides a test apparatus including a phase difference detection unit that detects a phase difference between the data signal output from the first terminal and the clock signal.
  • a test method for testing an electronic device that outputs a data signal and a clock signal indicating a timing at which the data signal is to be obtained.
  • the electronic device includes the data signal and the clock.
  • An output circuit that generates a signal, and a test circuit that switches which of the data signal and the clock signal is output from the first terminal of the electronic device when the electronic device is tested Provided is a test method for detecting a phase difference between the data signal output from a first terminal and the clock signal.
  • FIG. 1 shows an electronic device 10 and a test apparatus 20 according to this embodiment.
  • FIG. 2 shows the configuration of the electronic device 10 and the test apparatus 20 according to the present embodiment.
  • FIG. 3 shows an example of the timing of the data signal and the clock signal.
  • FIG. 4 shows the flow of data signals and clock signals when the electronic device 10 operates normally.
  • FIG. 5 shows an example of an operation flow of the test apparatus 20 when testing the electronic device 10.
  • FIG. 6 shows the flow of the data signal when detecting the phase difference in step S11.
  • FIG. 7 shows the flow of the clock signal when detecting the phase difference in step S11.
  • FIG. 8 shows the flow of the clock signal when the delay amount setting value in step S12 is detected.
  • FIG. 9 shows a signal flow when the electronic device 10 in step S13 and step S14 is tested.
  • FIG. 10 shows a configuration of the electronic device 10 and the test apparatus 20 according to the first modification of the present embodiment.
  • FIG. 11 shows a configuration of the electronic device 10 and the test apparatus 20 according to the
  • FIG. 1 shows an electronic device 10 and a test apparatus 20 according to this embodiment.
  • the electronic device 10 employs a source synchronous interface, and outputs a data signal and a clock signal indicating a timing at which the data signal should be acquired.
  • the electronic device 10 outputs a data signal having a period of, for example, 2 times, 4 times,... With respect to the period of the clock signal.
  • the data signal output from the electronic device 10 has a transfer rate that is twice that of the clock signal, and the edge phase from the rising and falling edges of the clock signal to a quarter period (phase) of the clock signal. Is 90 degrees).
  • the test apparatus 20 tests the electronic device 10.
  • the test apparatus 20 provides a test signal to the electronic device 10 and receives a data signal and a clock signal output in response to the provision of the test signal. Then, the test apparatus 20 determines whether the electronic device 10 is acceptable by determining whether an expected data signal has been received.
  • FIG. 2 shows the configuration of the electronic device 10 and the test apparatus 20 according to the present embodiment.
  • the electronic device 10 according to the present embodiment includes an internal circuit 62, an output circuit 64, a first terminal 66, a second terminal 68, and a test circuit 70.
  • the internal circuit 62 executes data processing, for example, and outputs a data string supplied to an external device.
  • the internal circuit 62 may be a circuit that outputs a data string to be written to the memory.
  • the output circuit 64 generates a data signal and a clock signal corresponding to the data string output from the internal circuit 62.
  • the output circuit 64 includes a transfer unit 72, a clock output unit 74, and a data output unit 76.
  • the transfer unit 72 transfers the data string output from the internal circuit 62 to the data output unit 76.
  • the clock output unit 74 outputs a clock signal.
  • the data output unit 76 outputs the data string transferred by the transfer unit 72 as a data signal whose transfer rate is twice that of the clock signal and whose phase is shifted by 90 degrees.
  • the first terminal 66 outputs one of the data signal and the clock signal selected by the test circuit 70 to the outside when the test apparatus 20 tests the electronic device 10.
  • the second terminal 68 outputs the signal acquired by the test circuit 70 to the outside when the test apparatus 20 tests the electronic device 10.
  • the first terminal 66 is one of a data output terminal for outputting a data signal to the outside and a clock output terminal for outputting a clock signal to the outside. is there.
  • the second terminal 68 is the other of the data output terminal and the clock output terminal.
  • the first terminal 66 is a clock output terminal
  • the second terminal 68 is a data output terminal.
  • the test circuit 70 causes the output circuit 64 to output a data signal and a clock signal when the test apparatus 20 tests the electronic device 10. In addition, when the test apparatus 20 tests the electronic device 10, the test circuit 70 acquires the data signal output from the output circuit 64 at the timing of the clock signal output from the output circuit 64.
  • the test circuit 70 outputs the value of the acquired data signal from the second terminal 68 of the electronic device 10 to the outside.
  • the test circuit 70 switches whether to output a data signal or a clock signal from the first terminal 66 of the electronic device 10.
  • the test circuit 70 includes a first selection unit 78, a delay unit 80, an acquisition unit 82, and a second selection unit 84.
  • the first selection unit 78 selects which of the data signal and the clock signal generated by the output circuit 64 is supplied to the first terminal 66 in accordance with an instruction from the external test apparatus 20.
  • the first terminal 66 is a clock output terminal
  • the first selection unit 78 supplies a clock signal to the first terminal 66 in a state where the electronic device 10 normally operates.
  • the delay unit 80 delays one of the data signal and the clock signal generated by the output circuit 64 with respect to the other and supplies the delayed signal to the first selection unit 78 and the acquisition unit 82.
  • the delay unit 80 delays the clock signal with respect to the data signal and supplies the delayed clock signal to the first selection unit 78.
  • the delay unit 80 may delay the data signal with respect to the clock signal and supply the delayed data signal to the first selection unit 78.
  • the delay unit 80 has a variable delay amount.
  • the delay unit 80 delays the signal by a delay amount corresponding to the set value given from the external test apparatus 20. Note that in a state where the electronic device 10 normally operates, the delay unit 80 delays one of the data signal and the clock signal by the reference delay amount with respect to the other.
  • the reference delay amount is 0, for example. Further, the reference delay amount may be a time corresponding to an integer multiple cycle of the clock signal.
  • the acquisition unit 82 acquires a data signal at a timing corresponding to the clock signal when the test apparatus 20 tests the electronic device 10.
  • the acquisition unit 82 includes a first latch 86, a second latch 88, and a multiplexer 90.
  • the first latch 86 acquires the value of the data signal at the timing of the rising edge of the clock signal.
  • the second latch 88 acquires the value of the data signal at the timing of the falling edge of the clock signal.
  • the multiplexer 90 multiplexes the data string of the value acquired by the first latch 86 and the data string of the value acquired by the second latch 88 into one data string and outputs it.
  • Such an acquisition unit 82 can acquire the value of the data signal at the phase timings of 90 degrees and 270 degrees of the clock signal. That is, such an acquisition unit 82 can acquire the value of the data signal having a transfer rate twice that of the clock signal at the center phase timing of the data signal (the phase is 180 degrees).
  • the acquisition unit 82 includes a plurality of latches corresponding to the rate multiple. And the acquisition part 82 each acquires a data signal by each of the multiple types of timing according to a clock signal using such a some latch.
  • the second selection unit 84 selects which of the data signal generated by the output circuit 64 and the signal acquired by the acquisition unit 82 is to be output from the second terminal 68 that is a data output terminal. More specifically, the second selection unit 84 supplies the data signal generated by the output circuit 64 to the second terminal 68 when the electronic device 10 is normally operated. The second selection unit 84 supplies the signal acquired by the acquisition unit 82 to the second terminal 68 when the test apparatus 20 tests the electronic device 10.
  • the first terminal 66 may be a data output terminal and the second terminal 68 may be a clock output terminal.
  • the first selection unit 78 supplies a data signal to the first terminal 66 in a state where the electronic device 10 normally operates.
  • the second selection unit 84 selects which of the clock signal generated by the output circuit 64 and the signal acquired by the acquisition unit 82 is to be output from the second terminal 68 that is a clock output terminal.
  • the test apparatus 20 includes a phase difference detection unit 112, a control unit 113, a storage unit 114, a calibration unit 115, a test unit 116, and a determination unit 118.
  • the phase difference detection unit 112 measures the phase or delay amount of the signal received from the electronic device 10. For example, the phase difference detection unit 112 detects the phase difference between the data signal and the clock signal output from the first terminal 66 in a state where the delay unit 80 is set to the reference delay amount.
  • the control unit 113 gives a set value to the delay unit 80 to change the delay amount. Further, the control unit 113 controls switching between the first selection unit 78 and the second selection unit 84 of the electronic device 10.
  • the storage unit 114 stores the delay amount setting value detected by the calibration unit 115.
  • the calibration unit 115 is realized by an arithmetic processing device such as a CPU executing a calibration program. Based on the signal received via the delay unit 80 and the first terminal 66, the calibration unit 115 designates the delay amount of the delay unit 80 in advance with respect to the reference delay amount used in the normal operation of the electronic device 10. A delay amount set value that is shifted by the offset delay amount is detected. In the present embodiment, the calibration unit 115 sets a negative delay amount setting value that delays the data signal by the offset delay amount from the clock signal, and a positive delay amount setting that advances the data signal by the offset delay amount from the clock signal. Detect value.
  • the test unit 116 is realized, for example, by an arithmetic processing unit such as a CPU executing a test program.
  • the test unit 116 When testing the electronic device 10, the test unit 116 outputs the data signal and the clock signal from the output circuit 64, and executes control for supplying the signal acquired by the acquisition unit 82 to the second terminal 68. Further, the test unit 116 executes control for setting the delay amount of the delay unit 80 when the electronic device 10 is tested.
  • the determination unit 118 sets the delay amount of the delay unit 80 to the reference delay amount, based on the comparison result between the data signal acquired by the acquisition unit 82 output from the second terminal 68 and the expected value. Judge the quality. In another test, the determination unit 118 uses the comparison result between the data signal acquired by the acquisition unit 82 output from the second terminal 68 and the expected value in a state where the delay amount setting value is set in the delay unit 80. The quality of the electronic device 10 is determined based on the result.
  • FIG. 3 shows an example of the timing of the data signal and the clock signal.
  • the phase difference between the data signal output from the device under test and the clock signal is tested as a standard state (state (A) in FIG. 3).
  • the test may be performed in a state where the phase difference between the data signal output from the device under test and the clock signal is shifted from the standard state by a predetermined phase (states (B) and (C) in FIG. 3). According to the tests in the states (B) and (C) of FIG. 3, even under conditions where the phase difference between the output data signal and the clock signal is shifted to the upper limit or lower limit determined by the specifications, It can be determined whether the device can output correct data.
  • the delay amount setting value represents a setting value of the delay unit 80 that gives an upper limit or a lower limit phase difference determined by the specification between the data signal acquired by the acquisition unit 82 and the clock signal. Therefore, in this embodiment, the calibration unit 115 detects a delay amount setting value that causes such a phase difference between the data signal and the clock signal prior to the test.
  • FIG. 4 shows the flow of data signals and clock signals when the electronic device 10 normally operates.
  • the first selection unit 78 supplies the clock signal generated by the output circuit 64 to the first terminal 66 that is a clock output terminal.
  • the delay unit 80 delays the clock signal generated from the output circuit 64 by the reference delay amount.
  • the second selection unit 84 supplies the data signal generated by the output circuit 64 to the second terminal 68 that is a data output terminal. Accordingly, the test circuit 70 outputs the clock signal output from the output circuit 64 to the outside from the first terminal 66 that is the clock output terminal, and the data signal output from the output circuit 64 is the second terminal that is the data output terminal. 68 can be output to the outside.
  • FIG. 5 shows an example of the operation flow of the test apparatus 20 when testing the electronic device 10.
  • the test apparatus 20 performs the following steps S11 to S14 in a test before shipping the electronic device 10 or the like.
  • step S11 the test apparatus 20 detects the phase difference between the data signal output from the first terminal 66 and the clock signal.
  • the test apparatus 20 detects the phase difference between the data signal and the clock signal output from the first terminal 66 with the delay unit 80 set to the reference delay amount.
  • step S12 the test apparatus 20 sets a delay amount for setting the delay unit 80 to a delay amount that is shifted from the reference delay amount used in the normal operation of the electronic device 10 by a predetermined offset delay amount. Detect value.
  • step S ⁇ b> 13 the test apparatus 20 tests the electronic device 10 using the delay unit 80 as a delay amount (reference delay amount) used during normal operation of the electronic device 10.
  • step S14 the test apparatus 20 tests the electronic device 10 with the delay amount setting value set in the delay unit 80.
  • the test apparatus 20 tests the electronic device 10 using the delay unit 80 as a delay amount that is shifted by a predetermined offset delay amount from a reference delay amount used during normal operation of the electronic device 10.
  • FIG. 6 shows the flow of the data signal when detecting the phase difference in step S11.
  • the calibration unit 115 first instructs the control unit 113 to switch the data signal to be output from the first terminal 66 to the outside.
  • the control unit 113 switches the first selection unit 78 so that the data signal generated from the output circuit 64 of the electronic device 10 is output from the first terminal 66.
  • the calibration unit 115 gives an instruction to the electronic device 10 to output a data signal. Further, the calibration unit 115 instructs the phase difference detection unit 112 to acquire the data signal output from the first terminal 66 and detect the phase.
  • the output circuit 64 of the electronic device 10 outputs a data signal.
  • the phase difference detector 112 acquires the data signal generated from the output circuit 64 and output from the first terminal 66, and detects the phase of the data signal. Accordingly, the phase difference detection unit 112 generates a data signal from the output circuit 64 and acquires the data signal output from the first terminal 66. After the output circuit 64 generates the data signal, the first terminal 66 The time until the data signal is output to the outside (data signal delay time) can be measured.
  • FIG. 7 shows the flow of the clock signal when detecting the phase difference in step S11.
  • the calibration unit 115 then instructs the control unit 113 to switch the clock signal to be output from the first terminal 66 to the outside.
  • the control unit 113 switches the first selection unit 78 so that the clock signal generated from the output circuit 64 of the electronic device 10 is output from the first terminal 66.
  • the calibration unit 115 gives an instruction to the electronic device 10 to output a clock signal. Further, the calibration unit 115 instructs the phase difference detection unit 112 to acquire the clock signal output from the first terminal 66 and detect the phase.
  • the output circuit 64 of the electronic device 10 outputs a clock signal.
  • the phase difference detector 112 acquires the clock signal generated from the output circuit 64 and output from the first terminal 66, and detects the phase of the clock signal. Thereby, the phase difference detection unit 112 generates a clock signal from the output circuit 64 to acquire the clock signal output from the first terminal 66, and after the output circuit 64 generates the clock signal, the first terminal 66 Can measure the time until the clock signal is output to the outside (the delay time of the clock signal).
  • the phase difference detection unit 112 calculates the phase difference between the data signal and the clock signal output from the first terminal 66 from the difference between the delay time of the data signal and the delay time of the clock signal measured as described above. To the calibration unit 115.
  • the delay unit 80 delays the electronic device 10 in a normal operating state, that is, a state in which one of the data signal and the clock signal is delayed from the other by the reference delay amount. Is set to
  • FIG. 8 shows the flow of the clock signal when the delay amount set value in step S12 is detected.
  • the calibration unit 115 causes the control unit 113 to output the data signal generated by the output circuit 64 from the data output terminal, and the clock signal generated by the output circuit 64. Is output from the clock output terminal.
  • the control unit 113 switches the second selection unit 84 to output the data signal generated by the output circuit 64 from the data output terminal, and outputs the clock signal generated by the output circuit 64 from the clock output terminal.
  • the first selection unit 78 is switched so that
  • control unit 113 switches the first selection unit 78 so that the clock signal is output from the first terminal 66 to the outside.
  • the control unit 113 switches the second selection unit 84 so that the data signal generated by the output circuit 64 is output from the second terminal 68 to the outside.
  • the calibration unit 115 gives an instruction for generating a clock signal and a data signal from the output circuit 64 to the electronic device 10. Further, the calibration unit 115 instructs the phase difference detection unit 112 to detect the phase difference between the clock signal output from the first terminal 66 and the data signal output from the second terminal 68.
  • the electronic device 10 In response to this instruction, the electronic device 10 generates a clock signal and a data signal from the output circuit 64 and outputs them from the first terminal 66 and the second terminal 68. Further, the phase difference detection unit 112 acquires the clock signal output from the first terminal 66 and the data signal output from the second terminal 68, and detects the phase difference between the two signals.
  • the calibration unit 115 receives the phase difference detected by the phase difference detection unit 112. In this way, the calibration unit 115 generates a clock signal and a data signal from the output circuit 64, acquires the clock signal from the first terminal 66, and acquires the data signal from the second terminal 68. The delay time difference between the signal and the data signal is measured.
  • the calibration unit 115 performs such delay time difference measurement a plurality of times.
  • the calibration unit 115 gives an instruction to the control unit 113 to sequentially change the setting value to be given to the delay unit 80 in each execution.
  • the control unit 113 sequentially changes the set values to be given to the delay unit 80.
  • the calibration unit 115 detects a delay amount setting value that shifts the delay amount of the delay unit 80 by the offset delay amount from the reference delay amount from the measurement result of the delay time difference in each setting value. In this case, the calibration unit 115 delays the measured clock signal from the data signal based on the delay time corresponding to the phase difference between the data signal output from the first terminal 66 and the clock signal calculated in step S11. Correct the time difference.
  • the calibration unit 115 sets the delay amount of the delay unit 80 to the negative delay amount setting value for shifting the delay amount by the offset delay amount to the negative side with respect to the reference delay amount, and the reference delay amount. On the other hand, a positive delay amount set value shifted to the positive side by the offset delay amount is detected. Then, the calibration unit 115 causes the storage unit 114 to store the delay amount setting value thus detected.
  • FIG. 9 shows a signal flow when the electronic device 10 in steps S13 and S14 is tested.
  • the test unit 116 instructs the control unit 113 to output the signal acquired by the acquisition unit 82 from the second terminal 68 to the outside.
  • the control unit 113 switches the second selection unit 84 so that the signal acquired by the acquisition unit 82 is output from the second terminal 68 to the outside.
  • the test unit 116 instructs the control unit 113 to output a clock signal from the first terminal 66 to the outside.
  • the control unit 113 switches the first selection unit 78 to output the clock signal from the first terminal 66 to the outside.
  • the test unit 116 delays the delay amount of the delay unit 80 by the reference delay amount with respect to one of the data signal and the clock signal with respect to the other.
  • the control unit 113 gives the delay unit 80 a set value when the electronic device 10 normally operates.
  • the control unit 113 offsets the delay amount of the delay unit 80 from one of the data signal and the clock signal with respect to the other from the reference delay amount.
  • An instruction is given to delay the delay amount shifted by the delay amount.
  • the control unit 113 reads the delay amount setting value from the storage unit 114 and sets the read delay amount setting value to the delay unit 80.
  • the electronic device 10 in each of the state in which the negative delay amount set value is set in the delay unit 80 and the state in which the positive delay amount set value is set in the delay unit 80 are set. To test.
  • the test unit 116 causes the electronic device 10 to generate a data signal and a clock signal from the output circuit 64, and the generated data signal and clock signal are generated. Is acquired by the acquisition unit 82 of the test circuit 70. In response to this instruction, the output circuit 64 of the electronic device 10 generates a data signal and a clock signal. When the data signal and the clock signal are generated from the output circuit 64, the acquisition unit 82 of the test circuit 70 acquires the value of the data signal based on the timing of the clock signal delayed by the delay unit 80.
  • the determination unit 118 receives the value acquired by the acquisition unit 82 via the second terminal 68, compares the value acquired by the acquisition unit 82 with an expected value, and transfers the comparison result to the test unit 116.
  • the test unit 116 determines that the electronic device 10 is non-defective when the acquired value matches the expected value, and determines that the electronic device 10 is defective when the acquired value does not match the expected value. To do.
  • the internal test circuit 70 acquires the data signal generated from the output circuit 64 during the test. Therefore, the electronic device 10 only needs to supply the acquired value to the test apparatus 20 during the test. Thereby, according to the electronic device 10 and the test apparatus 20, the phase jitter, the phase drift, and the skew included between the data signal and the clock signal are extremely reduced, and the electronic device 10 is accurately tested. Can do.
  • the electronic device 10 includes a first selection unit 78 that switches and outputs a data signal and a clock signal from the first terminal 66 during the test. Therefore, according to the electronic device 10 and the test apparatus 20, the phase shift between the data signal and the clock signal is canceled, and the test is performed between the data signal and the clock signal when the test is performed with a predetermined offset delay amount. Can be calibrated with high accuracy.
  • FIG. 10 shows a configuration of the electronic device 10 and the test apparatus 20 according to the first modification of the present embodiment. Since the electronic device 10 and the test apparatus 20 according to the present modification have substantially the same configuration and function as the members having the same reference numerals shown in FIG. 2, the description thereof will be omitted except for the following differences.
  • the acquisition unit 82 includes a selector 92 instead of the multiplexer 90.
  • the selector 92 receives a data signal acquired from any of a plurality of latches (first latch 86 and second latch 88 in this example) from the second terminal 68. Select whether to output.
  • the test unit 116 repeatedly outputs the same data signal for a plurality of cycles from the output circuit 64.
  • the selector 92 sequentially switches the latch to be selected each time a signal sequence of data signals for a plurality of cycles is output from the output circuit 64.
  • the selector 92 selects the first latch 86 and the signal acquired by the first latch 86 is the second terminal 68. Output from. Subsequently, when the output circuit 64 outputs data signals for a plurality of cycles for the second time, the selector 92 selects the second latch 88 and the signal acquired by the second latch 88 is transmitted to the second terminal 68. Output from.
  • the determination unit 118 compares a first comparison result obtained by comparing each data signal acquired while selecting the first latch 86 among the plurality of latches with the corresponding expected value, and a second latch among the plurality of latches. A second comparison result obtained by comparing each data signal acquired while selecting 88 and the corresponding expected value is acquired. Then, the determination unit 118 determines the quality of the electronic device 10 based on the first comparison result and the second comparison result.
  • FIG. 11 shows the configuration of the electronic device 10 and the test apparatus 20 according to a second modification of the present embodiment. Since the electronic device 10 and the test apparatus 20 according to the present modification have substantially the same configuration and function as the members having the same reference numerals shown in FIG. 2, the description thereof will be omitted except for the following differences.
  • the electronic device 10 further includes a data input terminal 132, a clock input terminal 134, and an acquisition circuit 136.
  • the data input terminal 132 inputs an external data signal from another electronic device.
  • the clock input terminal 134 inputs an external clock signal indicating the timing at which the external data signal is to be acquired from another electronic device.
  • the acquisition circuit 136 acquires the external data signal input from the data input terminal 132 at a timing corresponding to the external clock signal input from the clock input terminal 134.
  • the acquisition circuit 136 includes a 90-degree phase delay device 142, a third latch 144, a fourth latch 146, and a transfer unit 148.
  • the 90-degree phase delay unit 142 delays the external clock signal input from the clock input terminal 134 by a phase of 90 degrees.
  • the third latch 144 acquires the value of the external data signal input by the data input terminal 132 at the timing of the rising edge of the external clock signal delayed by the 90-degree phase delay unit 142.
  • the fourth latch 146 acquires the value of the external data signal input from the data input terminal 132 at the falling edge timing of the external clock signal delayed by the 90-degree phase delay unit 142.
  • the transfer unit 148 buffers the data string of the value acquired by the third latch 144 and the data string of the value acquired by the fourth latch 146, and transfers them to the internal circuit 62.
  • Such an acquisition circuit 136 can acquire the value of the external data signal at the phase timings of 90 degrees and 270 degrees of the external clock signal.
  • the internal circuit 62 further operates in accordance with the data string acquired by the acquisition circuit 136.
  • the internal circuit 62 may be a circuit that processes a data string read from the memory.
  • test circuit 70 further includes a third selection unit 152, a fourth selection unit 154, an in-device test control unit 156, and an in-device determination unit 158.
  • the third selection unit 152 selects whether or not to supply the clock signal output from the first selection unit 78 to the acquisition circuit 136 in place of the external clock signal in accordance with an instruction from the external test apparatus 20.
  • the fourth selection unit 154 selects whether or not to supply the data signal output from the output circuit 64 to the acquisition circuit 136 instead of the external data signal in accordance with an instruction from the external test apparatus 20.
  • the in-device test control unit 156 causes the output circuit 64 to output a data signal and a clock signal in response to an instruction from the test apparatus 20 when the electronic device 10 is tested.
  • the in-device determination unit 158 compares the signal acquired by the acquisition circuit 136 with the expected value, and transmits the comparison result to the test apparatus 20.
  • the test apparatus 20 when testing the electronic device 10, first, the test apparatus 20 sends the clock signal generated by the output circuit 64 to the first selection unit 78 from the first terminal 66 to the outside. Give instructions to switch to output. Furthermore, the test apparatus 20 instructs the third selection unit 152 to switch the clock signal output from the first selection unit 78 to be supplied to the acquisition circuit 136 instead of the external clock signal. Furthermore, the test apparatus 20 instructs the fourth selection unit 154 to switch the data signal generated by the output circuit 64 to be supplied to the acquisition circuit 136 instead of the external data signal.
  • the test apparatus 20 sets the delay amount so that the clock signal is advanced by 90 degrees of the transfer rate of the clock signal with respect to the data signal.
  • the delay unit 80 is set. Furthermore, when performing the same test as in step S14 of FIG. 5, the test apparatus 20 shifts the clock signal from the delay amount that advances by 90 degrees of the transfer rate of the clock signal with respect to the data signal.
  • the delay unit 80 is set so as to delay the shifted delay amount.
  • the in-device test control unit 156 In the state set in this way, the in-device test control unit 156 generates a data signal and a clock signal from the output circuit 64.
  • the acquisition circuit 136 acquires the value of the data signal based on the timing of the clock signal delayed by the delay unit 80. Then, the in-device determination unit 158 compares the value acquired by the acquisition circuit 136 with the expected value, and when the acquired value matches the expected value, the electronic device 10 determines that the electronic device 10 is a non-defective product and is acquired. If the value does not match the expected value, the electronic device 10 is determined to be defective.
  • the electronic device 10 when the electronic device 10 includes the acquisition circuit 136 that acquires the data signal in the source synchronous interface, the data circuit generated from the output circuit 64 may be acquired by the acquisition circuit 136 for testing. .
  • the circuit structure of the circuit 70 for a test can be made small.

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Time-Division Multiplex Systems (AREA)

Abstract

　データ信号およびデータ信号を取得すべきタイミングを示すクロック信号を出力する電子デバイスを試験する試験装置であって、電子デバイスは、データ信号およびクロック信号を発生する出力回路と、当該電子デバイスを試験する場合に、当該電子デバイスの第１端子から、データ信号およびクロック信号のいずれを出力するかを切り替えるテスト用回路と、を備え、当該試験装置は、第１端子から出力されるデータ信号およびクロック信号の位相差を検出する位相差検出部を備える試験装置を提供する。

Description

電子デバイス、試験装置および試験方法
　本発明は、データ信号およびこのデータ信号を取得すべきタイミングを示すクロック信号を出力する電子デバイス、このような電子デバイスを試験する試験装置および試験方法に関する。
　ソースシンクロナスインターフェースを採用した電子デバイスが知られている。この電子デバイスは、データ信号と並行して、データ信号を取得すべきタイミングを示すクロック信号を入出力する。また、電子デバイスを試験する試験装置が知られている。試験装置は、発生タイミングが固定されたストローブ信号またはタイミング信号を用いて、電子デバイスから出力される信号の取得および電子デバイスに対して与える信号を発生する。
Ｓｔｅｆａｎ　Ｗａｌｔｈｅｒ、Ｇｕｉｄｏ　Ｓｃｈｕｌｚｅ、"マルチストローブによるソース同期Ｉ／Ｆの試験"、［ｏｎｌｉｎｅ］、［２００８年４月］、ＥＤＮｊａｐａｎホームページ、インターネット<URL: http://www.ednjapan.com/issue/2008/04/u3eqp3000001tyuo.html>
　ところで、ソースシンクロナスインターフェースを採用した電子デバイスは、出力および入力するデータ信号およびクロック信号に、位相ジッタ、位相ドリフトおよびスキューを含む。このような位相ジッタ等は、デバイス間の通常の通信には影響を与えないが、固定のストローブ信号およびタイミング信号を用いる試験装置との通信には影響を与える。従って、試験装置は、このような電子デバイスを試験する場合、データ信号およびクロック信号に含まれる位相ジッタ、位相ドリフトおよびスキューが試験結果に影響しないように、信号の発生および取込においてタイミングマージンを設けていた。
　しかし、近年、ソースシンクロナスインターフェースを採用した電子デバイスのデータ転送速度は、より高速となっている。従って、試験装置は、位相ジッタ、位相ドリフトおよびスキューの影響を考慮したタイミングマージンが減少して、このような電子デバイスを精度良く試験することができなくなってきた。さらに、試験装置は、このような電子デバイスを試験する前に精度の良いキャリブレーションをしなければならなく、試験コストが高くなっていた。
　そこで本発明の１つの側面においては、上記の課題を解決することのできる電子デバイス、試験装置および試験方法を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
　上記課題を解決するために、本発明の第１の態様においては、データ信号および前記データ信号を取得すべきタイミングを示すクロック信号を出力する電子デバイスであって、前記データ信号および前記クロック信号を発生する出力回路と、当該電子デバイスを試験する場合に、当該電子デバイスの第１端子から、前記データ信号および前記クロック信号のいずれを出力するかを切り替えるテスト用回路と、を備える電子デバイスを提供する。
　本発明の第２の態様においては、データ信号および前記データ信号を取得すべきタイミングを示すクロック信号を出力する電子デバイスを試験する試験装置であって、前記電子デバイスは、前記データ信号および前記クロック信号を発生する出力回路と、当該電子デバイスを試験する場合に、当該電子デバイスの第１端子から、前記データ信号および前記クロック信号のいずれを出力するかを切り替えるテスト用回路と、を備え、当該試験装置は、前記第１端子から出力される前記データ信号および前記クロック信号の位相差を検出する位相差検出部を備える試験装置を提供する。
　本発明の第３の態様においては、データ信号および前記データ信号を取得すべきタイミングを示すクロック信号を出力する電子デバイスを試験する試験方法であって、前記電子デバイスは、前記データ信号および前記クロック信号を発生する出力回路と、当該電子デバイスを試験する場合に、当該電子デバイスの第１端子から、前記データ信号および前記クロック信号のいずれを出力するかを切り替えるテスト用回路と、を備え、前記第１端子から出力される前記データ信号および前記クロック信号の位相差を検出する試験方法を提供する。
　なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
図１は、本実施形態に係る電子デバイス１０および試験装置２０を示す。 図２は、本実施形態に係る電子デバイス１０および試験装置２０の構成を示す。 図３は、データ信号およびクロック信号のタイミングの一例を示す。 図４は、電子デバイス１０が通常動作する場合の、データ信号およびクロック信号の流れを示す。 図５は、電子デバイス１０を試験する場合の、試験装置２０の動作フローの一例を示す。 図６は、ステップＳ１１の位相差を検出する場合におけるデータ信号の流れを示す。 図７は、ステップＳ１１の位相差を検出する場合におけるクロック信号の流れを示す。 図８は、ステップＳ１２の遅延量設定値を検出する場合におけるクロック信号の流れを示す。 図９は、ステップＳ１３およびステップＳ１４の電子デバイス１０を試験する場合における信号の流れを示す。 図１０は、本実施形態の第１変形例に係る電子デバイス１０および試験装置２０の構成を示す。 図１１は、本実施形態の第２変形例に係る電子デバイス１０および試験装置２０の構成を示す。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１は、本実施形態に係る電子デバイス１０および試験装置２０を示す。電子デバイス１０は、ソースシンクロナスインターフェースを採用し、データ信号およびデータ信号を取得すべきタイミングを示すクロック信号を出力する。電子デバイス１０は、クロック信号の周期に対して、例えば、２倍、４倍、…の周期のデータ信号を出力する。本実施形態において、電子デバイス１０が出力するデータ信号は、転送レートがクロック信号の２倍であり、エッジ位相がクロック信号の立上エッジおよび立下りエッジから、クロック信号の１／４周期（位相が９０度）ずれている。
 　試験装置２０は、電子デバイス１０を試験する。試験装置２０は、一例として、電子デバイス１０に対して試験信号を与え、試験信号を与えたことに応じて出力されるデータ信号およびクロック信号を受け取る。そして、試験装置２０は、期待されたデータ信号を受け取れたか否かを判断して電子デバイス１０の良否を判定する。
　図２は、本実施形態に係る電子デバイス１０および試験装置２０の構成を示す。本実施形態に係る電子デバイス１０は、内部回路６２と、出力回路６４と、第１端子６６と、第２端子６８と、テスト用回路７０とを備える。
　内部回路６２は、例えばデータ処理を実行して、外部の装置に供給するデータ列を出力する。内部回路６２は、一例として、メモリに対して書き込むデータ列を出力する回路であってよい。
　出力回路６４は、内部回路６２から出力されたデータ列に応じたデータ信号およびクロック信号を発生する。本実施形態において、出力回路６４は、転送部７２と、クロック出力部７４と、データ出力部７６とを有する。転送部７２は、内部回路６２から出力されたデータ列をデータ出力部７６へ転送する。クロック出力部７４は、クロック信号を出力する。データ出力部７６は、転送部７２により転送されたデータ列を、クロック信号に対して転送レートが２倍で位相が９０度ずらしたデータ信号として出力する。
　第１端子６６は、試験装置２０が当該電子デバイス１０を試験する場合に、データ信号およびクロック信号のうちテスト用回路７０により選択された一方の信号を外部へ出力する。第２端子６８は、試験装置２０が当該電子デバイス１０を試験する場合に、テスト用回路７０が取得した信号を外部へ出力する。
　第１端子６６は、一例として、当該電子デバイス１０を通常動作させる場合に、データ信号を外部へ出力するためのデータ出力端子およびクロック信号を外部へ出力するためのクロック出力端子のいずれか一方である。そして、この場合、第２端子６８は、データ出力端子およびクロック出力端子の他方である。本実施形態においては、第１端子６６は、クロック出力端子であり、第２端子６８は、データ出力端子である。
　テスト用回路７０は、試験装置２０が当該電子デバイス１０を試験する場合に、出力回路６４からデータ信号およびクロック信号を出力させる。また、テスト用回路７０は、試験装置２０が当該電子デバイス１０を試験する場合に、出力回路６４から出力されたデータ信号を、出力回路６４から出力されたクロック信号のタイミングで取得する。
　そして、テスト用回路７０は、取得したデータ信号の値を当該電子デバイス１０の第２端子６８から外部へ出力する。また、テスト用回路７０は、試験装置２０が当該電子デバイス１０を試験する場合に、当該電子デバイス１０の第１端子６６から、データ信号およびクロック信号のいずれを出力するかを切り替える。
　本実施形態においては、テスト用回路７０は、第１選択部７８と、遅延部８０と、取得部８２と、第２選択部８４とを有する。第１選択部７８は、外部の試験装置２０からの指示に応じて、出力回路６４が発生したデータ信号およびクロック信号のいずれを第１端子６６に供給するかを選択する。なお、第１端子６６がクロック出力端子である本実施形態においては、当該電子デバイス１０が通常動作する状態において、第１選択部７８は、クロック信号を第１端子６６へ供給する。
　遅延部８０は、出力回路６４が発生したデータ信号およびクロック信号の一方を他方に対して遅延させて第１選択部７８および取得部８２に供給する。本実施形態においては、遅延部８０は、データ信号に対してクロック信号を遅延して第１選択部７８に供給する。これに代えてまたはこれに加えて、遅延部８０は、クロック信号に対してデータ信号を遅延して第１選択部７８に供給してもよい。
　さらに、遅延部８０は、遅延量が可変となっている。本実施形態においては、遅延部８０は、外部の試験装置２０から与えられた設定値に応じた遅延量で信号を遅延する。なお、当該電子デバイス１０が通常動作する状態においては、遅延部８０は、データ信号およびクロック信号の一方を他方に対して基準遅延量分、遅延する。基準遅延量は、例えば、０である。また、基準遅延量は、クロック信号の整数倍の周期に対応する時間であってもよい。
　取得部８２は、試験装置２０が当該電子デバイス１０を試験する場合に、データ信号を、クロック信号に応じたタイミングで取得する。本実施形態においては、取得部８２は、第１ラッチ８６と、第２ラッチ８８と、マルチプレクサ９０とを含む。
　第１ラッチ８６は、クロック信号の立上りエッジのタイミングにおいて、データ信号の値を取得する。第２ラッチ８８は、クロック信号の立下りエッジのタイミングにおいて、データ信号の値を取得する。マルチプレクサ９０は、第１ラッチ８６が取得した値のデータ列および第２ラッチ８８が取得した値のデータ列を、一本のデータ列に多重化して出力する。
　このような取得部８２は、クロック信号の９０度および２７０度の位相タイミングで、データ信号の値を取得することができる。すなわち、このような取得部８２は、クロック信号の２倍の転送レートのデータ信号の値を、当該データ信号の中心位相タイミング（位相が１８０度のタイミング）において取得することができる。
　なお、データ信号の転送レートがクロック信号の転送レートの２倍より高い場合には、取得部８２は、レート倍数に対応する個数の複数のラッチを有する。そして、取得部８２は、このような複数のラッチを用いて、クロック信号に応じた複数種類のタイミングのそれぞれでデータ信号をそれぞれ取得する。
　第２選択部８４は、出力回路６４が発生したデータ信号および取得部８２が取得した信号のいずれをデータ出力端子である第２端子６８から出力するかを選択する。より詳しくは、第２選択部８４は、当該電子デバイス１０を通常動作させる場合に、出力回路６４が発生したデータ信号を第２端子６８へ供給する。第２選択部８４は、試験装置２０が当該電子デバイス１０を試験する場合に、取得部８２が取得した信号を第２端子６８へ供給する。
　なお、第１端子６６がデータ出力端子であって、第２端子６８がクロック出力端子であってもよい。この場合、第１選択部７８は、当該電子デバイス１０が通常動作する状態において、データ信号を第１端子６６へ供給する。また、この場合、第２選択部８４は、出力回路６４が発生したクロック信号および取得部８２が取得した信号のいずれをクロック出力端子である第２端子６８から出力するかを選択する。
　本実施形態に係る試験装置２０は、位相差検出部１１２と、制御部１１３と、記憶部１１４と、キャリブレーション部１１５と、試験部１１６と、判定部１１８とを備える。位相差検出部１１２は、電子デバイス１０から受け取った信号の位相または遅延量を測定する。位相差検出部１１２は、一例として、遅延部８０を基準遅延量に設定した状態における、第１端子６６から出力されるデータ信号およびクロック信号の位相差を検出する。
　制御部１１３は、遅延部８０に対して設定値を与えて遅延量を変更する。また、制御部１１３は、電子デバイス１０の第１選択部７８および第２選択部８４の切り替えを制御する。記憶部１１４は、キャリブレーション部１１５により検出された遅延量設定値を記憶する。
　キャリブレーション部１１５は、一例として、ＣＰＵ等の演算処理装置がキャリブレーションプログラムを実行することにより実現される。キャリブレーション部１１５は、遅延部８０および第１端子６６を介して受け取った信号に基づいて、遅延部８０の遅延量を、電子デバイス１０の通常動作において用いる基準遅延量に対して予め指定されたオフセット遅延量分ずらす、遅延量設定値を検出する。本実施形態においては、キャリブレーション部１１５は、データ信号をクロック信号よりオフセット遅延量分遅らせる負側の遅延量設定値と、データ信号をクロック信号よりオフセット遅延量分進ませる正側の遅延量設定値とを検出する。
　試験部１１６は、一例として、ＣＰＵ等の演算処理装置が試験プログラムを実行することにより実現される。試験部１１６は、電子デバイス１０を試験する場合に、出力回路６４からデータ信号およびクロック信号を出力させ、取得部８２が取得した信号を第２端子６８へ供給する制御を実行する。また、試験部１１６は、電子デバイス１０を試験する場合に、遅延部８０の遅延量を設定する制御を実行する。
　判定部１１８は、遅延部８０の遅延量を基準遅延量に設定した状態において、第２端子６８から出力される取得部８２が取得したデータ信号と期待値との比較結果に基づき電子デバイス１０の良否を判定する。また、他の試験において、判定部１１８は、遅延部８０に遅延量設定値を設定した状態において、第２端子６８から出力される取得部８２が取得したデータ信号と期待値との比較結果に基づき電子デバイス１０の良否を判定する。
　図３は、データ信号およびクロック信号のタイミングの一例を示す。ソースシンクロナスインターフェースを採用したデバイスの試験では、被試験デバイスから出力するデータ信号とクロック信号との位相差を、標準の状態（図３の（Ａ）の状態）として試験をする。
　さらに、被試験デバイスから出力するデータ信号とクロック信号との位相差を、標準状態から所定位相ずらした状態（図３の（Ｂ），（Ｃ）の状態）として試験をする場合もある。図３の（Ｂ）および（Ｃ）の状態とした試験によれば、出力するデータ信号とクロック信号との位相差を仕様により定められた上限または下限までずらした条件であっても、被試験デバイスが正しいデータを出力できるか否かを判定することができる。
　ここで、遅延量設定値は、一例として、取得部８２が取得するデータ信号とクロック信号との間に、仕様により定められた上限または下限の位相差を与える遅延部８０の設定値を表す。従って、本実施形態において、キャリブレーション部１１５は、試験に先立って、このような位相差をデータ信号およびクロック信号の間に生じさせる遅延量設定値を検出する。
　図４は、電子デバイス１０が通常動作する場合の、データ信号およびクロック信号の流れを示す。本実施形態においては、当該電子デバイス１０が通常動作する場合、第１選択部７８は、出力回路６４が発生したクロック信号を、クロック出力端子である第１端子６６に供給する。また、本実施形態においては、当該電子デバイス１０が通常動作する場合、遅延部８０は、出力回路６４から発生されたクロック信号を、基準遅延量分遅延する。
　また、本実施形態においては、当該電子デバイス１０が通常動作する場合、第２選択部８４は、出力回路６４が発生したデータ信号を、データ出力端子である第２端子６８に供給する。これにより、テスト用回路７０は、出力回路６４が出力したクロック信号をクロック出力端子である第１端子６６から外部に出力し、出力回路６４が出力したデータ信号をデータ出力端子である第２端子６８から外部に出力することができる。
　図５は、電子デバイス１０を試験する場合の、試験装置２０の動作フローの一例を示す。試験装置２０は、電子デバイス１０の出荷前等の試験において、以下のステップＳ１１からＳ１４の処理を実行する。
　まず、ステップＳ１１において、試験装置２０は、第１端子６６から出力されるデータ信号およびクロック信号の位相差を検出する。本実施形態においては、試験装置２０は、遅延部８０を基準遅延量に設定した状態として、第１端子６６から出力されるデータ信号およびクロック信号の位相差を検出する。
　続いて、ステップＳ１２において、試験装置２０は、電子デバイス１０の通常動作時において用いる基準遅延量から予め指定されたオフセット遅延量分ずらした遅延量に、遅延部８０を設定するための遅延量設定値を検出する。続いて、ステップＳ１３において、試験装置２０は、遅延部８０を、電子デバイス１０の通常動作時において用いる遅延量（基準遅延量）として、電子デバイス１０を試験する。
　続いて、ステップＳ１４において、試験装置２０は、遅延部８０に遅延量設定値を設定した状態で、電子デバイス１０を試験する。即ち、試験装置２０は、遅延部８０を、電子デバイス１０の通常動作時において用いる基準遅延量から予め指定されたオフセット遅延量分ずらした遅延量として、電子デバイス１０を試験する。
　図６は、ステップＳ１１の位相差を検出する場合におけるデータ信号の流れを示す。ステップＳ１１の位相差を検出する場合において、まず、キャリブレーション部１１５は、制御部１１３に対して、データ信号を第１端子６６から外部へと出力させるように切り替える指示を与える。この指示に応じて、制御部１１３は、電子デバイス１０の出力回路６４から発生されたデータ信号を、第１端子６６から出力させるように、第１選択部７８を切り替える。
　このように設定した状態において、キャリブレーション部１１５は、電子デバイス１０に対してデータ信号を出力させる指示を与える。さらに、キャリブレーション部１１５は、位相差検出部１１２に対して第１端子６６から出力されたデータ信号を取得して位相を検出する指示を与える。
　この指示に応じて、電子デバイス１０の出力回路６４は、データ信号を出力する。また、位相差検出部１１２は、出力回路６４から発生され第１端子６６から出力されたデータ信号を取得して、当該データ信号の位相を検出する。これにより、位相差検出部１１２は、出力回路６４からデータ信号を発生させて第１端子６６から出力されたデータ信号を取得し、出力回路６４がデータ信号を発生してから第１端子６６がデータ信号を外部に出力するまでの時間（データ信号の遅延時間）を測定することができる。
　図７は、ステップＳ１１の位相差を検出する場合におけるクロック信号の流れを示す。ステップＳ１１の位相差を検出する場合において、続いて、キャリブレーション部１１５は、制御部１１３に対して、クロック信号を第１端子６６から外部へと出力させるように切り替える指示を与える。この指示に応じて、制御部１１３は、電子デバイス１０の出力回路６４から発生されたクロック信号を、第１端子６６から出力させるように、第１選択部７８を切り替える。
　このように設定した状態において、キャリブレーション部１１５は、電子デバイス１０に対してクロック信号を出力させる指示を与える。さらに、キャリブレーション部１１５は、位相差検出部１１２に対して第１端子６６から出力されたクロック信号を取得して位相を検出する指示を与える。
　この指示に応じて、電子デバイス１０の出力回路６４は、クロック信号を出力する。また、位相差検出部１１２は、出力回路６４から発生され第１端子６６から出力されたクロック信号を取得して、当該クロック信号の位相を検出する。これにより、位相差検出部１１２は、出力回路６４からクロック信号を発生させて、第１端子６６から出力されたクロック信号を取得し、出力回路６４がクロック信号を発生してから第１端子６６がクロック信号を外部に出力するまでの時間（クロック信号の遅延時間）を測定することができる。
　そして、位相差検出部１１２は、以上のように測定したデータ信号の遅延時間とクロック信号の遅延時間との差から、第１端子６６から出力されるデータ信号およびクロック信号の位相差を算出して、キャリブレーション部１１５に供給する。なお、ステップＳ１１の処理中においては、遅延部８０は、当該電子デバイス１０が通常動作する状態の遅延量、すなわち、データ信号およびクロック信号の一方を他方に対して基準遅延量分、遅延する状態に設定されている。
　図８は、ステップＳ１２の遅延量設定値を検出する場合におけるクロック信号の流れを示す。ステップＳ１２の遅延量設定値を検出する場合において、キャリブレーション部１１５は、制御部１１３に対して、出力回路６４が発生したデータ信号をデータ出力端子から出力させ、出力回路６４が発生したクロック信号をクロック出力端子から出力させるように指示する。この指示に応じて、制御部１１３は、出力回路６４が発生したデータ信号をデータ出力端子から出力させるように第２選択部８４を切り替え、出力回路６４が発生したクロック信号をクロック出力端子から出力させるように第１選択部７８を切り替える。
　本実施形態においては、制御部１１３は、クロック信号を第１端子６６から外部へと出力させるように第１選択部７８を切り替える。また、制御部１１３は、出力回路６４が発生したデータ信号を第２端子６８から外部へと出力させるように第２選択部８４を切り替える。
　このように設定した状態において、キャリブレーション部１１５は、電子デバイス１０に対して、出力回路６４からクロック信号およびデータ信号を発生させる指示を与える。さらに、キャリブレーション部１１５は、位相差検出部１１２に対して、第１端子６６から出力されたクロック信号と、第２端子６８から出力されたデータ信号との位相差を検出する指示を与える。
　この指示に応じて、電子デバイス１０は、出力回路６４からクロック信号およびデータ信号を発生して、第１端子６６および第２端子６８から出力する。また、位相差検出部１１２は、第１端子６６から出力されたクロック信号および第２端子６８から出力されたデータ信号を取得して、２つの信号の位相差を検出する。
　そして、キャリブレーション部１１５は、位相差検出部１１２により検出された位相差を受け取る。このようにして、キャリブレーション部１１５は、出力回路６４からクロック信号およびデータ信号を発生させて、第１端子６６からクロック信号を取得し、第２端子６８からデータ信号を取得することにより、クロック信号とデータ信号との遅延時間差を測定する。
　さらに、キャリブレーション部１１５は、このような遅延時間差の測定を複数回実行する。キャリブレーション部１１５は、制御部１１３に対して、それぞれの実行において、遅延部８０に与える設定値を順次に変化させる指示を与える。この指示に応じて、制御部１１３は、遅延部８０に与える設定値を順次に変化させる。
　キャリブレーション部１１５は、それぞれの設定値における遅延時間差の測定結果から、遅延部８０の遅延量を、基準遅延量に対してオフセット遅延量分ずらす遅延量設定値を検出する。この場合において、キャリブレーション部１１５は、ステップＳ１１において算出した第１端子６６から出力されるデータ信号およびクロック信号の位相差に応じた遅延時間に基づいて、測定したクロック信号とデータ信号との遅延時間差を補正する。
　なお、本実施形態においては、キャリブレーション部１１５は、遅延部８０の遅延量を、基準遅延量に対して負側にオフセット遅延量分ずらす負側の遅延量設定値、および、基準遅延量に対して正側にオフセット遅延量分ずらす正側の遅延量設定値を検出する。そして、キャリブレーション部１１５は、このように検出した遅延量設定値を記憶部１１４に記憶させる。
　図９は、ステップＳ１３およびステップＳ１４の電子デバイス１０を試験する場合における信号の流れを示す。ステップＳ１３およびステップＳ１４の試験をする場合において、まず、試験部１１６は、制御部１１３に対して、取得部８２が取得した信号を第２端子６８から外部へと出力させるように指示を与える。この指示に応じて、制御部１１３は、取得部８２が取得した信号を第２端子６８から外部へと出力させるように第２選択部８４を切り替える。
　さらに、本実施形態においては、試験部１１６は、制御部１１３に対して、クロック信号を第１端子６６から外部へと出力させるように指示を与える。この指示に応じて、制御部１１３は、クロック信号を第１端子６６から外部へと出力させるように第１選択部７８を切り替える。
　さらに、試験部１１６は、ステップＳ１３の試験をする場合には、制御部１１３に対して、遅延部８０の遅延量を、データ信号およびクロック信号の一方を他方に対して基準遅延量分を遅延するように指示する。この指示に応じて、制御部１１３は、遅延部８０に対して、電子デバイス１０が通常動作する場合における設定値を与える。
　また、試験部１１６は、ステップＳ１４の試験をする場合には、制御部１１３に対して、遅延部８０の遅延量を、データ信号およびクロック信号の一方を他方に対して、基準遅延量からオフセット遅延量分ずれた遅延量を遅延するように、指示する。この指示に応じて、制御部１１３は、記憶部１１４から遅延量設定値を読み出し、遅延部８０に対して読み出した遅延量設定値を設定する。なお、本実施形態においては、ステップＳ１４において、遅延部８０に負側の遅延量設定値を設定した状態および遅延部８０に正側の遅延量設定値を設定した状態のそれぞれで、電子デバイス１０を試験する。
　第２選択部８４および遅延部８０をこのように設定した状態において、試験部１１６は、電子デバイス１０に対して、データ信号およびクロック信号を出力回路６４から発生させ、発生したデータ信号およびクロック信号をテスト用回路７０の取得部８２において取得する指示を与える。この指示に応じて、電子デバイス１０の出力回路６４は、データ信号およびクロック信号を発生する。そして、出力回路６４からデータ信号およびクロック信号が発生されると、テスト用回路７０の取得部８２は、遅延部８０により遅延されたクロック信号のタイミングに基づいて、データ信号の値を取得する。
　判定部１１８は、取得部８２により取得された値を第２端子６８を介して受け取り、取得部８２により取得された値を期待値と比較して、比較結果を試験部１１６に転送する。試験部１１６は、取得された値が期待値と一致する場合には当該電子デバイス１０が良品と判断し、取得された値が期待値と一致しない場合には当該電子デバイス１０が不良品と判断する。
　以上のように本実施形態に係る電子デバイス１０は、試験時において、内部のテスト用回路７０が出力回路６４から発生されたデータ信号を取得する。従って、電子デバイス１０は、試験時において、試験装置２０へ取得した値のみを供給すればよい。これにより、電子デバイス１０および試験装置２０によれば、データ信号とクロック信号との間に含まれる位相ジッタ、位相ドリフトおよびスキューを非常に小さくして、精度良く当該電子デバイス１０の試験をすることができる。
　また、電子デバイス１０は、試験時において、第１端子６６からデータ信号およびクロック信号を切り替えて出力する第１選択部７８を備える。従って、電子デバイス１０および試験装置２０によれば、データ信号とクロック信号との間の位相ずれをキャンセルして、所定のオフセット遅延量ずらした状態において試験する場合におけるデータ信号とクロック信号との間の遅延量を、精度良くキャリブレーションすることができる。
　図１０は、本実施形態の第１変形例に係る電子デバイス１０および試験装置２０の構成を示す。本変形例に係る電子デバイス１０および試験装置２０は、図２に示した同一符号の部材と略同一の構成および機能を採るので、以下相違点を除き説明を省略する。
　本変形例に係る取得部８２は、マルチプレクサ９０に代えて、セレクタ９２を含む。セレクタ９２は、外部の試験装置２０からの指示に応じて、複数のラッチ（本例においては第１ラッチ８６、第２ラッチ８８）のうちいずれのラッチが取得したデータ信号を第２端子６８から出力させるかを選択する。
　ここで、本変形例において、試験部１１６は、出力回路６４から複数サイクル分の同一のデータ信号を繰り返して出力させる。そして、セレクタ９２は、出力回路６４から複数サイクル分のデータ信号の信号列を出力させる度に、選択するラッチを順次に切り替える。
　例えば、まず、最初の複数サイクル分のデータ信号を出力回路６４が出力している場合に、セレクタ９２は、第１ラッチ８６を選択して、第１ラッチ８６が取得した信号を第２端子６８から出力させる。続いて、２回目の複数サイクル分のデータ信号を出力回路６４が出力している場合に、セレクタ９２は、第２ラッチ８８を選択して、第２ラッチ８８が取得した信号を第２端子６８から出力させる。
　判定部１１８は、複数のラッチのうち第１ラッチ８６を選択している間に取得したそれぞれのデータ信号と対応する期待値とを比較した第１比較結果と、複数のラッチのうち第２ラッチ８８を選択している間に取得したそれぞれのデータ信号と対応する期待値とを比較した第２比較結果とを取得する。そして、判定部１１８は、第１比較結果と第２比較結果とに基づいて、電子デバイス１０の良否を判定する。
　これにより、本変形例に係る電子デバイス１０および試験装置２０によれば、複数のラッチにより取り込まれたデータを多重化して転送しなくてよいので、電子デバイス１０から試験装置２０へのデータの転送レートを低くすることができる。
　図１１は、本実施形態の第２変形例に係る電子デバイス１０および試験装置２０の構成を示す。本変形例に係る電子デバイス１０および試験装置２０は、図２に示した同一符号の部材と略同一の構成および機能を採るので、以下相違点を除き説明を省略する。
　本変形例に係る電子デバイス１０は、データ入力端子１３２と、クロック入力端子１３４と、取得回路１３６とを更に備える。データ入力端子１３２は、他の電子デバイスからの外部データ信号を入力する。クロック入力端子１３４は、外部データ信号を取得すべきタイミングを示す外部クロック信号を他の電子デバイスから入力する。
　取得回路１３６は、クロック入力端子１３４から入力した外部クロック信号に応じたタイミングで、データ入力端子１３２から入力した外部データ信号を取得する。本実施形態においては、取得回路１３６は、９０度位相遅延器１４２と、第３ラッチ１４４と、第４ラッチ１４６と、転送部１４８とを有する。９０度位相遅延器１４２は、クロック入力端子１３４が入力した外部クロック信号を、９０度の位相分遅延する。
　第３ラッチ１４４は、９０度位相遅延器１４２により遅延された外部クロック信号の立上りエッジのタイミングにおいて、データ入力端子1３２が入力した外部データ信号の値を取得する。第４ラッチ１４６は、９０度位相遅延器１４２により遅延された外部クロック信号の立下りエッジのタイミングにおいて、データ入力端子1３２が入力した外部データ信号の値を取得する。
　転送部１４８は、第３ラッチ１４４が取得した値のデータ列および第４ラッチ１４６が取得した値のデータ列をバッファリングして、内部回路６２に転送する。このような取得回路１３６は、外部クロック信号の９０度および２７０度の位相タイミングで、外部データ信号の値を取得することができる。
　本変形例において、内部回路６２は、更に、取得回路１３６により取得されたデータ列に応じて動作する。内部回路６２は、一例として、更に、メモリから読み出したデータ列を処理する回路であってよい。
　また、本変形例に係るテスト用回路７０は、第３選択部１５２と、第４選択部１５４と、デバイス内試験制御部１５６と、デバイス内判定部１５８とを更に有する。第３選択部１５２は、外部の試験装置２０からの指示に応じて、第１選択部７８が出力するクロック信号を、外部クロック信号に代えて取得回路１３６に供給するか否かを選択する。第４選択部１５４は、外部の試験装置２０からの指示に応じて、出力回路６４が出力するデータ信号を、外部データ信号に代えて取得回路１３６に供給するか否かを選択する。
　デバイス内試験制御部１５６は、電子デバイス１０を試験する場合に、試験装置２０からの指示に応じて、出力回路６４からデータ信号およびクロック信号を出力させる。デバイス内判定部１５８は、電子デバイス１０を試験する場合に、取得回路１３６が取得した信号と期待値とを比較して、比較結果を試験装置２０に送信する。
　このような本変形例において、電子デバイス１０の試験をする場合、まず、試験装置２０は、第１選択部７８に対して、出力回路６４が発生したクロック信号を第１端子６６から外部へと出力させるように切り替える指示を与える。さらに、試験装置２０は、第３選択部１５２に対して、第１選択部７８が出力したクロック信号を、外部クロック信号に代えて取得回路１３６に供給するように切り替える指示を与える。また、さらに、試験装置２０は、第４選択部１５４に対して、出力回路６４により発生されたデータ信号を、外部データ信号に代えて取得回路１３６に供給するように切り替える指示を与える。
　また、図５のステップＳ１３と同様の試験をする場合には、試験装置２０は、一例として、クロック信号をデータ信号に対して、クロック信号の転送レートの９０度分進むような遅延量に、遅延部８０を設定する。さらに、図５のステップＳ１４と同様の試験をする場合には、試験装置２０は、クロック信号をデータ信号に対して、クロック信号の転送レートの９０度分進むような遅延量からオフセット遅延量分ずれた遅延量を遅延するように、遅延部８０を設定する。
　このように設定した状態において、デバイス内試験制御部１５６は、データ信号およびクロック信号を出力回路６４から発生させる。出力回路６４からデータ信号およびクロック信号が発生されると、取得回路１３６は、遅延部８０により遅延されたクロック信号のタイミングに基づいて、データ信号の値を取得する。そして、デバイス内判定部１５８は、取得回路１３６により取得された値を期待値と比較し、取得された値が期待値と一致する場合には当該電子デバイス１０が良品と判断し、取得された値が期待値と一致しない場合には当該電子デバイス１０が不良品と判断する。
　以上のように、電子デバイス１０がソースシンクロナスインターフェースにおけるデータ信号を取得する取得回路１３６を備える場合には、出力回路６４から発生されたデータ信号を取得回路１３６に取得させて試験をしてよい。これにより、本変形例に係る電子デバイス１０および試験装置２０によれば、テスト用回路７０の回路構成を小さくすることができる。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

Claims (12)

  1. 　データ信号および前記データ信号を取得すべきタイミングを示すクロック信号を出力する電子デバイスであって、
    　前記データ信号および前記クロック信号を発生する出力回路と、
    　当該電子デバイスを試験する場合に、当該電子デバイスの第１端子から、前記データ信号および前記クロック信号のいずれを出力するかを切り替えるテスト用回路と、
    　を備える電子デバイス。
  2. 　前記テスト用回路は、外部の装置からの指示に応じて、前記データ信号および前記クロック信号のいずれを前記第１端子に供給するかを選択する第１選択部を有する請求項１に記載の電子デバイス。
  3. 　前記テスト用回路は、前記出力回路が発生した前記データ信号および前記クロック信号の一方を他方に対して遅延させて前記第１選択部に供給する遅延部を有する請求項２に記載の電子デバイス。
  4. 　前記テスト用回路は、前記データ信号を、前記クロック信号に応じたタイミングで取得する取得部を更に有し、
    　当該電子デバイスは、前記テスト用回路により取得された前記データ信号を外部へ出力する第２端子を更に備える請求項２または３に記載の電子デバイス。
  5. 　前記取得部は、
    　前記クロック信号に応じた複数種類のタイミングのそれぞれで前記データ信号をそれぞれ取得する複数のラッチと、
    　外部の装置からの指示に応じて、前記複数のラッチのうちいずれのラッチが取得した前記データ信号を前記第２端子から出力させるかを選択するセレクタと、
    　を有する請求項４に記載の電子デバイス。
  6. 　前記第１端子は、当該電子デバイスを通常動作させる場合に、前記データ信号を外部へ出力するためのデータ出力端子および前記クロック信号を外部へ出力するためのクロック出力端子のいずれか一方であり、
    　前記第２端子は、前記データ出力端子および前記クロック出力端子の他方である
    　請求項４または５に記載の電子デバイス。
  7. 　前記第１端子は、前記クロック出力端子であり、
    　前記第２端子は、前記データ出力端子であり、
    　前記出力回路が発生した前記データ信号および前記取得部が取得した信号のいずれを前記データ出力端子から出力するかを選択する第２選択部を更に備える
    　請求項６に記載の電子デバイス。
  8. 　他の電子デバイスからの外部データ信号を入力するデータ入力端子と、
    　前記外部データ信号を取得すべきタイミングを示す外部クロック信号を前記他の電子デバイスから入力するクロック入力端子と、
    　前記クロック入力端子から入力した前記外部クロック信号に応じたタイミングで、前記データ入力端子から入力した前記外部データ信号を取得する取得回路と、
    　を更に備え、
    　前記テスト用回路は、
    　前記第１選択部が出力するクロック信号を、前記外部クロック信号に代えて前記取得回路に供給するか否かを選択する第３選択部と、
    　前記出力回路が出力するデータ信号を、前記外部データ信号に代えて前記取得回路に供給するか否かを選択する第４選択部と、
    　を更に有する請求項７に記載の電子デバイス。
  9. 　データ信号および前記データ信号を取得すべきタイミングを示すクロック信号を出力する電子デバイスを試験する試験装置であって、
    　前記電子デバイスは、
    　前記データ信号および前記クロック信号を発生する出力回路と、
    　当該電子デバイスを試験する場合に、当該電子デバイスの第１端子から、前記データ信号および前記クロック信号のいずれを出力するかを切り替えるテスト用回路と、
    　を備え、
    　当該試験装置は、前記第１端子から出力される前記データ信号および前記クロック信号の位相差を検出する位相差検出部を備える
    　試験装置。
  10. 　前記テスト用回路は、
    　前記試験装置からの指示に応じて、前記データ信号および前記クロック信号のいずれを前記第１端子に供給するかを選択する第１選択部と、
    　前記出力回路が発生した前記データ信号および前記クロック信号の一方を他方に対して遅延させて前記第１選択部に供給する、遅延量が可変の遅延部と、
    　前記遅延部により相対的に位相シフトされた前記データ信号を、前記クロック信号に応じたタイミングで取得する取得部と、
    　を更に有し、
    　前記電子デバイスは、前記取得部が取得した前記データ信号を外部へ出力するための第２端子を更に備え、
    　当該試験装置は、
    　前記遅延部および前記第１端子を介して受け取った信号に基づいて、前記遅延部の遅延量を、前記電子デバイスの通常動作において用いる基準遅延量に対して、予め指定されたオフセット遅延量分ずらす遅延量設定値を検出するキャリブレーション部と、
    　前記遅延部に前記遅延量設定値を設定した状態において、前記第２端子から出力される前記取得部が取得した前記データ信号と期待値との比較結果に基づき前記電子デバイスの良否を判定する判定部と、
    　を備える請求項９に記載の試験装置。
  11. 　前記取得部は、前記クロック信号に応じた複数種類のタイミングのそれぞれで前記データ信号をそれぞれ取得する複数のラッチと、
    　外部の装置からの指示に応じて、前記複数のラッチのうちいずれのラッチが取得した前記データ信号を前記第２端子から出力させるかを選択するセレクタと、
    　を有し、
    　前記セレクタは、前記出力回路から複数サイクル分の前記データ信号の信号列を出力させる度に、選択する前記ラッチを切り替え、
    　前記判定部は、前記複数のラッチのうち第１ラッチを選択している間に取得したそれぞれの前記データ信号と対応する期待値とを比較した第１比較結果と、前記複数のラッチのうち第２ラッチを選択している間に取得したそれぞれの前記データ信号と対応する期待値とを比較した第２比較結果とに基づいて、前記電子デバイスの良否を判定する
    　請求項１０に記載の試験装置。
  12. 　データ信号および前記データ信号を取得すべきタイミングを示すクロック信号を出力する電子デバイスを試験する試験方法であって、
    　前記電子デバイスは、
    　前記データ信号および前記クロック信号を発生する出力回路と、
    　当該電子デバイスを試験する場合に、当該電子デバイスの第１端子から、前記データ信号および前記クロック信号のいずれを出力するかを切り替えるテスト用回路と、
    　を備え、
    　前記第１端子から出力される前記データ信号および前記クロック信号の位相差を検出する
    　試験方法。
PCT/JP2009/051648 2009-01-30 2009-01-30 電子デバイス、試験装置および試験方法 WO2010087008A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2010548336A JP5249357B2 (ja) 2009-01-30 2009-01-30 電子デバイス、試験装置および試験方法
PCT/JP2009/051648 WO2010087008A1 (ja) 2009-01-30 2009-01-30 電子デバイス、試験装置および試験方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2009/051648 WO2010087008A1 (ja) 2009-01-30 2009-01-30 電子デバイス、試験装置および試験方法

Publications (1)

Publication Number Publication Date
WO2010087008A1 true WO2010087008A1 (ja) 2010-08-05

Family

ID=42395278

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/051648 WO2010087008A1 (ja) 2009-01-30 2009-01-30 電子デバイス、試験装置および試験方法

Country Status (2)

Country Link
JP (1) JP5249357B2 (ja)
WO (1) WO2010087008A1 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007097008A1 (ja) * 2006-02-24 2007-08-30 Fujitsu Limited データ受信装置及びデータ送信装置
JP2008191164A (ja) * 2002-01-10 2008-08-21 Advantest Corp 被測定ｌｓｉの位相差検出器
WO2008108374A1 (ja) * 2007-03-08 2008-09-12 Advantest Corporation 信号測定装置および試験装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008191164A (ja) * 2002-01-10 2008-08-21 Advantest Corp 被測定ｌｓｉの位相差検出器
WO2007097008A1 (ja) * 2006-02-24 2007-08-30 Fujitsu Limited データ受信装置及びデータ送信装置
WO2008108374A1 (ja) * 2007-03-08 2008-09-12 Advantest Corporation 信号測定装置および試験装置

Also Published As

Publication number Publication date
JP5249357B2 (ja) 2013-07-31
JPWO2010087008A1 (ja) 2012-07-26

Similar Documents

Publication Publication Date Title
JP4451189B2 (ja) 試験装置、位相調整方法、及びメモリコントローラ
US7834615B2 (en) Bist DDR memory interface circuit and method for self-testing the same using phase relationship between a data signal and a data strobe signal
WO2008007636A1 (fr) Testeur, procédé d&#39;ajustement, et programme d&#39;ajustement
US7782064B2 (en) Test apparatus and test module
JP5314491B2 (ja) 試験装置、試験方法、および、デバイス
JP2006300954A (ja) 被試験デバイスを、被試験デバイスのクロック及びデータ信号をサンプリングすることによって試験すること
WO2010092800A1 (ja) 試験装置および試験方法
JP4469753B2 (ja) 試験装置
JP5249357B2 (ja) 電子デバイス、試験装置および試験方法
WO2010087009A1 (ja) 電子デバイス、試験装置および試験方法
JP5210646B2 (ja) 被測定信号の変化点を検出する装置、方法および試験装置
JP2010263408A (ja) 集積回路、集積回路システム、シリアルパラレル変換装置およびスキュー調整方法
JP5314755B2 (ja) 受信装置、試験装置、受信方法および試験方法
US7475310B2 (en) Signal output circuit, and test apparatus
TWI405994B (zh) 測試模組、測試裝置以及測試方法
JP5225925B2 (ja) 調整装置、調整方法および試験装置
US20140266357A1 (en) Measure-Based Delay Circuit
JP2011095079A (ja) 半導体試験装置
JP2002350502A (ja) 半導体試験装置
JP2021081430A (ja) 試験測定装置及びエラー検出方法
KR100889816B1 (ko) 위상 정렬 장치 및 방법
JP2008157881A (ja) タイミング検査装置
JP2009014654A (ja) 測定装置
JP2007285779A (ja) キャリブレーション回路、キャリブレーション方法、及び試験装置
JP2010230617A (ja) 半導体試験装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09839198

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2010548336

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 09839198

Country of ref document: EP

Kind code of ref document: A1