JP2005522859A - Ａｓｉｃ／ｓｏｃ製造におけるプロトタイプホールドを回避するための製造方法と装置 - Google Patents

Abstract

ＬＳＩの製造プロセスにおいて、プロトタイプホールドを避けるためにイベントテスタを用いる。このＬＳＩ製造方法は、ＥＤＡ（電子設計動化）環境下でＬＳＩを設計してその設計したＬＳＩの設計データを生成するステップと、テストベンチを用いてＥＤＡ環境下において、上記設計したＬＳＩのデバイスモデルのロジックシミュレーションを行い、その結果としてイベント型テストベクタによるテストベクタファイルを生成するステップと、その設計データとイベント型テストベクタを用いてテスト関連データファイルを形成するステップと、イベントテスタの動作をシミュレートするイベントテスタシミュレータを形成するステップと、そのイベントテスタシミュレータにより、上記テスト関連データファイルとイベント型テストベクタを検証するステップと、上記設計データを用いて製造者によりプロトタイプＬＳＩを製造するステップと、イベント型テストベクタを用いてイベントテスタにより、そのプロトタイプＬＳＩをテストし、検出された不良をイベントエディットにより取り除き、テスト結果を設計技術者および製造者にフィードバックするステップと、により構成される。

Description

この発明は、大規模集積回路（ＬＳＩ）の製造方法と装置に関し、特に、テストデータをイベント形式で用いることにより、電子設計自動化（ＥＤＡ）環境下において生成した設計シミュレーションデータを直接に使用することを可能にしたイベント型ＩＣテストシステムを用いることにより、ＬＳＩ製造におけるプロトタイプホールドを回避する大規模集積回路（ＬＳＩ）の製造方法に関する。

この出願は、ＬＳＩ製造のために業界で用いているプロセスを修正したプロセスを記述している。ＡＳＩＣ（特定用途向け集積回路）やＳＯＣ（システムオンチップ）のようなＬＳＩの製造における今日の主な問題点は、プロトタイプテスト（試作品テスト）のための製造プロセスにおける行程の停止である。プロトタイプの製造段階において、５０％以上のＩＣがテストにパスせず、それによって次の段階（例えば、アプリケーションの開発や大量生産）への製造プロセスを停止させてしまう。この出願において、そのような状況をプロトタイプホールドあるいはプロトホールドと呼称する。

最初のシリコン（プロトタイプＬＳＩ）が製造される際、多くの場合には、そのプロトタイプ評価においていくつかの不良が検出される。これらの不良の原因は様々である。それはベクタ変換（テストデータ変換）のエラーか、テストプログラムのエラーか、もしくは製造欠陥でさえあるかもしれない。多くの場合は、不良の原因は容易には特定できない。よって、シリコン（プロトタイプＬＳＩ）はプロトタイプホールド（プロトホールド）状態になる。原因が確認されて修正されるまで、シリコンをアプリケーション開発に用いることがでず、さらにその後の量産に入ることができない。

この問題の要因は、デザイン環境がテスト工学環境と異なっており、従って、不良要因が容易に確認されないことにある。チップがテープアウトされる（チップの設計データが設計技術者からリリースされる）と、テスト技術者は、デザインシミュレーションベクタをテスト工学環境で使用するために、これを変換しなければならない。テスト工学環境は、テスタ時間セットと波形グループによるサイクル化されたフォーマットが一般的である。テスト技術者は、シミュレーションベクタを、ＳＴＩＬ（標準テスト・インターフェイス言語）か、そのテストシステムに固有なＷＧＬ（波形生成言語）のような別のフォーマットに変換して、当初のシミュレーションベクタにほとんど類似しないテストプログラムを作成する。よって、最初のシリコン（プロトタイプＬＳＩチップ）が不良を示すときは、不良の原因を特定することが困難になる。

半導体産業は非常に高価で大規模な製造設備を伴っており、各々のＬＳＩデバイスの生産量も大である。従って、プロトホールドに起因するそのような行程の遅れは、アプリケーション開発者や、デザインハウス（ＡＳＩＣハウスあるいはデザインセンタ）、シリコンファンドリ（半導体製造者）等にとって非常に高価なものとなる。よって、ＩＣデザイン環境で動作し、現在のテストシステムにおけるサイクルフォームへのテストデータ変換に伴う複雑さを除去できる新たな半導体製造プロセスとテストシステムが業界において緊急に必要とされている。

従って、本発明の目的は、デザイン環境とテスト工学環境とが切れ目なく相互関係し、プロトタイプホールドを避けることができる新規の半導体ＩＣテストシステムを組み入れた新たな半導体製造方法を提供することである。
本発明の他の目的は、電子設計動化（ＥＤＡ）環境下で生成されたデザインシミュレーションデータを直接使用できる半導体ＩＣテストシステム（イベントテスタ）を組み込んだ新たな半導体製造方法を提供することである。
本発明の他の目的は、半導体ＩＣテストシステム（イベントテスタ）をテスト工学環境に組み入れ、イベントテスタシミュレータをＥＤＡ環境に組み入れることにより、テスト工学環境において、テストベクタとテストプログラムの作成を不要にした新たな半導体製造方法を提供することである。

本発明は、ＬＳＩ製造においてイベント型テストシステム（イベントテスタ）を組み込むことにより、プロトホールドが生じない製造プロセスをを提案するものである。この製造方法は、ＬＳＩのデザインデータを生成するためのＥＤＡ（電子設計動化）環境下でＬＳＩを設計してＬＳＩの設計データを形成するステップと、ＥＤＡ環境下にてテストベンチを用いてＬＳＩデザインのデバイスモデルのロジックシミュレーションを行い、そのロジックシミュレーションの結果としてイベントフォーマットのテストベクタファイルを形成するステップと、設計データとテストベンチを用いてイベントテスタシミュレータを動作させることによりシミュレーションデータファイルを形成するステップと、設計データを用いて製造プロバイダを介してプロトタイプＬＳＩを製造するステップと、テストベクタファイルとシミュレーションデータファイルを用いてイベントテスタによってプロトタイプＬＳＩをテストし、そのテスト結果をＥＤＡ環境又は製造プロバイダにフィードバックするステップとにより構成されている。

本発明におけるテストシステムのテスト方法及びアーキテクチャにより、ＩＣが設計された環境から遊離することなくＩＣのテストとデバグができる。伝統的なＩＣテストシステムでは、デザインシミュレーションデータをＷＧＬあるいはＳＴＩＬフォーマットのようなサイクル型フォーマットに変換する必要がある。新たなテストシステムでのテスト方法及びアーキテクチャでは、そのような変換をすることなく、デザインシミュレーションデータをそのまま使用する。従って、本発明の方法及び装置は、デザインシミュレーション環境と同じ環境でテストすることを可能にし、プロトホールドを避けることができる。この新しい半導体製造プロセスは、テスト工学環境においてイベントテスタを組み込み、ＥＤＡ環境においてイベントテスタシミュレータを組み込んでいる。それにより、テスト工学環境において、テストベクタやテストプログラムを作成する必要を無くし、その結果エンジニアリング時間を節約でき、ＬＳＩ生産に関係する全体としての費用を減少させることができる。

本発明を、添付した図面を参照して詳説する。本発明は、イベント型テストシステム（イベントテスタ）を組み込んだ、プロトホールドの生じない新規なＬＳＩ製造プロセスを提供する。この方法は、新規な技術、新規な装置、および現存する製造プロセスの根本的な変更により達成されている。本出願は、新規な装置のコンセプトとアーキテクチャ、およびそれを用いた半導体製造プロセス、それに用いるデータフォーマットについて記述している。

本発明の製造プロセスでは、従来技術によるサイクル型テストシステム（サイクルテスタ）ではなく、イベント型テストシステム（イベントテスタ）を、ＡＳＩＣ又はＳＯＣのようなプロトタイプＬＳＩチップをテストするために使用している。デザイン環境（デザインハウス）において、設計技術者はイベントテスタによりチップのテストを実行するための各種のファイルを形成する。そのようなファイルは、テストパターンデータ、テストパラメータデータ、テスタチャンネルデータ、などを含み、それらはプロトタイプの製造の前に、チップの設計データやシミュレーションデータに基づいて、イベントテスタシミュレータを介して正当性が検証される。

ＥＤＡ（電子設計自動化）環境における設計段階で、ＬＳＩデザインは設計仕様を満たすまで繰り返してシミュレーションが行われる。このプロセスの間、設計技術者は、ＶｅｒｉｌｏｇやＶＨＤＬのようなハードウエア記述言語を用いて多数のシミュレーションサイクルを実施してテストベクタを形成する。設計技術者は、これらのシミュレーションの結果を、例えばカリフォルニア州のＣａｄｅｎｃｅ社が提供するＳｉｇｎａｌＳｃａｎのような波形及びタイミングを観測できるＥＤＡツールを用いて検査する。従って、最初のシリコンをチェックする望ましい方法は、変換をしていない元のＶｅｒｉｌｏｇ／ＶＨＤＬベクタであるべきでり、従って、ＬＳＩのテストはデザイン環境で行われるべきである。

デザイン環境でテストするとの解決法を困難にしている原因は、現在使用されているテスタ（サイクルテスタ）のアーキテクチャにある。より具体的には、現状のテスタにおいては、ベクタをサイクル化するか再フォーマットすることを必要とする時間セット及び波形グループを用いているからである。したがってデザインシミュレーションデータを用いるためには、伝統的なＩＣテストシステムでは、シミュレーションデータを、ＷＧＬ（波形生成言語）あるいはＳＴＩＬ（標準テスト・インターフェイス言語）のようなサイクルフォーマットに変換させる必要がある。

従って、望ましい解決法を得るためには、テスタアーキテクチャ、環境及びプロセスの完全な変更が必要となる。その解決方法は、すでに複雑なプロセスを更に複雑にすることなく、むしろテストを簡単にするような方法となるように根本的な変更を必要とする。テストベクタによるプロトホールドの可能性を排除するために、ベクタ変換プロセスを除去することにより、問題を解決すべきである。

デザインシミュレーション環境においてテスタを動作させる為の基本的な必要条件は次の通りである。（１）テスタアーキテクチャは、Ｖｅｒｉｌｏｇ／ＶＨＤＬのようなデザインシミュレーションにおいて観測されるイベントと同様の信号値の変化をサポートしなくてはならず、また（２）各テスタピンのイベントは、波形グループと時間セットに基づいてサイクル化させるのではなく、デザイン環境のロジックシミュレーションと同等に独立して扱われるべきである。

本発明の発明者は、テスト用のデザイン環境をサポートするための可能性及びメカニズムを調査し、テスタアーキテクチャに根本的な変更を施した。図１Ａは、伝統的なサイクル型テスタアーキテクチャを示し、図１Ｂは、本発明の製造プロセスで用いるイベントテスタアーキテクチャを示す。一般的な半導体テストシステムでは、テストパターンあるいはベクタ（入力スティミュラス、ストローブ等）が、サイクル形式で記述されたテストデータに基づいて生成される。上述したように、従来技術によるテストシステムは、サイクル型テストシステムまたはサイクルテスタと呼ばれ、入力やストローブを生成するための各種のデータが、対応するテストサイクル（テスタレート又はタイムセット）と波形セグメントとの相対関係で定義される。

図１Ａに示すように、サイクルテスタは、テスタレート（テストサイクル）を生成するレート発生器１３と、パターンデータを格納するパターンメモリ１４と、タイミングデータを格納するタイミングメモリ１５と、波形（アクション）データを格納する波形メモリ１６と、タイミングデータによるタイミング信号を発生するタイミング発生器１７と、タイミング信号によるテストパターンを形成する波形整形器１８と、ＤＵＴにテストベクタを供給するドライバ１９とにより構成されている。

図１Ｂに示すように、イベント型テストシステム（イベントテスタ）は、イベントデータ（時間データ）を格納するためのイベントメモリ２０と、イベントデータに基づいてイベントを発生するイベント発生器２１、およびＤＵＴにテストベクタを供給するドライバ２２とにより構成されている。イベント型テストシステムのアーキテクチャと概念は、本発明の譲受人が所有する米国特許番号6,360,343及び6,532,561および米国特許出願番号10/150,777に詳細に記述されており、ここに引用して参入する。

イベントテスタでは、サイクルテスタにおけるレート生成器１３、タイミング発生器１７、パターンメモリ１４、波形メモリ１６、そしてタイミングメモリ１５が除去されており、代わりにイベントメモリ２０とイベント発生器２１が用いられる。イベントメモリ２０は、Ｖｅｒｉｌｏｇ／ＶＨＤＬシミュレーションで検出されるイベントを格納する。イベント発生器２１は、Ｖｅｒｉｌｏｇ／ＶＨＤＬシミュレーションで記録された関連するタイミングを用いて、これらのイベントをアクション（テストベクタを印加するため）に変える。ドライバ２２を介して、これらのアクションはＤＵＴに印加され、ＤＵＴの応答をＩＣシミュレーション値と比較することによりＤＵＴの欠陥を検出する。

イベントテスタでは、レート発生器、タイミング発生器、パターンメモリ、波形メモリ、そしてタイミングメモリを除去することによって、このアーキテクチャではベクタをサイクル化する必要性と、ベクタをＷＧＬあるいはＳＴＩＬのような他のフォーマットへ変換する必要性を排除している。図１Ｂのイベントメモリ２０は、ＩＣシミュレーションで記録されたと同様の形式でイベント（データ０又は１）を格納する。従って、テストベクタ（アクション）は、イベントをそのタイミングで駆動することで生成される。図１Ａのサイクルテスタにおいては、タイムセット（テストサイクル）によって特定したタイミングにより、パターンデータ（０または１）に基づいて特定した波形（アクション）を駆動することにより、各テストベクタが生成される。従って、イベントテスタは、サイクル化とベクトル変換を除去し、テスト環境がＩＣデザイン環境と同一とするとの目的を達成している。

図２は、イベントテスタ３０をテスト工学環境に、イベントテスタシミュレータ２７をデザイン（ＥＤＡ）環境にそれぞれ用いた、本発明の全体的なＬＳＩ製造プロセスのコンセプトを示した図である。テープアウトの際に、ＥＤＡ環境を介して形成されたプロトタイプ製造のための設計データが、シリコン行程に渡される。イベントテスタの為のテストベクタは、ＥＤＡ環境におけるロジックシミュレーションにより生成されたＶＣＤ（値変更ダンプ）ファイルから直接形成することができる。プロトタイプシリコンの製造の前に、テストベクタおよびテストに関係する様々なデータは、イベントテスタシミュレータ２７によって検証されている。

本発明の製造方法は、今日のＥＤＡ環境と類似したイベントテスタシミュレータを有しているので、イベントテスタに使用するテストベクタを含むテスト関連データの全てが検証される。そのようなデータは、テストの対象とするＬＳＩや、製造プロセスに組み入れられたイベントテスタに特有である。すなわち、本発明の基本的な考えは、シリコン製造の前にイベントテスタシミュレータによって全てをチェックすることである。従って、実際のＬＳＩがイベントテスタでテストされるとき、テストデータに関連するエラーは存在しない。

そのため、もし実際のテストに不良が有るときは、タイミングエラーあるいは製造での物理的な欠陥のどちらかしかありえない。もし製造欠陥であるならば、どのようなタイプの物理的な欠陥が生じたかを決定するために、ＬＳＩの故障解析を行うことができる。もしタイミングエラーであるならば、後述するイベントテスタの様々な機能を用いて、これをデバグすることができる。図２の製造プロセスの詳細は、従来技術のサイクル型テストシステム（サイクルテスタ）における問題と、イベント型テストシステム（イベントテスタ）の利点を図３−６を参照して説明した後に記述する。

図３は、従来技術のサイクル型テストシステム（サイクルテスタ）を用いたＬＳＩ製造プロセスを示しており、デザイン環境とテスト環境の間のデータフォーマットが異なっている。図３では、サイクルテスタで使用したデータフォーマット（ＡＴＥフォーマット）は、設計段階（ＥＤＡフォーマット）において生じたデータフォーマットと異なるため、ロジックシミュレーションデータをデータ変換（ベクトル変換）なしで使用することができないことを示している。また、サイクルテスタは様々な制限を伴うので、正しく且つ十分にロジックシミュレーションデータをテストデータに変換し、またその逆を行うことが困難である。

より具体的には、図３の例において、デザイン段階４２において設計者は、ＡＳＩＣあるいはＳＯＣのような意図したＬＳＩの仕様４１に基づいて、ＬＳＩを設計する。上述のように、設計仕様を満たすまで、ＬＳＩデザインは何度もシミュレーションされる。このロジックシミュレーションプロセスの結果として、例えばＶｅｒｉｌｏｇのＶＣＤ（バリュ−チェンジダンプ）ファイルのようなテストスティミュラスファイル４５（テストベンチ）が生成される。テストベンチ４５は、ＥＤＡフォーマットとなっており、これは上述したイベントフォーマットと同一である。

デザイン段階４２の後に、設計データファイル４６が生成される。これは一般にＲＴＬ（レジスタトランスファレベル）データ、ネットリストデータそしてマスクデータを有している。設計データファイル４６のデータに基づいて、プロトタイプＬＳＩ４７が、製造段階４３において形成される。テスト段階４４において、プロトタイプＬＳＩ４７は、ＡＴＥ（自動試験装置）によりテストされる。ＡＴＥは一般に上述したサイクル型テストシステム（サイクルテスタ）である。サイクルテスタによりプロトタイプＬＳＩ４７をテストするために、テストベクタを発生するためのテストデータファイル４８が形成される。

上述のように、従来のテストシステムで使用するテストデータは、サイクルフォーマット（ＡＴＥフォーマット）であり、このフォーマットにはＥＤＡフォーマットとの類似性はない。従って、テストベンチ（ＥＤＡフォーマットデータ）をサイクルテスタが受け入れられるＡＴＥフォーマットに変換する必要がある。この必要性があるために、次のような問題を生じる。（１）ベクタ変換には時間およびサーバーやディスクの容量を大量消費する。（２）ベクタのサイクル化により、複数クロックのデバイスがテストできなくなる。（３）サイクルテスタの、タイムセット、波形グループ、タイミング発生器等の資源数に限りがあるので、制限ボックス４９に例示したようなテスタの各種の制限が生じる。従って、テストベンチを完全にＡＴＥフォーマットに変換することは不可能である。このような非両立性のために、プロトタイプを完全にテストすることは不可能であり、ストップボックス５０で示したようなプロトホールド問題が生じる。

図４は、デザイン環境でのデータ構造からテスト工学環境でのデータ構造間へのデータ変換（ベクタ変換）を示している。上述のように、ＥＤＡ環境で生成されたスティミュラスデータを、従来技術のテストシステムによってサイクル型テストパターンを形成する為にサイクルフォーマットに変換する必要がある。従って、図４のプロセスにおいて、テストスティミュラスファイル４５を、図３のテストベクタファイル４８に変換する。
図４の例において、ＥＤＡ環境にて設計したＬＳＩのデザイン検証データ（テストベンチ）が、スティミュラスデータ（ＶＣＤ）ファイル５６とピンデータファイル５７に蓄積される。スティミュラスデータファイル５６からの入出力値に関するデータと、ピンデータファイル５７からのＬＳＩのピン配列に関するデータが、変換ソフトウェア５５に供給され、サイクル型データに変換される。また、テストパラメータ、テストピン配列等のテストシステムの仕様を記述したデータが、データファイル５８，５９，６０から変換ソフト５５に供給され、サイクル型データに変換される。

このプロセスを介して、メイン（テストプラン）ファイル６１とテストパターンファイル６２が形成される。ここで、メインファイル６１は、テストパターン波形のテストサイクル、波形のタイミングを記述したタイミングデータを有している。パターンファイル６２はテストベクタを有している。上述の変換されたデータは、さらに各コンパイラによってオブジェクトコードに変換される。それにより、オブジェクトコードファイル６４及び６６が形成される。オブジェクトコードファイル６４及び６６のデータが、テスタハードウェアに設けられたパターン・タイミング発生器６８の対応するメモリ（波形、タイミング、及びパターンメモリ）にローダを介して転送される。

サイクルテスタにおいて、波形、タイミング、及びパターンメモリに格納されたデータは、上述したようにサイクル型データ構造を有している。プロトタイプＬＳＩをテストするとき、これらのメモリからデータが読み出されて、テストパターンを生成する。テストパターンは、ピンエレクトロニクス（図示せず）を介してＬＳＩに印加される。テスト結果データは、不良データ格納器のようなデータファイル６７で再編成される。データファイル６７からのデータは、解析ツール５４による不良解析において使用される。不良解析の結果は、ＥＤＡ環境のＥＤＡツール５３の結果に加入することはできるが、データ構造が異なるので、不良解析の結果を直接使用することはできない。

上述したように、ＥＤＡデザイン環境から得られたデータと半導体テストシステムで使用するデータは、その構造が異なるので、データ変換をするために様々な変換処理を用いなくてはならない。特に、点線で示した様々な変換ソフトウェア（テスタソフトウェア）が、サイクル型テストシステムのためのデータ変換において必要とされる。本発明のイベントテスタでは、これらの全ての変換ソフトウェアが不要になる。

上述のように、本発明の生産方法はテスト環境にイベントテスタを用い、ＥＤＡ環境にイベントテスタシミュレータを用いることにより実施する。上述のように、本発明の同一の譲受人が保有する米国特許番号6,360,343及び6,532,561と米国特許出願番号10/150,777に、イベント型テストシステムのコンセプトが記述されており、ここに引用して参入する。本発明のＬＳＩ生産方法を説明する前に、イベント型テストシステムについて図５及び図６を参照して概説する。

図５は、本発明の製造・テスト方法を実施するためのイベント型テストシステム（イベントテスタ）における基本構成例を示したブロック図である。イベントテスタは、システムバス７４にそれぞれ接続されたホストコンピュータ７２とバスインターフェイス７３を有する。さらにイベントテスタは、内部バス７５、アドレスコントロールロジック７８、不良メモリ７７，イベントメモリ７９、イベントサミング・スケーリングロジック８２、イベント発生器８４、ピンエレクトロニクス８６を有している。イベントテスタは、ピンエレクトロニクス８６に接続した被テストデバイス（ＤＵＴ）を評価する。

ホストコンピュータ７２の例は、ＵＮＩＸ（登録商標）、Ｗｉｎｄｏｗ、あるいはＬｉｎｕｘ等のオペレーティングシステムを有したワークステーションである。ホストコンピュータ７２は、図７で示されたグラフィック・ユーザ・インタフェース（ＧＵＩ）のようなユーザ・インタフェースとして機能し、ユーザによるテストの開始と停止、テストプログラムや他の条件のロード、イベントのモニタやエディット、テスト結果解析を可能にする。またホストコンピュータ７２は、システムバス７４とバスインターフェイス７３を介して、テストシステムハードウェアとインターフェイスする。図には示されていないが、ホストコンピュータ７２は、他のテストシステムやコンピュータネットワークとのテスト情報を送受信するために、通信ネットワークに接続されることが好ましい。

内部バス７５はテストシステムハードウェア内のバスであり、機能ブロックのほとんどに共通に接続されている。アドレスコントロールロジック７８は、ホストコンピュータ７２からのテストプログラムとテスト条件に基づいて、テストシステムの他の機能ブロックに命令を与える。不良メモリ７７は、ＤＵＴ８８の不良情報のようなテスト結果を、アドレスコントロールロジック７８によって指定されたアドレスに蓄積する。不良メモリ７７に蓄積した情報は、被テストデバイスの不良解析の段階で使用する。アドレスコントロールロジック７８は、イベントメモリ７９にアドレスデータを供給する。イベントメモリ７９は図５に示すように、典型的にはイベントカウントメモリ８０とイベントバーニヤメモリ８１により構成されている。実際のテストシステムでは、多数のイベントメモリが設けられ、その各々がテストシステムのテストピンと対応する。イベントメモリ７９では、イベントカウントメモリ８０およびイベントバーニヤメモリ８１は、各イベントのタイミングデータとイベントタイプデータを格納している。イベントカウントメモリ８０は、基準クロックの整数倍（整数部データ）であるタイミングデータを格納し、イベントバーニヤメモリは、基準クロックの端数部（端数部データ）を格納する。例えば、各イベントのタイミングデータは、２つの隣接するイベントの時間差（デルタ時間）として表される。

イベントサミング・スケーリングロジック８２は、イベントカウントメモリ８０とイベントバーニヤメモリ８１からのデルタタイミングデータに基づいて各イベントの総合的タイミングを示すデータを生成するためのものである。基本的に、そのような総合的なタイミングデータは、複数の整数倍データと端数データを累積することで形成される。タイミングデータを累積する過程において、イベントサミング・スケーリングロジック８２は、端数データのキャリーオーバ動作（整数データへのオフセット）も行う。イベントサミング・スケーリングロジック８２は、さらにイベントをエディットするためのタイミングシフト機能とクロックスケーリング機能を実行する。

イベント発生器８４は、イベントサミング・スケーリングロジック８２からの総合的タイミングデータに基づいて実際にイベントを発生するためのものである。このようにして発生したイベント（例えば、テスト信号と期待値）は、ピンエレクトロニクス８６を介してＤＵＴ８８へ供給される。基本的に、ピンエレクトロニクス８６は、多数の部品で形成され、その各々が、ＤＵＴ８８に対して入出力の関係を確立するように、ドライバ、コンパレータ、そしてスイッチを有して構成されている。

図６は、同じテスト信号（パターン）を生成する場合において、従来技術であるサイクルテスタのデータ構造と、本発明で用いるイベントテスタのデータ構造とを比較したものである。この例は、テストパターン波形９１をサイクルフォーマットのテストデータにより発生する場合と、イベントフォーマットのテストデータにより発生する場合を比較するケースである。波形９１はＩＣデバイスの２つのピンＳａとＳｂに印加される信号であり、これは典型的にＩＣデバイスの設計におけるロジックシミュレーションにより形成されるものであり、そのＶＣＤ（Ｖｅｒｉｌｏｇのバリューチェンジダンプ）記述９９が示されている。

波形９１を形成するためには、イベントテスタにて使用するイベントデータは、イベントベース記述９８に示すように、セット・リセットエッジＳａｎ，Ｓｂｎ，Ｒａｎ、Ｒｂｎとそのタイミングの組み合わせにより波形を記述する。この記述において、各イベントのタイミングは、直前のイベントからの相対的な時間長か、所定の基準点からの絶対的な時間長によって表すことができる。図６に示すように、イベントベース記述９８は、基本的にＶＣＤ記述９９と同一である。

サイクルベースのコンセプトに基づいて従来のテストシステムでテストパターン波形９１を形成するためには、テストデータを、テストサイクル（時間セット）、波形グループ（波形タイプとそれらのエッジタイミング）、及びベクタ（パターン）データに分割しなければならない。つまり、サイクル型データ構造に関して、ベクトル（パターン）データ９５と、テストサイクル（タイムセット）データ９３が、図６の左側に示されている。また、図６示すように、テストパターンが各テストサイクルごとに分割されている。すなわち、テストパターンは、１以上のタイムセット（ＴＳ１、ＴＳ２、及びＴＳ３）と波形の組み合わせと各テストサイクル用のタイミングにより分割されている。

そのような波形、タイミング、及びテストサイクルのためのデータ記述の例が波形データ９６として示されている。波形のロジック１、０、Ｚがパターンデータ９５として示されている。例えば、波形データ９６において、テストサイクル間の時間間隔を定義するために「レート」によってテストサイクルを記述し、波形は、ＲＺ（リターンゼロ）、ＮＲＺ（ノンリターンゼロ）、ＸＯＲ（排他的論理和）により記述されている。さらに、各波形のタイミングは、対応するテストサイクルのあらかじめ定めたエッジからの遅延時間として定義されている。

上述のように、イベント型記述９８は、デザインシミュレーション結果（ＶＣＤ）９９と同じである。一方、サイクルベース記述は、元のデザインシミュレーション結果から遊離したタイムセット、各波形タイプ、およびタイミング記述とを必要とする。従来のテストシステムは、このデータ構造の複雑さのために、デザイン環境で形成したテストデータをサイクル型フォーマットに十分に変換することができない。さらに、イベントフォーマットからサイクルフォーマットへのデータ変換は非常に時間がかかり、複雑でエラーを生じやすく、データの正確さが問題となる。

従って、本発明においては、イベントテスタをテスト環境に用いる。イベントテスタはデザイン（ＥＤＡ）環境で生成したＶＣＤファイルに記録された時間と信号値をそのまま使用する。従って、ＶＣＤファイルからのデータは、被テストＬＳＩデバイス用のテストベクタとして直接にイベントテスタにおいて使用することができる。パス・フェイルを決定するために、期待出力状態に応答するようにデバイスをイネーブルできるように、ユーザはストローブロー、ストローブハイ、及びストローブＺのオフセットを特定させる。

図２を再び参照して、本発明の全体的なＬＳＩ製造プロセスをより詳細に説明する。実際のテストにおいては、ＶＣＤファイルから形成できるテストベクタに加えて、他のデータ（テストパラメータ、ピン構成、テスタピンアサインメント等）も必要である。そのようなデータは、最初のデザインが完成するときに存在する設計データとシミュレーションデータを用いることで形成することができる。本発明において、イベントテスタシミュレータ２７を用いて、そのようなデータファイルの正当性をチェックする。

図２の製造プロセスは、典型的にデザインセンタ（デザインハウス）であるＥＤＡ（デザイン）環境下のデザインプロセスと、イベントテスタ３０によるテストプロセスと、シリコンファンドリにおけるシリコン製造プロセスを有している。デザイン環境は、イベントテスタ３０の動作をシミュレートするイベントテスタシミュレータ２７を有している。イベントテスタシミュレータ２７は、データの正確性を検証するソフトウェアであり、ピンファイル３２1におけるデバイスピンアウト（ピンアレンジメント）、ソケット（ｓｏｃ）ファイル３２3におけるテスタチャンネルのマッピング、パラメータ（ｐａｒ）ファイル３２2におけるＬＳＩデバイス部品がすべき動作やＩ／Ｏパラメータ値、テストプラン（ｔｐｌ）ファイル３２4におけるＬＳＩデバイスに印加するテストの順等の検証を行う。テストベクタは、ＶＣＤファイル３６におけるイベントであり、イベントテスタシミュレータ２７によって検証される。従って、新規のテストプログラムを開発する必要はない。

ＬＳＩ、この場合はコアＡ−Ｃを有するＳＯＣ２６（システムオンチップ）をＥＤＡ環境下で設計する間、設計データ２８1−２８2やテストストベンチ３１の形成とロジックシミュレーション２９（Ｖｅｒｉｌｏｇ／ＶＨＤＬシミュレータ等の使用）繰り返される。設計の終了時に、ＲＴＬデータ、ピンデータ、ネットリストデータ、及びマスクデータを含む設計データファイル３３1−３３4が形成され、それらはシリコン製造プロセスに送られる。ＶＣＤファイル３６は、論理シミュレーションの結果として形成される。イベントテスタシミュレータ２７は、テストデータファイル３２1−３２4（ｐｉｎ，ｐａｒ，ｓｏｃ，ｔｐｌ）におけるデータを検証し、もしエラーがあるときは、これを修正する。イベントテスタシミュレータ２７も、コンパイラ３５を介してＶＣＤファイル３６からのテストベクタを検証する。従って、イベントテスタシミュレータ２７は、上述のデータの全ての正しさを検証して、これらのデータファイルとテストベクタをテスタにロードするのに問題が起きないこと、そして、イベントテスタがこれらのファイルとテストベクタを走らせることができることを確認する。

イベントテスタシミュレータ２７によりテストに関連するデータファイルとテストベクタのすべてを検証した後、プロトタイプシリコンＤＵＴ２６が、シリコンプロセス２４において形成される。ファイル３２1−３２4（検証されたもの）からのデータは、イベントテスタソフトウェア３７としてイベントテスタ３０にインストールされる。検証されたテストベクタは、イベントテスタ３０内のイベントメモリ３８にインストールされる。イベントテスタ３０は、テスタハードウェア３９を介して、イベントメモリ３８からのテストパターンを印可することによって、ＤＵＴ２６を評価する。従って、プロトタイプシリコンに製造欠陥があるかどうか、又はシミュレーションベクタと同等に良好かを、速やかに決定することが可能である。いずれにしても、設計されたＳＯＣはプロトホールドに直面せず、故障解析かシリコンリリース（アプリケーション開発と大量生産のための）かの移行が断定的に実施される。

この発明の譲受人は、テストベクタやデバイス応答出力の信号値とタイミングをユーザが観測できるようにした新しいユーザ・インタフェース（ＧＵＩ）も開発した。従って、もし実際のテストが不良を検出するときは、イベントテスタは、これがタイミングに関するエラーかどうかを判断でき、もしそうなら、イベントテスタは、ＧＵＩ４０を介してイベントエディット（タイミングオフセット、スケーリングなど）実施してタイミングエラーの詳細を分析できる。そのようなイベントエディットの結果に基づいて、新しいテストベンチ３４が、更なるシミュレーションのためにＥＤＡ環境にフィードバックされる。

図７は、本発明の製造方法に有利に適用できるイベントテスタＧＵＩの表示例を示す。テストを実施する場合、ユーザはこのＧＵＩを介して、様々なテストパラメータを特定する。例えば、電源の電圧レベルと電流値、入出力の電圧と電流、設計技術者がテストベンチの確立の際に行うのと同様な電圧クランプと電源条件（傾斜値または待機時間）などのパラメータである。図７の表示例は、時間スケール１０１、その時間スケール１０１と対応した信号イベント１０２、時間スケール１０１と対応したチェッカーボード１０３、信号イベント１０２に対して１対１の関係となっている信号名106，テストプラン１０５、ピン選択１０７、その他のパラメータ用のウィンドウを有している。デバイスのテスト応答は、各ピンごとあるいは所望の順のピン配列のまとまりとして観測することができる。すべての動作がイベント形式で行われるので、ユーザはマウスでの単純なドラッグ作業で、イベント及びそのタイミングを修正できる。

本発明の譲受人は、選択した領域、選択したピン、あるいは全テストの間についてタイミングをスケーリング（変更）するためのスケーリング機能を開発した。この機能を用いると、例えば、テスト結果がフェイルを示す場合、異なるイベントタイミングで全体のテストを実行するためには、ユーザは単にスケールファクターを入力すればよい。そのようなテストは、最初のシリコンのタイミングに関する欠陥を識別するにも、速度と周波数の特性を知るためにも非常に有効である。このスケーリングの詳細については、本発明の譲受人の所有する米国特許出願番号09/286,226に記述されている。さらに、イベントエディット及び時間シフト・オフセットの例は、本発明の譲受人が所有する米国特許出願番号09/340,371及び10/039,720に記述されている。

信号イベント表示、イベントエディットおよびスケーリング機能に加えて、譲受人は、図７に示すようなチェッカーボードマップ１０３を開発した。チェッカーボードマップ１０３は、テスト全体についてのパス・フェイル情報を迅速にかつ圧縮して表示する。これは又、ナビゲーションツールとしても役立つ。チェッカーボード上の任意の部分でマウスクリックをすると、その時間ピリオドを信号イベントウィンドウ１０２と同期させる。チェッカーボード上のでフェイルをクリックすると、信号イベントウィンドウ１０２に対応する信号イベントが拡大して表示される。

本発明の譲受人はさらに、テスト環境の下で、シミュレーションのための新たないテストベンチを形成する機能を開発した。このテストベンチは、デザイン結果を再シミュレーションするために、ＥＤＡシミュレータへの入力として用いることができる。テスト応答信号においてプロトタイプシリコンの不良がイベントテスタにより発見された後に、ユーザはイベントエディット及びイベントマニピュレーションの機能を用いてその不良を取り除くことができる。欠陥の原因が理解できたら、デザイン中の故障要因を修理できるように、シミュレーションテストベンチを再構築することが好ましい。このテスタの全ての操作がイベント形式で実行されるので、ユーザはこれらのイベントとタイミングを捕らえることができ、これらを図２に示すように示すようにＶｅｒｉｌｏｇ／ＶＨＤＬテストベンチに翻訳することができる。

上述のように、イベントテスタが直接にシミュレーションデータを使用するので、プロトタイプシリコンが着き次第それを検証できる。イベントテスタのテストを実行しそれにパスすると、（1）プロトタイプシリコンが健全であること、そして（2）プロトタイプシリコンがシミュレーションベクトルと同程度に良品であるが決定できる。したがって、アプリケーション開発と大量生産のためにシリコンをリリースすることができる。

もしテスト実行において不良が検出されたときは、その不良は、タイミング違反か（上述のイベントスケーリング又はイベントエディットを使用してこれらを取り除くことができる）、あるいは製造欠陥かのどちらかを意味している。なおタイミング違反も、製造欠陥あるいはプロセス変動を原因とすることに留意されたい。従って、テストの実行において不良が検出されたときには、プロトタイプシリコンは、欠陥タイプ（ブリッジ、オープン、ショート、ゲート酸化欠陥）を決定するために故障解析に送られる。どちらにせよ、プロトホールドを避けることができる。テストをパスすると、シリコンはリリースされる。テストを失敗したときは、製造欠陥を修理するために製造行程にフィードバックする。そのような断定的な決定は、ベクタ変換を行わないことによってのみ可能となることに留意されたい。すなわち、そのような決定は、イベントテスタとイベントテスタシミュレータにより導き出すことができる。今日の製造プロセスでは、ベクタ変換を用いているので、そのような結論を引き出すことはできない。

イベントテスタ型テストと今日のサイクル型テストとを比較検討すると、多くの相違を見いだすことができる。主要な相違は、イベントテスタにおいてはベクタ変換ステップが完全に取り除かれたことに起因する。この相違を明らかにするために、図３のサイクル型テストフローとの比較のために、イベント型テストフローを図８に示す。図３と図４を参照して上述したように、様々な制限（タイミングセット、波形など）のために、今日のＥＤＡとＡＴＥのフォーマットは全く異なったものとなっている。そのため、今日では、テスタにＥＤＡベクタをそのままで使用することができず、したがって、テストがフェイルを示すとき、その故障原因について結論を得ることができない。

図８に示すように、イベントテスタではこれらの制限は除かれ、ＥＤＡベクタが「そのまま」使用できる。ＡＳＩＣあるいはＳＯＣのような意図したＬＳＩの仕様１１１に基づいて、デザイン段階１１２において、設計者はＬＳＩを設計する。デザイン段階１１２の後に、デザインデータファイル１１６が作られて、プロトタイプＬＳＩ１１７を作成する製造段階１１３に送られる。これらのプロセスは、図３に示されたものと基本的に同じであるが、イベントテスタによって行われるテストフェーズ１１４が主な相違となる。
デザイン段階１１２で実施されるロジックシミュレーションの結果、テストスティミュラス（ＶＣＤ）ファイル１１５がイベントフォーマットで形成される。図２に関して説明したように、デザイン段階１１２においてイベントテスタシミュレータによって検証された他のテストデータファイルも使用される。イベントテスタはイベントフォーマットを用いている。そのため上述のイベントフォーマットであるテストスティミュラスファイル１１５を直接使用することができる。従って、図４で示すようなベクタ変換が不要になる。

図９は、図４に相似した図であり、両テスタの比較・相違を現している。図９に示すように、イベントテスタではベクタ変換は行われず、ＶＣＤフォーマットのＥＤＡシミュレータベクタを使用する。より具体的には、ＬＳＩの必要条件１２１に基づいて、仕様１２２が作成される。ＥＤＡ環境において設計者は、典型的にはテキストエントリ１２３および動作（ビヘイビア）エントリ１２４を介したＶｅｒｉｌｏｇ／ＶＨＤＬを用いて意図したＬＳＩを記述する。そのようなエントリに基づいて、一般にＲＴＬレベルかゲートレベルにおいて意図したＬＳＩのデバイスモデル１２５が形成される。

ロジックシミュレーション１２６において、テストベンチを用いてデバイスモデル１２５が繰り返し検証される。このロジックシミュレーション１２６の結果として、典型的にはＶｅｒｉｌｏｇのＶＣＤ（バリューチェンジダンプ）ファイル１２９であるイベントベクタファイルが作成される。ＶＣＤファイル１２９には、ＬＳＩの入出力の値の変化とその時間を示すデータが蓄積されている。プロトタイプＬＳＩ１３０は、ＶＣＤファイル１２９のベクタを使用したイベントテスタ１３１によってテストされる。イベントテスタ１３１は、不良を検出したときは、上述したＧＵＩ、スケーリング、イベントオフセット、及びイベントエディットの各機能をステップ１２８で用いて、テストベクタを変更して、新たなテストベンチ１２７を形成して、さらなるシミュレーションを行うためにＥＤＡ環境にフィードバックする。

図９の過程において、イベントテスタを用いたテストでは、完全なループ（デザイン−テスト−デザイン）を形成することができるが、これは従来技術ではできないことであることに留意されたい。図９において、この完全なループが可能になった理由は、上述した新たなテストベンチの形成ためと、すべてのタスク（デザインとテスト）が単一の環境下で行われるようになったためである。

今日の製造プロセスの状態図が図１０に示されている。仕様状態１４１から開始し、ＩＣ設計状態１４２、シミュレーション状態１４３，設計完了状態１４４へと進行する。テープアウト状態１４５において、設計データは製造状態１４６に送られる。プロトタイプＬＳＩは、ＡＴＥテスト状態１４７でテストされる。今日の半導体製造のためのプロセスにおいては、テスト状態１４７で不良が検出されると、ＬＳＩはプロトホールド１４８に直面する。なぜなら、その不良にはベクタ変換の誤り、テストプログラムの誤り、製造欠陥、などのような複数の不良要因が存在するからである。

図１０に示されるように、これはオープンエンドなプロセスであり、これはプロトホールドがオープン状態となっている。このオープン状態のために、全体のプロセスが断定的にならない。プロトホールド１４８の期間において、技術者は不良原因を識別するために苦闘し、また各種の試行錯誤的操作に頼らざるを得ない。不良原因が確認されるまで、シリコンをリリースすることができないし、不良解析に送ることもできない。なぜなら、その不良の原因は設計や製造の欠陥ではなく、ベクタ変換エラーあるいはテストプログラムのエラーであるかもしれないからである。

本発明の製造プロセスにおいては、イベントテスタを用いることにより、全くベクタ変換を用いる必要がなく、またテストプログラムの開発もしないので、上述のような不確実性は取り除かれる。この新しい製造プロセスの状態図を図１１に示す。ステート１５１において、必要とするファイルを生成し検証する。上述のように、イベントテスタシミュレータは、デザイン状態１４２とシミュレーション状態１４３を用いて、そのようなファイル（ｐｉｎ、ｐａｒ、ｓｏｃ、ｔｐｌ、ｖｃｄ）を検証する。
従って、テープアウト１５において、設計データ（ＲＴＬ、ｎｅｔｌｉｓｔ、ｍａｓｋ）が製造状態１５３に送られ、様々なシミュレーションデータを有するファイル（ｐｉｎ、ｐａｒ、ｓｏｃ、ｔｐｌ、ｖｃｄ）は、イベントテスタによってプロトタイプＬＳＩをテストするために、テスト状態１５４に送られる。もし不良が検出された場合は、その不良の原因は製造ステージ１５５にフィードバックされる。もしテスト結果が問題を示さなければ、プロトタイプシリコンは、アプリケーション開発及び大量生産のためにリリースされる。

図１１に現されるように、本発明のプロセスは、プロトホールドや試行錯誤を伴わないクローズエンドのプロセスである。このプロセスでは、シリコンは断定的にリリースできる。このような断定的な終了状態を達成するために、従来技術との根本的な変更が至る所で必要とされる。例えば、図１１に示されるように、テープアウト１５２は、ＧＤＳＩＩ（グラフィックデザイン標準ＩＩ）レイアウトデータベースのみではなく、ｐｉｎ、ｐａｒ、ｓｏｃ、ｔｐｌ、ｖｃｄの各データファイルを含んでいる。他の基本的な必要条件としては、製造プロセスにおいてイベントテスタを統合することであり、ベクタ変換やテストプログラム形成を行わないことである。

図１２は、本発明のプロセスの全体的な流れを示したフローチャートである。図１２では、ステップ１６１において、ＬＳＩの設計が、典型的にはデザインハウス（デザインセンタ）により行われる。上述したように、通常のＥＤＡツールに加えて、イベントテスタシミュレータがこのプロセスに組み入れられる。ステップ１６２において、テープアウトの準備ができているかどうか決定される。このプロセスで、製造用のデータのみではなく、イベントテスタに用いる各種のファイル（ｐｉｎ、ｐａｒ、ｓｏｃ、ｔｐｌ、ｖｃｄ）もチェックされる。

ステップ１６３において、設計データに基づいて、プロトタイプシリコンが製造プロバイダ（シリコンファンドリ）によって生産される。デザインハウスとシリコンファンドリが別々に示されているが、それらは同一会社内の２つの別々のグループや部門か、あるいは２つの異なる会社であるかもしれない。プロトタイプシリコンは、ステップ１６５を介して提供された各種のファイル（ｖｃｄ、ｐｉｎ、ｐａｒ、など）を使用して、ステップ１６４においてイベントテスタによりテストされる。上述したように、そのようなファイルは、ＥＤＡ環境の下で、イベントテスタシミュレータとＶｅｒｉｌｏｇ／ＶＨＤＬシミュレータを用いて形成される。

本発明の実施において、本発明の譲受人はこれらのファイル（ｐｉｎ、ｐａｒ、ｔｐｌ等）にＡＳＣＩＩテキストファイルを使用したが、他のどのようなフォーマットを用いることも可能である。また、別々のファイルを使う代わり、それらを結合するか、異なる方法で再構成して、１または２のファイルにしても良い。同様に、プロセスやフローについてもいくつかの変更が可能である。例えば、ステップ１６１におけるデザインハウスやデザインセンタに換えて、第三者がｐｉｎ、ｐａｒ、ｓｏｃ、ｔｐｌファイルを形成しても良い。
ステップ１６６において、もしテストが不良を示すときは、その不良の原因を検出できる。テストベクタが設計段階で検証されているので、同じテストベクタをイベントテスタで使用することにより、もし不良がステップ１６６で検出されたときは、その不良は製造欠陥と考えられる。従って、ステップ１６８において、製造プロセスの問題を発見するために、故障解析が行われる。もしテスト結果がパス結果を示せば、ステップ１６７において、アプリケーション開発及び大量生産のためにプロトタイプシリコンをリリースする。

図１２のフローでは、設計技術者は、レイアウトデータベース（ＧＤＳＩＩ）に加えて、各種ファイル（ｐｉｎ、ｐａｒ、ｔｐｌ， ｓｏｃ）と、シミュレーションベクタ（シミュレータからのＶＣＤ）を製造行程に送る。現存する技術および慣習では、設計技術者はシリコンファンドリにレイアウトデータベースを送るだけである（ｐｉｎ、ｐａｒ、ｓｏｃ、ｔｐｌファイルは、現存技術には存在しない）。製造行程においてプロトタイプの製造が完了するとき、すなわちプロトタイプシリコンが届いたとき、製造エンジニアは、イベントテスタにそのシリコンを置いて、シミュレーションベクタを走らせて、プロトタイプシリコンに製造欠陥があるか、またシミュレーションベクタと同等に良好かを速やかに決定することができる。どちらにしても、シリコンはプロトホールドに直面しないで、故障解析かシリコンのリリースかの移行を断定的に実行できる。

以上において、断定的でかつプロトホールドを避けるためのＩＣ製造の新たなプロセスを述べた。この解決策は、新しい装置（新規テスタとテスタシミュレータ）と、このテスタとテスタシミュレータに基づく新規のフローを含む。このテスタは、イベント環境、すなわち、デバイスが設計されてシミュレートされた環境で動作する。このイベントテスタはテストのためのデザイン環境を拡張する。プロトホールドの問題の解決に加え、このテスタとテスト方法の別の利点は、全テストプロセスを単純化してデザインシミュレーションからテストまでの直接的な連結を可能とすることである。これにより最初のシリコンデバグと特性判断において、設計者がシミュレーションのデバイス応答を複数のシミュレーションテストベクタによりチェックできるため大きな利点である。

好ましい実施例のみ記述したが、上述した開示に基づき、添付した請求の範囲で、本発明の精神と範囲を離れることなく、本発明の様々な形態や変形が可能である。そのような形態や変形も、本発明のクレームと均等物の範囲内である。

図１Ａは、従来技術によるテストシステムアーキテクチャを示した概要図であり、図１Ｂは、本発明における製造プロセスで使用するための新しいテストシステムのアーキテクチャを示した概要図である。 図２は、テスト工学環境においてイベントテスタを用い、デザイン環境においてイベントテスタシミュレータを用いた、本発明の全体的なＬＳＩ製造プロセスのコンセプトを示した図である。 図３は、デザイン環境とテストの間とのデータフォーマットが遊離した、従来技術におけるテストシステムを用いたＬＳＩ製造プロセスを示した図である。 図４は、従来技術によるテストシステムに用いるテストデータとデザイン環境でのデータ構造との間を変換するためのプロセスを示した図である。 図５は、本発明の製造プロセスで使用するイベント型テストシステム（イベントテスタ）の構成例を示したブロック図である。 図６は、サイクル型テストシステム（サイクルテスタ）で用いるデータ構造とイベント型テストシステム（イベントテスタ）で用いるデータ構造を比較するための図である。 図７は、本発明のイベント型テストシステムのグラフィック・ユーザ・インタフェースによるモニタ画面上のイメージの例を示す。 図８は、デザイン環境とテスト環境の間のデータフォーマットが互いに完全にマッチした、イベント型テストシステムを用いた本発明のＬＳＩ製造プロセスの例を示している。 図９は、その行程においてデータ変換が必要とされないイベント型テストシステムを用いた本発明のＬＳＩ製造プロセスの別の例を示した図である。 図１０は、従来技術における半導体製造プロセスにおいてプロトホールドになっている例を示した状態図である。 図１１は、プロトホールドを回避する本発明の半導体製造プロセスの例を示した状態図である。 図１２は、イベントテスタがテスト環境に組み入れられ、イベントテスタシミュレータがデザイン環境に組み入れられた、本発明の半導体製造プロセスの例を示したフローチャートである。

Claims (20)

1. プロトタイプホールドを避けるためのＬＳＩ製造方法において：
   ＥＤＡ（電子設計動化）環境の下において、ＬＳＩを設計してその設計したＬＳＩの設計データを生成するステップと、
   テストベンチを用いてＥＤＡ環境下において、上記設計したＬＳＩのデバイスモデルのロジックシミュレーションを行い、その結果としてイベント型テストベクタによるテストベクタファイルを生成するステップと、
   その設計データとイベント型テストベクタを用いてテスト関連データファイルを形成するステップと、
   イベントテスタの動作をシミュレートするイベントテスタシミュレータを形成するステップと、
   そのイベントテスタシミュレータを介して、上記テスト関連データファイルとイベント型テストベクタを検証するステップと、
   上記設計データを用いて製造供給者を介してプロトタイプＬＳＩを製造するステップと、
   イベント型テストベクタを用いてイベントテスタにより、そのプロトタイプＬＳＩをテストし、検出された不良をイベントエディットによって取り除き、テスト結果を設計技術者および製造供給者にフィードバックするステップと、
   により構成されたＬＳＩ製造方法。
2. 該テストベクタファイルにおけるシミュレーションテストベクタルは、プロトタイプＬＳＩに印加する際にデータ変換又は翻訳なしで、直接にイベントテスタにより用いられる、請求項１に記載のＬＳＩ製造方法。
3. 該テストベクタファイルにおけるシミュレーションテストベクタは、プロトタイプＬＳＩに印加する際にデータ変換又は翻訳なしで、直接にイベントテスタにより用いられ、該テスト関連データファイルのデータは、プロトタイプＬＳＩをテストするためのテストパターンのパラメータを含むテスト条件を特定するために、イベントテスタにより直接用いられる、請求項１に記載のＬＳＩ製造方法。
4. 該ロジックシミュレーションを行うステップは、テストベクタルファイルとしてＶＣＤ（バリューチェンジダンプ）ファイルを生成するステップを含む、請求項１に記載のＬＳＩ製造方法。
5. 該イベントテスタシミュレータによってテスト関連データファイルを検証するステップは、ピンファイルのＬＳＩピン配列の正しさ、ソケットファイルのテスタチャンネルのマッピング、パラメータファイルのプロトタイプＬＳＩ用のＩ／Ｏパラメータ値、およびテストプランファイルのテスト順序の正しさのチェックをするステップを含む、請求項１に記載のＬＳＩ製造方法。
6. 該イベントテスタシミュレータは、ロジックシミュレーションを介して生成された上記イベント型テストベクトルがイベントテスタにロードされるように検証する、請求項１に記載のＬＳＩ製造方法。
7. 該イベントテスタシミュレータは、ロジックシミュレーションを介して、上記テスト関連データファイルとイベント型テストベクトルを検証することにより、これらがイベントテスタに用いられる前にエラーを修正する、請求項１に記載のＬＳＩ製造方法。
8. 該イベントテスタは、上記イベント型テストベクタとテスト関連データファイルのデータを用いて動作し、そのイベント型テストベクタとテスト関連データファイルの全てがイベントテスタシミュレータによって検証されており、それによって別にテストプログラムを作ることなくＬＳＩをテストする、請求項１に記載のＬＳＩ製造方法。
9. 該イベントテスタによってプロトタイプＬＳＩをテストするステップは、該ＥＤＡ環境においてＬＳＩ設計のロジックシミュレーションにより直接形成された該テストベクタファイルの該イベント型テストベクタをイベントテスタに設けられたイベントメモリに格納するステップと、そのイベントメモリからイベント型テストベクタを発生してプロトタイプＬＳＩに印加するステップと、該プロトタイプＬＳＩの応答出力を所定のタイミングで評価するステップを含む、請求項１に記載のＬＳＩ製造方法。
10. 該イベントテスタにより該プロトタイプＬＳＩをテストするステップは、テスト結果に基づいて新たなテストベンチを形成し、さらにロジックシミュレーションを行うためにデザイン環境にその新たなテストベンチを送るステップを含む、請求項１に記載のＬＳＩ製造方法。
11. プロトタイプホールドを避けるためのＬＳＩ製造装置において： ＥＤＡ（電子設計動化）環境下においてＬＳＩを設計してその設計したＬＳＩの設計データを生成するためのする手段と、
    テストベンチを用いてＥＤＡ環境下において、上記設計したＬＳＩのデバイスモデルのロジックシミュレーションを行い、その結果としてイベント型テストベクタによるテストベクタファイルを生成する手段と、
    その設計データとイベント型テストベクタを用いてテスト関連データファイルを形成する手段と、
    イベントテスタの動作をシミュレートするイベントテスタシミュレータと、
    そのイベントテスタシミュレータを介して、上記テスト関連データファイルとイベント型テストベクタを検証する手段と、
    上記設計データを用いて製造供給者を介してプロトタイプＬＳＩを製造する手段と、
    イベント型テストベクタを用いてそのプロトタイプＬＳＩをテストし、検出された不良をイベントエディットによって取り除き、テスト結果を設計技術者および製造供給者にフィードバックするためのイベントテスタと、
    により構成されたＬＳＩ製造装置。
12. 該テストベクタファイルにおけるシミュレーションテストベクタは、プロトタイプＬＳＩに印加する際にデータ変換又は翻訳なしで、直接に上記イベントテスタにより用いられる、請求項１１に記載のＬＳＩ製造装置。
13. 該テストベクタファイルにおけるシミュレーションテストベクタは、プロトタイプＬＳＩに印加する際にデータ変換又は翻訳なしで、直接に上記イベントテスタにより用いられ、該テスト関連データファイルのデータは、プロトタイプＬＳＩをテストするためのテストパターンのパラメータを含むテスト条件を特定するために、イベントテスタにより直接用いられる、請求項１１に記載のＬＳＩ製造装置。
14. 該ロジックシミュレーションを行う手段は、テストベクタファイルとしてＶＣＤ（バリューチェンジダンプ）ファイルを生成する手段を含む、請求項１１に記載のＬＳＩ製造装置。
15. 該イベントテスタシミュレータによってテスト関連データファイルを検証する手段は、ピンファイルのＬＳＩピン配列の正しさ、ソケットファイルのテスタチャンネルのマッピング、パラメータファイルのプロトタイプＬＳＩ用のＩ／Ｏパラメータ値、およびテストプランファイルのテスト順序の正しさのチェックをする手段を含む、請求項１１に記載のＬＳＩ製造装置。
16. 該イベントテスタシミュレータは、ロジックシミュレーションを介して生成された上記イベント型テストベクタが上記イベントテスタにロードされるように検証する、請求項１１に記載のＬＳＩ製造装置。
17. 該イベントテスタシミュレータは、ロジックシミュレーションを介して、上記テスト関連データファイルとイベント型テストベクタを検証することにより、これらが上記イベントテスタに用いられる前にエラーを修正する、請求項１１に記載のＬＳＩ製造装置。
18. 該イベントテスタは、上記イベント型テストベクタとテスト関連データファイルのデータを用いて動作し、そのイベント型テストベクタとテスト関連データファイルの全てが上記イベントテスタシミュレータによって検証されており、それによって別にテストプログラムを作ることなくＬＳＩをテストする、請求項１１に記載のＬＳＩ製造装置。
19. 該プロトタイプＬＳＩをテストするための該イベントテスタは、該ＥＤＡ環境においてＬＳＩ設計のロジックシミュレーションにより直接形成された該テストベクタファイルの該イベント型テストベクタをイベントテスタに設けられたイベントメモリに格納する手段と、そのイベントメモリからイベント型テストベクトルを発生してプロトタイプＬＳＩに印加する手段と、該プロトタイプＬＳＩの応答出力を所定のタイミングで評価する手段を含む、請求項１１に記載のＬＳＩ製造装置。
20. 該プロトタイプＬＳＩをテストする該イベントテスタは、テスト結果に基づいて新たなテストベンチを形成し、さらにロジックシミュレーションを行うためにデザイン環境にその新たなテストベンチを送る手段を含む、請求項１１に記載のＬＳＩ製造装置。

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