JP4631493B2 - シミュレーション装置 - Google Patents
シミュレーション装置 Download PDFInfo
- Publication number
- JP4631493B2 JP4631493B2 JP2005087622A JP2005087622A JP4631493B2 JP 4631493 B2 JP4631493 B2 JP 4631493B2 JP 2005087622 A JP2005087622 A JP 2005087622A JP 2005087622 A JP2005087622 A JP 2005087622A JP 4631493 B2 JP4631493 B2 JP 4631493B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- verification
- information
- data
- instruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
図1は、この発明の第1の実施形態にかかるシミュレーション装置の構成を示すブロック図である。同図に示すシミュレーション装置は、EWS等のコンピュータにおいて所定のOS(Operating System)で実行されるシミュレーションプログラム1と、シミュレーションプログラム1がアクセスするデータベース2とから構成されている。シミュレーションプログラム1は、HDLによって記述された回路のシミュレーションを行うプログラムであり、VHDL(Very High Speed Integrated Circuit HDL)、Verilog HDL等の種々の仕様で実用化されている。
Claims (4)
- 検証対象の回路である検証対象回路を所定の記述情報によって表した検証対象回路情報と、前記検証対象回路に接続する回路であって前記検証対象回路を検証するための検証用情報を生成する回路である検証情報生成回路を前記所定の記述情報によって表した検証情報生成回路情報とを格納したデータベースと、
前記検証情報生成回路情報に基づき前記検証情報生成回路の動作をシミュレートし前記検証用情報を生成するとともに、当該生成した検証用情報と前記検証対象回路情報とに基づき前記検証対象回路の動作をシミュレートするシミュレーション手段とを備え、
前記検証情報生成回路は、
複数の作動状態を有し、前記検証用情報を生成して前記検証対象回路に発行する信号処理回路と、
前記信号処理回路に読み出される命令、及びデータを記憶する記憶回路と、
前記検証対象回路、及び前記信号処理回路を制御するためのクロック信号を発生するクロック発生回路とから構成されていることを特徴とするシミュレーション装置。 - 前記作動状態は、
データ出力状態、データ入力状態、待機状態、及び停止状態の4つの作動態様であって、
前記信号処理回路は、
前記記憶回路内の記憶領域のアドレスを示すアドレス信号を用いて、前記記憶回路から命令及びデータを読み出して、前記作動態様および前記検証対象回路を制御する
ことを特徴とする請求項1に記載のシミュレーション装置。 - 前記信号処理回路は、
前記検証対象回路に対して、前記検証用情報として、書き込み、読み出し、待機指示を発行することを特徴とする請求項1又は請求項2に記載のシミュレーション装置。 - 前記検証対象回路情報と前記検証情報生成回路情報とが論理合成可能なレベルで記述されていることを特徴とする請求項1から請求項3に記載のシミュレーション装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005087622A JP4631493B2 (ja) | 2005-03-25 | 2005-03-25 | シミュレーション装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005087622A JP4631493B2 (ja) | 2005-03-25 | 2005-03-25 | シミュレーション装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006268606A JP2006268606A (ja) | 2006-10-05 |
JP4631493B2 true JP4631493B2 (ja) | 2011-02-16 |
Family
ID=37204483
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005087622A Expired - Fee Related JP4631493B2 (ja) | 2005-03-25 | 2005-03-25 | シミュレーション装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4631493B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7340986B2 (ja) | 2019-08-01 | 2023-09-08 | 不二サッシ株式会社 | 防火面格子 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5234806B2 (ja) * | 2009-05-13 | 2013-07-10 | Necアクセステクニカ株式会社 | 論理シミュレーション装置およびそのシミュレーション方法 |
US20130097568A1 (en) * | 2011-10-14 | 2013-04-18 | William W. Yang | Global clock handler object for hdl environment |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3162316B2 (ja) * | 1997-03-10 | 2001-04-25 | 三菱電機株式会社 | 電子回路テスト用システム |
JP2002236713A (ja) * | 2001-02-13 | 2002-08-23 | Matsushita Electric Ind Co Ltd | デジタル回路検証装置及び検証方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0612468A (ja) * | 1992-06-25 | 1994-01-21 | Sony Corp | 自動回路合成方法 |
-
2005
- 2005-03-25 JP JP2005087622A patent/JP4631493B2/ja not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3162316B2 (ja) * | 1997-03-10 | 2001-04-25 | 三菱電機株式会社 | 電子回路テスト用システム |
JP2002236713A (ja) * | 2001-02-13 | 2002-08-23 | Matsushita Electric Ind Co Ltd | デジタル回路検証装置及び検証方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7340986B2 (ja) | 2019-08-01 | 2023-09-08 | 不二サッシ株式会社 | 防火面格子 |
Also Published As
Publication number | Publication date |
---|---|
JP2006268606A (ja) | 2006-10-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
Bergamaschi et al. | Designing systems-on-chip using cores | |
US8122398B2 (en) | Conversion of circuit description to an abstract model of the circuit | |
JP4251964B2 (ja) | 検証装置、検証方法およびプログラム | |
US20130179142A1 (en) | Distributed parallel simulation method and recording medium for storing the method | |
EP1872288A2 (en) | Method and system for debugging using replicated logic and trigger logic | |
JP2003529848A (ja) | デジタル・シグナル・プロセッシング集積回路の自動設計 | |
WO2007078915A2 (en) | System and method for generating a plurality of models at different levels of abstraction from a single master model | |
TWI768536B (zh) | 積體電路模擬及設計方法與系統 | |
US20050066295A1 (en) | Adaptable circuit blocks for use in multi-block chip design | |
JP4631493B2 (ja) | シミュレーション装置 | |
EP2541448B1 (en) | Method and system for partial reconfiguration simulation | |
US20050144436A1 (en) | Multitasking system level platform for HW/SW co-verification | |
CN107784185B (zh) | 一种门级网表中伪路径的提取方法、装置及终端设备 | |
KR20040063846A (ko) | 다양한 검증 플랫폼들의 통합 사용을 지원하는 검증 장치및 이를 이용한 검증 방법 | |
US6532573B1 (en) | LSI verification method, LSI verification apparatus, and recording medium | |
Gao et al. | Software and hardware co-verification technology based on virtual prototyping of RF SOC | |
US8195441B1 (en) | Hardware co-simulation involving a processor disposed on a programmable integrated circuit | |
US11430496B2 (en) | Phase-aware DDR command dynamic scheduling | |
US10726182B1 (en) | Operator aware finite state machine for circuit design simulation | |
US8229725B1 (en) | Method and apparatus for modeling processor-based circuit models | |
Dalay | Accelerating system performance using SOPC builder | |
US7505887B1 (en) | Building a simulation of design block using a bus functional model and an HDL testbench | |
JPH10261002A (ja) | 設計支援方法および設計支援装置 | |
US20240111660A1 (en) | Managing high performance simulation representation of an emulation system | |
US7809861B1 (en) | System memory map decoder logic |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080122 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100115 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100126 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100329 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100615 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100803 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101019 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101101 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131126 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |