JP2008310613A - 設計環境透過型機能テストシステム - Google Patents

設計環境透過型機能テストシステム Download PDF

Info

Publication number
JP2008310613A
JP2008310613A JP2007158211A JP2007158211A JP2008310613A JP 2008310613 A JP2008310613 A JP 2008310613A JP 2007158211 A JP2007158211 A JP 2007158211A JP 2007158211 A JP2007158211 A JP 2007158211A JP 2008310613 A JP2008310613 A JP 2008310613A
Authority
JP
Japan
Prior art keywords
function
cpu
dut
test
verification
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007158211A
Other languages
English (en)
Inventor
Masayuki Ide
公幸 井出
Akifumi Kaneko
彰文 金子
Hiroyuki Sakai
浩行 酒井
Toshikazu Agui
俊和 安喰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SYSWAVE CORP
Original Assignee
SYSWAVE CORP
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SYSWAVE CORP filed Critical SYSWAVE CORP
Priority to JP2007158211A priority Critical patent/JP2008310613A/ja
Priority to PCT/JP2008/060421 priority patent/WO2008152975A1/ja
Publication of JP2008310613A publication Critical patent/JP2008310613A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G01R31/318364—Generation of test inputs, e.g. test vectors, patterns or sequences as a result of hardware simulation, e.g. in an HDL environment
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/26—Functional testing
    • G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking
    • G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
    • G06F30/331—Design verification, e.g. functional simulation or model checking using simulation with hardware acceleration, e.g. by using field programmable gate array [FPGA] or emulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • Quality & Reliability (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

【課題】ＤＵＴ検証テストパターンは、半導体試験装置上で検証する際、半導体試験装置用テストパターンに変換する必要がある。また、変換が必要ない半導体試験装置は存在するが非常に高価であるという問題があった。
【解決手段】ＣＰＵを含むシミュレータ上の検証に使用したＨＤＬ設計環境をＦＰＧＡに実装し、実回路の検証を行う透過型機能テストを実現し、ＣＰＵを内蔵する透過型機能テストによりコベリフィケーション環境を実現可能とする。
【選択図】図１

Description

本発明は、半導体試験装置に関し、特に、設計環境透過型機能テストシステム、コベリフィケーション環境テストシステムの構築に関する。
例えば、特許文献１には、電子回路テスト用システムが記載され、設計環境を実回路に転用して検証を行うことが開示されている。
図４は、従来例の電子回路テスト用システムを示している。図４において、ステップＳ１において、テストパターンを設計し、ステップＳ２において、サイクライズを行い、ステップＳ３において、半導体試験用プログラムを記述し、ステップＳ４において、テストパターンジェネレータによりテストパターンを発生し、ステップＳ５においてＤＵＴ（Device Under Test：テスト対象デバイス）にテストパターンを供給して機能テストを行う。
従来は、設計者がＨＷ（ハードウェア）シミュレータ上で機能検証したテストパターンを半導体試験装置用のテストプログラムに変換してテストを行う必要があり、また、半導体試験用プログラムは、テスト条件の設定、テスト実行条件など多岐に渡る設定が必要であった。
特開平１０−２５４９１５号公報
ＤＵＴ検証テストパターンは、半導体試験装置上で検証する際、半導体試験装置用テストパターンに変換する必要がある。また、変換が必要ない半導体試験装置は存在するが非常に高価であるという問題があった。
本発明の設計環境透過型機能テストシステムでは、シミュレータ上の検証に使用したＨＤＬ（Hardware Description Language：ハードウェア記述言語）設計環境を実装し、実回路の検証を行い、前記シミュレータ上に仮想ＣＰＵ（Central Processing Unit:中央処理装置）を実現し、ＣＰＵを内蔵する透過型機能テストにより、前記実回路の検証と前記シミュレータ上の検証の同時検証環境を備えたことを特徴とする。
本発明によれば、実装したＦＰＧＡ（Field Programmable Gate Array: フィールド・プログラマブル・ゲート・アレイ）とテスト対象デバイス（以下、ＤＵＴ）とを接続し実機上でテストを行うことで、設計テストパターンを変換することなくＣＰＵを内蔵する透過型機能テストが可能となる。
以下、図面を用いて、本発明の実施の形態について説明する。
図１は、本発明の設計環境透過型機能テストシステムの概要図である。
図１において、ステップＳ１において、テストパターンを設計し、ステップＳ２において、サイクライズを行い、ステップＳ３において、半導体試験用プログラムを記述し、ステップＳ４において、テストパターンを発生し、ステップＳ５において、テストパターンをＤＵＴに供給して、ＤＵＴの機能検証を行う。
本発明では、ステップＳ１〜ステップＳ５の経路に並行して、ステップＳ６の経路を準備し、ステップＳ６において、透過型検証装置には仮想ＣＰＵが実現されており、ＤＵＴモデルに対してＣＰＵを内蔵する透過型機能テストを実行する。
透過型検証装置において検証された透過型機能テストは、マッピングにより、ステップ３の半導体試験用プログラムの記述に反映され、透過型検証装置で確認された機能テストにより、ステップＳ１〜ステップＳ５における実ＤＵＴの機能の検証を行うことができる。
設計者は、シミュレータ上で検証したテストパターンを変換することなく、ＤＵＴを検証することが可能である。
本発明の設計環境透過型機能テスト方式は、
（１）ＬＳＩ（Large Scale Integrated Circuit:大規模集積回路）の機能テスト方式の分野に於いて、設計環境の、ＬＳＩデバイス設計／検証時点で使用される設計環境を、実デバイスの機能テスト用パターン発生機能として使用する。設計者の意図したテストの実現、機能テストの効率化、テストカバー率の向上を目指したものである。
（２）ストローブマージンは、設計検証時点で最適値にチューニングする機能を有する。
（３）実デバイス評価時点では、ウエハのバラつきを見て、ストローブを最適値にチューニングする機能を有する。
（４）タイミング信号には、タイミングアジャスタ等で入力マージンテストを可能としている。
（５）ＣＰＵを内蔵するＬＳＩの場合、設計検証時点で、内蔵したＣＰＵに対するテストプログラムをＲＯＭコードにコンパイルし、これをＬＳＩの検証に使用する（別名ＨＷ／ＳＷ（ハードウェア／ソフトウェア）同時検証環境と言う。）。
（６）実デバイスの機能テストでは、コンパイルコードをＲＯＭ（Read Only Memory）又はＦＰＧＡへ実装し、これを実行する。ハードウェア化された設計環境とともに、機能テスト用パターン発生機能として使用される。
（７）ＣＰＵ／ＩＰ（Intellectual Property:知的財産）／アナログＩＰ等で構成された、ＬＳＩのコンカレントテスト（パラレルに動作させた状態でのテスト）が可能となる。
図２は、本発明の実施例１のＣＰＵ搭載ＤＵＴに対する設計環境透過型機能テストシステムを示す。
図２において、１はシミュレータ、２は実テスタ、３はプログラム、４はコンパイル、１１は検証環境、１２はＤＵＴモデル、１３はＲＯＭモデル、１４は仮想ＣＰＵ、２１は、機能パターン発生回路、２２はＤＵＴ、２３はＲＯＭ、２４はＣＰＵを示す。
図２において、ＣＰＵを搭載したＤＵＴに対しては、シミュレータ１上ではテストプログラム３をＲＯＭモデル１３にコンパイル４を行って、仮想ＣＰＵ１４に命令する。ＨＤＬで記述されたシミュレーションモデルである検証環境１１は、ＤＵＴモデル１２と接続されテストプログラム３の期待する動作を行うかどうかの検証を行う。設計者は、設計環境（テストプログラム、ＲＯＭモデル、ＣＰＵ、ＤＵＴ、検証環境）にてフェイル情報を取得し、ＤＵＴのファンクション検証を行う。
実テスタ２へは、シミュレータ１上の検証環境１１をそのままＦＰＧＡへ実装して機能パターン発生回路２１を形成し、全く同じ設計検証環境を備えた透過型機能テストシステムを構築する。検証用にＲＴＬ（Register Transfer Level）記述された部分はそのまま合成する。また、ビヘイヴィア記述に関してはシーケンサに組み込みＦＰＧＡへ実装する。シミュレーション環境にあったシミュレーションモデルは、ＩＰとして実機上に実装される。
シミュレータ上であらかじめ確認を行い、そのデータを実機上でテストできるためハードウェアとソフトウェアのコデザイン（同一設計）が実現される。ＣＰＵに対してテストプログラムを実行し、ＤＵＴの機能検証を行うハードウェアとソフトウェア設計を統合した同一設計実証環境（コベリフィケーション）をシミュレーション上と実機上で可能とするコンカレント開発が可能となる。
また、ＤＵＴモデル１４内の仮想ＣＰＵは、ＪＴＡＧ（Joint Test Action Group）またはデバッグインタフェース機能を有し仮想ＩＣＥ（インサーキットエミュレータ）機能を実現する。仮想ＩＣＥ機能によりＣＰＵそのものをエミュレートさせることでテストプログラムの動作確認を行うデバック機能を有する。
図３は、本発明の実施例２のＣＰＵが搭載されていないＤＵＴに対する設計環境透過型機能テストシステムを示す。
図３において、１はシミュレータ、２は実テスタ、３はプログラム、４はコンパイル、１１は検証環境、１２はＤＵＴモデル、１３はＲＯＭモデル、１４は仮想ＣＰＵ、２１は、機能パターン発生回路、２２はＤＵＴ、２３はＲＯＭ、２４はＣＰＵを示す。
図３において、ＣＰＵを搭載していないＤＵＴモデル２２に対しては、仮想ＣＰＵ１４をＤＵＴの検証環境１１へ搭載し、検証環境１１からテストプログラム３によるＤＵＴモデル１２の検証を行う。ＲＯＭモデル１３は検証環境１１側へ搭載される。
また、実テスタ２上へは、シミュレータ１上の検証環境１１をそのままＦＰＧＡへ実装してＣＰＵ２４を備えた機能パターン発生回路２１を形成し、全く同じ設計検証環境を備えた透過型機能テストシステムを構築する。検証用にＲＴＬ記述された部分はそのまま合成する。また、ビヘイヴィア記述に関してはシーケンサに組み込みＦＰＧＡへ実装する。シミュレーション環境にあったシミュレーションモデルは、ＩＰとして実機上に実装される。
シミュレータ１上であらかじめ確認を行い、そのデータを実機上でテストできるためハードウェアとソフトウェアのコデザイン（同一設計）が実現される。ＣＰＵに対してテストプログラムを実行しＤＵＴの機能検証を行うハードウェアとソフトウェア設計を統合した同一設計実証環境（コベリフィケーション）をシミュレーション上と実機上で可能とするコンカレント開発が可能となる。
また、また、検証環境１１内の仮想ＣＰＵ１４は、ＪＴＡＧまたはデバッグインタフェース機能を有し仮想ＩＣＥ（インサーキットエミュレータ）機能を実現する。仮想ＩＣＥ機能によりＣＰＵそのものをエミュレートさせることでテストプログラムの動作確認を行うデバック機能を有する。
図１は、本発明の設計環境透過型機能テストシステムの概要図である。 図２は、本発明の実施例１のＣＰＵ搭載ＤＵＴに対する設計環境透過型機能テストシステムを示す図である。 図３は、本発明の実施例２のＣＰＵを搭載していないＤＵＴに対する設計環境透過型機能テストシステムを示す図である。 図４は、従来例の電子回路テスト用システムを示す図である。
符号の説明
１ シミュレータ
２ 実テスタ
３ プログラム
４ コンパイル
１１ 検証環境
１２ ＤＵＴモデル
１３ ＲＯＭモデル
１４ 仮想ＣＰＵ
２１ 機能パターン発生回路
２２ ＤＵＴ
２３ ＲＯＭ
２４ ＣＰＵ

Claims (3)

  1. シミュレータ上の検証に使用したＨＤＬ設計環境をＦＰＧＡに実装し、実回路の検証を行う設計環境透過型機能テストシステムにおいて、
    前記シミュレータ上に仮想ＣＰＵを実現し、ＣＰＵを内蔵する透過型機能テストにより、前記実回路の検証と前記シミュレータ上の検証の同時検証環境を備えたことを特徴とする設計環境透過型機能テストシステム。
  2. ＨＤＬで記述された設計環境により仮想ＣＰＵを備えたＤＵＴモデルの機能を検証するシミュレータと、
    前記設計環境をＦＰＧＡにマッピングして形成した機能パターン発生機構によりＣＰＵを備えたＤＵＴの機能を検証する実テスタと、を備え、
    前記シミュレータにおける仮想ＣＰＵを備えたＤＵＴモデルの機能の検証と、前記実テスタにおけるＣＰＵを備えたＤＵＴの機能の検証との同時検証環境を備えたことを特徴とする設計環境透過型機能テストシステム。
  3. ＨＤＬで記述された仮想ＣＰＵを備えた設計環境によりＤＵＴモデルの機能を検証するシミュレータと、
    前記設計環境をＦＰＧＡにマッピングして形成したＣＰＵ機能を備えた機能パターン発生機構によりＤＵＴの機能を検証する実テスタと、を備え、
    前記シミュレータにおける仮想ＣＰＵを備えた設計環境によるＤＵＴモデルの機能の検証と、前記実テスタにおけるＣＰＵ機能を備えた機能パターン発生機構によるＤＵＴの機能の検証との同時検証環境を備えたことを特徴とする設計環境透過型機能テストシステム。
JP2007158211A 2007-06-15 2007-06-15 設計環境透過型機能テストシステム Pending JP2008310613A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007158211A JP2008310613A (ja) 2007-06-15 2007-06-15 設計環境透過型機能テストシステム
PCT/JP2008/060421 WO2008152975A1 (ja) 2007-06-15 2008-06-06 設計環境透過型機能テストシステム

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007158211A JP2008310613A (ja) 2007-06-15 2007-06-15 設計環境透過型機能テストシステム

Publications (1)

Publication Number Publication Date
JP2008310613A true JP2008310613A (ja) 2008-12-25

Family

ID=40129580

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007158211A Pending JP2008310613A (ja) 2007-06-15 2007-06-15 設計環境透過型機能テストシステム

Country Status (2)

Country Link
JP (1) JP2008310613A (ja)
WO (1) WO2008152975A1 (ja)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3162316B2 (ja) * 1997-03-10 2001-04-25 三菱電機株式会社 電子回路テスト用システム
JP2004318254A (ja) * 2003-04-11 2004-11-11 Toshiba Corp 安全保護計測装置の試験装置

Also Published As

Publication number Publication date
WO2008152975A1 (ja) 2008-12-18

Similar Documents

Publication Publication Date Title
KR100491461B1 (ko) ＳｏＣ 설계 검증을 위한 방법 및 장치
JP4058252B2 (ja) Ｉｃ設計の検証方法
Huang et al. SoC HW/SW verification and validation
JP5039698B2 (ja) 複製されたロジックを使用するデバッグ及びテスト方法並びにシステム
US20020173942A1 (en) Method and apparatus for design validation of complex IC without using logic simulation
US8095331B2 (en) Transaction based verification of a system on chip on system level by translating transactions into machine code
Abdelatty et al. Fault: Open-source EDA’s missing DFT toolchain
Dey et al. Using a soft core in a SOC design: Experiences with picoJava
JP2005346517A (ja) 検証装置および検証方法
Mavroidis et al. Accelerating emulation and providing full chip observability and controllability
US20040143783A1 (en) Method and apparatus for generating and verifying libraries for ATPG tool
JP2008310613A (ja) 設計環境透過型機能テストシステム
Bertacco Post-silicon debugging for multi-core designs
Ferry FPGA-based universal embedded digital instrument
Eklow et al. Simulation based system level fault insertion using co-verification tools
KR20230086687A (ko) 고속 기능 프로토콜 기반 테스트 및 디버그
Pointner et al. Test Your Test Programs Pre-Silicon: A Virtual Test Methodology for Industrial Design Flows
Yang et al. Automated silicon debug data analysis techniques for a hardware data acquisition environment
Grosso et al. A software-based self-test methodology for system peripherals
Grosso et al. Functional test generation for DMA controllers
Nirmaier et al. Virtual Prototyping: Closing the digital gap between product requirements and post-Si verification
Alluri et al. Hybrid emulation approach in ISO 26262 compliant unit test process
Sonawane et al. Hybrid Performance Modeling for Optimization of In-System-Structural-Test (ISST) Latency
Cheng et al. An on-line timing error detection method for silicon debug
Di Marzio et al. A novel scalable and reconfigurable emulation platform for embedded systems verification