JPH06215062A - シミュレーションデータのアライメント装置 - Google Patents
シミュレーションデータのアライメント装置Info
- Publication number
- JPH06215062A JPH06215062A JP5005418A JP541893A JPH06215062A JP H06215062 A JPH06215062 A JP H06215062A JP 5005418 A JP5005418 A JP 5005418A JP 541893 A JP541893 A JP 541893A JP H06215062 A JPH06215062 A JP H06215062A
- Authority
- JP
- Japan
- Prior art keywords
- time
- circuit
- clock
- input terminal
- sequential element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 シミュレーション対象となる回路に搭載され
ている各順序素子のセットアップを満足する時刻での論
理値の変動を防止する。 【構成】 シミュレーションの対象となる回路の接続情
報や回路に搭載されている各素子の特性情報を磁気ディ
スク１５にデータベースとして用意し、シミュレーショ
ン対象となる回路の入力端子から順序素子までの信号の
遅延時間を求め、基本周期内で独自の位相（タイミン
グ）で変化しているシミュレーション入力データが回路
内の順序素子まで伝搬したときの信号変化がセットアッ
プタイムを満足しているかどうかを判断して、シミュレ
ーション入力データの基本周期内において変化する位相
を全入力端子で数通りに合わせ込む。
ている各順序素子のセットアップを満足する時刻での論
理値の変動を防止する。 【構成】 シミュレーションの対象となる回路の接続情
報や回路に搭載されている各素子の特性情報を磁気ディ
スク１５にデータベースとして用意し、シミュレーショ
ン対象となる回路の入力端子から順序素子までの信号の
遅延時間を求め、基本周期内で独自の位相（タイミン
グ）で変化しているシミュレーション入力データが回路
内の順序素子まで伝搬したときの信号変化がセットアッ
プタイムを満足しているかどうかを判断して、シミュレ
ーション入力データの基本周期内において変化する位相
を全入力端子で数通りに合わせ込む。
Description
【０００１】
【産業上の利用分野】本発明は論理回路のシミュレーシ
ョンデータのアライメント装置に係わり、詳細にはシミ
ュレーションで電子回路パッケージの検査データに使用
することのできるアライメント装置に関する。
ョンデータのアライメント装置に係わり、詳細にはシミ
ュレーションで電子回路パッケージの検査データに使用
することのできるアライメント装置に関する。
【０００２】
【従来の技術】論理回路はその出力の生成方法によって
組合せ回路と順序回路に大別することができる。ここで
組合せ回路とは、現在の入力の組合せだけで出力が決定
されるものをいう。過去の入力系列の影響は受けない。
このような組合せ回路は、記憶回路を含まない論理ゲー
トの組合せによって実現することができる。
組合せ回路と順序回路に大別することができる。ここで
組合せ回路とは、現在の入力の組合せだけで出力が決定
されるものをいう。過去の入力系列の影響は受けない。
このような組合せ回路は、記憶回路を含まない論理ゲー
トの組合せによって実現することができる。
【０００３】これに対して、順序回路は過去の入力系列
によって設定された現在の状態と現在の入力とによって
出力が決定される回路である。したがって、順序回路は
状態を保持するための記憶回路を備えている。例えばコ
ンピュータに使用されているレジスタやカウンタは、順
序回路によって構成されている。順序回路は、組合せ回
路と記憶回路によって構成することができる。記録回路
を構成する記憶素子として最も一般に使用されている素
子はフリップフロップ回路である。
によって設定された現在の状態と現在の入力とによって
出力が決定される回路である。したがって、順序回路は
状態を保持するための記憶回路を備えている。例えばコ
ンピュータに使用されているレジスタやカウンタは、順
序回路によって構成されている。順序回路は、組合せ回
路と記憶回路によって構成することができる。記録回路
を構成する記憶素子として最も一般に使用されている素
子はフリップフロップ回路である。
【０００４】ところで、設計した電子回路パッケージを
シミュレーションし、故障箇所の検出を行うことが一般
に行われている。そのシミュレーションデータを使用し
た試験機で電子回路パッケージの試験を行っている。シ
ミュレーションデータを試験機側のインターフェイスに
合わせこむ過程において、あるシミュレータから入力デ
ータと出力データとをサンプリングし、別のシミュレー
タに入力するものとする。このような場合に、従来では
シミュレーション入力データとクロックとの時間関係を
意識せずに位相の合わせ込み（アライメント）を行って
いた。
シミュレーションし、故障箇所の検出を行うことが一般
に行われている。そのシミュレーションデータを使用し
た試験機で電子回路パッケージの試験を行っている。シ
ミュレーションデータを試験機側のインターフェイスに
合わせこむ過程において、あるシミュレータから入力デ
ータと出力データとをサンプリングし、別のシミュレー
タに入力するものとする。このような場合に、従来では
シミュレーション入力データとクロックとの時間関係を
意識せずに位相の合わせ込み（アライメント）を行って
いた。
【０００５】
【発明が解決しようとする課題】このため、シミュレー
ション対象となる回路に搭載されている各順序素子のセ
ットアップを満足する時刻での論理値（状態値）が変動
する可能性があった。このような場合には、シミュレー
ションデータによる故障検出率の低下を来したり、電子
回路パッケージがプログラマブルな回路構成となってい
る場合には、動作シーケンスが狂ってしまい、希望通り
の機能動作を行わないことがあるといった問題が発生し
た。
ション対象となる回路に搭載されている各順序素子のセ
ットアップを満足する時刻での論理値（状態値）が変動
する可能性があった。このような場合には、シミュレー
ションデータによる故障検出率の低下を来したり、電子
回路パッケージがプログラマブルな回路構成となってい
る場合には、動作シーケンスが狂ってしまい、希望通り
の機能動作を行わないことがあるといった問題が発生し
た。
【０００６】そこで本発明の目的は、シミュレーション
対象となる回路に搭載されている各順序素子のセットア
ップを満足する時刻での論理値の変動を防止し正確なシ
ミュレーションを実現することのできるシミュレーショ
ンデータのアライメント方法およびそのための装置を提
供することにある。
対象となる回路に搭載されている各順序素子のセットア
ップを満足する時刻での論理値の変動を防止し正確なシ
ミュレーションを実現することのできるシミュレーショ
ンデータのアライメント方法およびそのための装置を提
供することにある。
【０００７】
【課題を解決するための手段】請求項１記載の発明で
は、（イ）シミュレーション対象となる回路の接続情報
とこれらの回路に搭載されている各素子の特性情報をデ
ータベースとして格納したデータベース格納手段と、
（ロ）シミュレーション対象となる回路の入力端子から
順序素子までの信号の遅延時間をデータベースから算出
する遅延時間算出手段と、（ハ）基本周期内で所定の位
相で変化しているシミュレーション入力データが順序素
子まで伝搬したときの信号変化が、データベースに格納
されたセットアップタイムを満足する時刻で生じている
か否かの判断を行う判断手段と、（ニ）この判断結果に
応じて基本周期内において変化する位相を全入力端子で
合わせ込む位相合わせ込み手段とをシミュレーションデ
ータのアライメント装置に具備させる。
は、（イ）シミュレーション対象となる回路の接続情報
とこれらの回路に搭載されている各素子の特性情報をデ
ータベースとして格納したデータベース格納手段と、
（ロ）シミュレーション対象となる回路の入力端子から
順序素子までの信号の遅延時間をデータベースから算出
する遅延時間算出手段と、（ハ）基本周期内で所定の位
相で変化しているシミュレーション入力データが順序素
子まで伝搬したときの信号変化が、データベースに格納
されたセットアップタイムを満足する時刻で生じている
か否かの判断を行う判断手段と、（ニ）この判断結果に
応じて基本周期内において変化する位相を全入力端子で
合わせ込む位相合わせ込み手段とをシミュレーションデ
ータのアライメント装置に具備させる。
【０００８】すなわち請求項１記載の発明では、シミュ
レーション対象となる回路の接続情報とこれらの回路に
搭載されている各素子の特性情報をデータベースとして
用意しておき、基本周期内で所定の位相で変化している
シミュレーション入力データが順序素子まで伝搬したと
きの信号変化が、データベースに格納されたセットアッ
プタイムを満足する時刻で生じているか否かを、これを
基にして判断することにして、位相の合わせ込みを行う
ようにしている。データベースに格納される特性情報
は、請求項２に記載したようにシミュレーション対象と
なる回路に搭載されている各素子の伝搬遅延時間、セッ
トアップに要するセットアップタイムおよびホールドが
行われるホールドタイムのようなものである。
レーション対象となる回路の接続情報とこれらの回路に
搭載されている各素子の特性情報をデータベースとして
用意しておき、基本周期内で所定の位相で変化している
シミュレーション入力データが順序素子まで伝搬したと
きの信号変化が、データベースに格納されたセットアッ
プタイムを満足する時刻で生じているか否かを、これを
基にして判断することにして、位相の合わせ込みを行う
ようにしている。データベースに格納される特性情報
は、請求項２に記載したようにシミュレーション対象と
なる回路に搭載されている各素子の伝搬遅延時間、セッ
トアップに要するセットアップタイムおよびホールドが
行われるホールドタイムのようなものである。
【０００９】請求項３記載の発明では、（イ）入力端子
が組合せ回路を通して影響する順序素子に着目してセッ
トアップタイムを取得するセットアップタイム取得手段
と、（ロ）順序素子から組合せ回路を通して入力端子ま
での伝搬遅延時間を取得する伝搬遅延時間取得手段と、
（ハ）順序素子に使用されているクロックの伝搬時間を
取得するクロック伝搬時間取得手段と、（ニ）取得した
クロックの伝搬時間からセットアップタイムを差し引く
差分算出手段と、（ホ）入力端子でのクロックの立ち上
がりまたは立ち下がりの生じる時刻に差分算出手段の演
算結果を加算して順序素子でのクロックの変化時刻を求
める第１の変化時刻算出手段と、（ヘ）入力端子からの
信号の順序素子での変化時刻を伝搬遅延時間より求める
第２の変化時刻算出手段と、（ト）第１および第２の変
化時刻算出手段によって求められた２つの変化時刻を比
較してこれらの合わせ込みを行うアライメント実行手段
とをシミュレーションデータのアライメント装置に具備
させる。
が組合せ回路を通して影響する順序素子に着目してセッ
トアップタイムを取得するセットアップタイム取得手段
と、（ロ）順序素子から組合せ回路を通して入力端子ま
での伝搬遅延時間を取得する伝搬遅延時間取得手段と、
（ハ）順序素子に使用されているクロックの伝搬時間を
取得するクロック伝搬時間取得手段と、（ニ）取得した
クロックの伝搬時間からセットアップタイムを差し引く
差分算出手段と、（ホ）入力端子でのクロックの立ち上
がりまたは立ち下がりの生じる時刻に差分算出手段の演
算結果を加算して順序素子でのクロックの変化時刻を求
める第１の変化時刻算出手段と、（ヘ）入力端子からの
信号の順序素子での変化時刻を伝搬遅延時間より求める
第２の変化時刻算出手段と、（ト）第１および第２の変
化時刻算出手段によって求められた２つの変化時刻を比
較してこれらの合わせ込みを行うアライメント実行手段
とをシミュレーションデータのアライメント装置に具備
させる。
【００１０】すなわち請求項３記載の発明では、入力端
子が組合せ回路を通して影響する順序素子に着目してセ
ットアップタイム、伝搬遅延時間およびクロック伝搬時
間を例えばデータベースから取得し、これらを基にして
第１および第２の変化時刻算出手段で求めた２つの変化
時刻を比較してアライメントを実行する。この際に、請
求項４で記載したように所定の条件下で所定時間分のダ
ミーパターンをクロックの基本周期の零時刻から挿入す
るようにしてもよい。
子が組合せ回路を通して影響する順序素子に着目してセ
ットアップタイム、伝搬遅延時間およびクロック伝搬時
間を例えばデータベースから取得し、これらを基にして
第１および第２の変化時刻算出手段で求めた２つの変化
時刻を比較してアライメントを実行する。この際に、請
求項４で記載したように所定の条件下で所定時間分のダ
ミーパターンをクロックの基本周期の零時刻から挿入す
るようにしてもよい。
【００１１】
【実施例】以下実施例につき本発明を詳細に説明する。
【００１２】図１は、シミュレーションデータのアライ
メントを行う装置の回路構成の概要を表わしたものであ
る。この装置はＣＰＵ（中央処理装置）１１を備えてい
る。ＣＰＵ１１はデータバス等のバス１２を通じて装置
内の各部と接続されている。このうち作業用メモリ１３
は、この装置の制御のためのプログラムや処理のための
データを一時的に格納するランダム・アクセス・メモリ
である。ディスク制御装置１４は、磁気ディスク１５に
対する入出力を行うようになっている。磁気ディスクに
は、前記したプログラムや、シミュレーション対象とな
る電子回路パッケージについてのデータベース等を格納
している。データベースは、電子回路パッケージを構成
する回路の接続情報と、これらの回路に搭載されている
各素子の伝搬遅延時間ならびにセットアップタイムとホ
ールドタイム等の特性情報から構成されている。
メントを行う装置の回路構成の概要を表わしたものであ
る。この装置はＣＰＵ（中央処理装置）１１を備えてい
る。ＣＰＵ１１はデータバス等のバス１２を通じて装置
内の各部と接続されている。このうち作業用メモリ１３
は、この装置の制御のためのプログラムや処理のための
データを一時的に格納するランダム・アクセス・メモリ
である。ディスク制御装置１４は、磁気ディスク１５に
対する入出力を行うようになっている。磁気ディスクに
は、前記したプログラムや、シミュレーション対象とな
る電子回路パッケージについてのデータベース等を格納
している。データベースは、電子回路パッケージを構成
する回路の接続情報と、これらの回路に搭載されている
各素子の伝搬遅延時間ならびにセットアップタイムとホ
ールドタイム等の特性情報から構成されている。
【００１３】入力回路１６は、ポインティング・デバイ
スとしてのマウス１７を接続したキーボード１８を接続
しており、これらの入力装置からのデータを入力するよ
うになっている。表示制御装置２１はＣＲＴ２２の表示
制御を行うようになっている。
スとしてのマウス１７を接続したキーボード１８を接続
しており、これらの入力装置からのデータを入力するよ
うになっている。表示制御装置２１はＣＲＴ２２の表示
制御を行うようになっている。
【００１４】（１）クロックに同期するデータ入力端子
のアライメント
のアライメント
【００１５】（ｉ）各順序素子のデータ入力とパッケー
ジ入力端子が１対１に対応する場合
ジ入力端子が１対１に対応する場合
【００１６】クロックに同期するデータ入力端子のアラ
イメントに関し、まず順序素子のデータ入力とパッケー
ジ入力端子が１対１に対応する場合について説明する。
この場合、図１に示した装置のオペレータは、キーボー
ド１８等の入力手段とＣＲＴ２２を用いて以下のような
項目の指定を行う。
イメントに関し、まず順序素子のデータ入力とパッケー
ジ入力端子が１対１に対応する場合について説明する。
この場合、図１に示した装置のオペレータは、キーボー
ド１８等の入力手段とＣＲＴ２２を用いて以下のような
項目の指定を行う。
【００１７】アライメントを行う基本周期Ｔの指定を
ナノ秒（ｎＳ）単位で行う。
ナノ秒（ｎＳ）単位で行う。
【００１８】アライメントを行う際の基本クロックピ
ンの指定を行う。この際には、パッケージ入力端子と内
部ノードピンのどちらで指定しても良い。また、指定の
個数に制限はない。
ンの指定を行う。この際には、パッケージ入力端子と内
部ノードピンのどちらで指定しても良い。また、指定の
個数に制限はない。
【００１９】指定されたそれぞれの基本クロックに対
して立ち上がりで取り込む順序素子の指定を行う。この
ような指定を個別に行う代わりに、これらを自動的に検
索するようにしてもよい。ただし、ここで言う順序素子
とは、パッケージ入力端子が組合せ回路を通して影響す
る素子である。
して立ち上がりで取り込む順序素子の指定を行う。この
ような指定を個別に行う代わりに、これらを自動的に検
索するようにしてもよい。ただし、ここで言う順序素子
とは、パッケージ入力端子が組合せ回路を通して影響す
る素子である。
【００２０】指定されたそれぞれの基本クロックに対
して立ち下がりで取り込む順序素子の指定を行う。この
場合にも、指定を個別に行う代わりに、自動的に検索す
るようにしてもよい。また、ここでも順序素子とは、パ
ッケージ入力端子が組合せ回路を通して影響する素子を
いう。
して立ち下がりで取り込む順序素子の指定を行う。この
場合にも、指定を個別に行う代わりに、自動的に検索す
るようにしてもよい。また、ここでも順序素子とは、パ
ッケージ入力端子が組合せ回路を通して影響する素子を
いう。
【００２１】シミュレーションを行う検査装置側での
処理の都合上、必要に応じてダミーパターン追加時間の
指定を行う。この指定もナノ秒単位で行う。
処理の都合上、必要に応じてダミーパターン追加時間の
指定を行う。この指定もナノ秒単位で行う。
【００２２】図２は第１のタイミング図を表わしたもの
であり、図３は概略の回路図を表わしている。ここでは
フリップフロップ回路で構成された順序素子ＤＦ1 につ
いてのパッケージ入力端子Ａが指定されており、基本ク
ロックとして第１のクロックＣＰ1 が指定されている。
この図で符号ＴD は、順序素子ＤＦ1 からパッケージ入
力端子Ａまでの伝搬遅延時間である。また、この図でア
スタリスク＊は負論理を表わしている。例えばパッケー
ジ入力端子Ａの場合には、順序素子ＤＦ1 は立ち上がり
でセットされ、パッケージ入力端子Ａの場合には順序素
子ＤＦ1 は、負論理なので立ち下がりでセットされるこ
とになる。
であり、図３は概略の回路図を表わしている。ここでは
フリップフロップ回路で構成された順序素子ＤＦ1 につ
いてのパッケージ入力端子Ａが指定されており、基本ク
ロックとして第１のクロックＣＰ1 が指定されている。
この図で符号ＴD は、順序素子ＤＦ1 からパッケージ入
力端子Ａまでの伝搬遅延時間である。また、この図でア
スタリスク＊は負論理を表わしている。例えばパッケー
ジ入力端子Ａの場合には、順序素子ＤＦ1 は立ち上がり
でセットされ、パッケージ入力端子Ａの場合には順序素
子ＤＦ1 は、負論理なので立ち下がりでセットされるこ
とになる。
【００２３】図４は第２のタイミング図を表わしたもの
である。この図で（ａ）は、先ので説明したダミーパ
ターンを追加する前の状態を示しており、クロックの立
ち上がりが基本周期Ｔの開始時刻と一致している。同図
（ｂ）は、ダミーパターンを追加した後の状態を表わし
ている。ダミーパターン３１が追加された結果、クロッ
クの立ち上がりが基本周期Ｔの開始時刻からずれてい
る。ダミーパターン３１の作成論理については、後に詳
しく説明する。
である。この図で（ａ）は、先ので説明したダミーパ
ターンを追加する前の状態を示しており、クロックの立
ち上がりが基本周期Ｔの開始時刻と一致している。同図
（ｂ）は、ダミーパターンを追加した後の状態を表わし
ている。ダミーパターン３１が追加された結果、クロッ
クの立ち上がりが基本周期Ｔの開始時刻からずれてい
る。ダミーパターン３１の作成論理については、後に詳
しく説明する。
【００２４】図５は、以上のようにして各項目の指定が
行われた際の装置の処理の流れを表わしたものである。
この処理手順は前記したプログラムを実行することによ
って得られる。
行われた際の装置の処理の流れを表わしたものである。
この処理手順は前記したプログラムを実行することによ
って得られる。
【００２５】まず、図３に示した順序素子ＤＦ1 に着目
し、データベースを基にしてそのセットアップタイムＴ
S を求める（ステップＳ１０１）。次に、順序素子ＤＦ
1 から組合せ回路を通して影響するパッケージ入力端子
Ａまでの伝搬遅延時間ＴD を同じくデータベースを用い
て求める（ステップＳ１０２）。更に、順序素子ＤＦ 1
に使用されているクロックＣＰ1 の伝搬時間ＴC を同様
にデータベースから求める（ステップＳ１０３）。
し、データベースを基にしてそのセットアップタイムＴ
S を求める（ステップＳ１０１）。次に、順序素子ＤＦ
1 から組合せ回路を通して影響するパッケージ入力端子
Ａまでの伝搬遅延時間ＴD を同じくデータベースを用い
て求める（ステップＳ１０２）。更に、順序素子ＤＦ 1
に使用されているクロックＣＰ1 の伝搬時間ＴC を同様
にデータベースから求める（ステップＳ１０３）。
【００２６】この後、ＣＰＵ１１はステップＳ１０３で
求めたクロックＣＰ1 の伝搬時間Ｔ C からステップＳ１
０１で求めたセットアップタイムＴS を差し引く演算を
行う（ステップＳ１０４）。そして、順序素子ＤＦ1 が
クロックＣＰ1 の立ち上がりで変化するかどうかをチェ
ックし（ステップＳ１０５）、そうであれば（Ｙ）、ク
ロックＣＰ1 の立ち上がりの時刻にステップＳ１０４で
求めた値（ＴC −ＴS）を加算して変化時刻ＴJCを求め
る（ステップＳ１０６）。
求めたクロックＣＰ1 の伝搬時間Ｔ C からステップＳ１
０１で求めたセットアップタイムＴS を差し引く演算を
行う（ステップＳ１０４）。そして、順序素子ＤＦ1 が
クロックＣＰ1 の立ち上がりで変化するかどうかをチェ
ックし（ステップＳ１０５）、そうであれば（Ｙ）、ク
ロックＣＰ1 の立ち上がりの時刻にステップＳ１０４で
求めた値（ＴC −ＴS）を加算して変化時刻ＴJCを求め
る（ステップＳ１０６）。
【００２７】一方、ステップＳ１０５で順序素子ＤＦ1
がクロックＣＰ1 の立ち上がりで変化せず、立ち下がり
で変化したならば（ステップＳ１０７；Ｙ）、クロック
ＣＰ 1 の立ち下がり時刻にステップＳ１０４で求めた値
（ＴC −ＴS ）を加算して変化時刻ＴJCを求める（ステ
ップＳ１０８）。
がクロックＣＰ1 の立ち上がりで変化せず、立ち下がり
で変化したならば（ステップＳ１０７；Ｙ）、クロック
ＣＰ 1 の立ち下がり時刻にステップＳ１０４で求めた値
（ＴC −ＴS ）を加算して変化時刻ＴJCを求める（ステ
ップＳ１０８）。
【００２８】この後、ＣＰＵ１１はパッケージ入力端子
Ａからの信号の順序素子ＤＦ1 での変化時刻ＴJDを伝搬
遅延時間ＴD から求める（ステップＳ１０９）。そし
て、両者の大小関係を比較して変化時刻を合わせ込むた
めのアライメントを実施する。すなわち、変化時刻ＴJD
よりも変化時刻ＴJCが大きい場合には（ステップＳ１１
０；Ｙ）、図６に示したように周期Ｔの先端Ｐ0 に変化
時刻を合わせ込む（ステップＳ１１１）。これに対し
て、これ以外の場合には（ステップＳ１１０；Ｎ）、周
期Ｔの後端Ｐ1 に変化時刻を合わせ込む（ステップＳ１
１２）。このようにしてアライメントが終了する。
Ａからの信号の順序素子ＤＦ1 での変化時刻ＴJDを伝搬
遅延時間ＴD から求める（ステップＳ１０９）。そし
て、両者の大小関係を比較して変化時刻を合わせ込むた
めのアライメントを実施する。すなわち、変化時刻ＴJD
よりも変化時刻ＴJCが大きい場合には（ステップＳ１１
０；Ｙ）、図６に示したように周期Ｔの先端Ｐ0 に変化
時刻を合わせ込む（ステップＳ１１１）。これに対し
て、これ以外の場合には（ステップＳ１１０；Ｎ）、周
期Ｔの後端Ｐ1 に変化時刻を合わせ込む（ステップＳ１
１２）。このようにしてアライメントが終了する。
【００２９】図７は、ステップＳ１１０で変化時刻ＴJD
よりも変化時刻ＴJCが大きい場合とそれ以外の場合の双
方におけるアライメントの様子を表わしたものである。
なお、図５に示した処理は、基本クロックの立ち上がり
および立ち下がりにそれぞれ着目して、基本周期単位に
アライメントを実施することになる。また、該当する基
本クロックがオフとなっている基本周期内では、アライ
メント対象のパッケージ入力ピンの信号変化後の状態
で、図６に示したＰ0 に変化時刻を合わせ込むことにな
る。また、アライメントのための以上説明した処理は、
およびで指定した順序素子に関係するパッケージ入
力端子のすべてについて実施することになる。
よりも変化時刻ＴJCが大きい場合とそれ以外の場合の双
方におけるアライメントの様子を表わしたものである。
なお、図５に示した処理は、基本クロックの立ち上がり
および立ち下がりにそれぞれ着目して、基本周期単位に
アライメントを実施することになる。また、該当する基
本クロックがオフとなっている基本周期内では、アライ
メント対象のパッケージ入力ピンの信号変化後の状態
で、図６に示したＰ0 に変化時刻を合わせ込むことにな
る。また、アライメントのための以上説明した処理は、
およびで指定した順序素子に関係するパッケージ入
力端子のすべてについて実施することになる。
【００３０】また、図４で説明した第２のタイミング図
の場合には、アライメントを実行する前に、指定時間分
のダミーパターンを“０”時刻から挿入することにな
る。これは具体的には次のようになる。クロックについ
ては、“０”時刻時点の初期値の論理が“１”の場合に
は、“０”レベルのダミーパターンを挿入する。また、
この“０”時刻時点の初期値の論理が“０”の場合に
は、“１”レベルのダミーパターンを挿入する。クロッ
ク以外の場合には、初期値を挿入する。具体的には図４
（ｂ）で示した通りである。
の場合には、アライメントを実行する前に、指定時間分
のダミーパターンを“０”時刻から挿入することにな
る。これは具体的には次のようになる。クロックについ
ては、“０”時刻時点の初期値の論理が“１”の場合に
は、“０”レベルのダミーパターンを挿入する。また、
この“０”時刻時点の初期値の論理が“０”の場合に
は、“１”レベルのダミーパターンを挿入する。クロッ
ク以外の場合には、初期値を挿入する。具体的には図４
（ｂ）で示した通りである。
【００３１】（ｉｉ）各順序素子のデータ入力とパッケ
ージ入力端子が１対複数に対応する場合
ージ入力端子が１対複数に対応する場合
【００３２】図８は、各順序素子のデータ入力とパッケ
ージ入力端子が１対複数に対応する場合の概略の回路図
を表わしたものである。この場合におけるオペレータの
項目指定の内容は先に説明したものと実質的に同一であ
る。
ージ入力端子が１対複数に対応する場合の概略の回路図
を表わしたものである。この場合におけるオペレータの
項目指定の内容は先に説明したものと実質的に同一であ
る。
【００３３】図９は、この（ｉｉ）の場合の各項目の指
定が行われた際の装置の処理の流れを表わしたものであ
る。まず、基本クロックＣＰ1 の立ち上がりで取り込む
順序素子と立ち下がりで取り込む順序素子の双方に、組
合せ回路を通して影響するパッケージ入力端子ＩＮ
X （ここで“ｎ”を任意の整数とすると、Ｘは“１”か
ら“ｎ”）を捜す（ステップＳ２０１）。次に、基本ク
ロックＣＰ1 の立ち上がりで取り込む順序素子と立ち下
がりで取り込む順序素子に対し、単独に組合せ回路を通
して影響するパッケージ入力端子ＩＮY （ここで“ｍ”
を任意の整数とすると、Ｙは“１”から“ｍ”）を捜す
（ステップＳ２０２）。
定が行われた際の装置の処理の流れを表わしたものであ
る。まず、基本クロックＣＰ1 の立ち上がりで取り込む
順序素子と立ち下がりで取り込む順序素子の双方に、組
合せ回路を通して影響するパッケージ入力端子ＩＮ
X （ここで“ｎ”を任意の整数とすると、Ｘは“１”か
ら“ｎ”）を捜す（ステップＳ２０１）。次に、基本ク
ロックＣＰ1 の立ち上がりで取り込む順序素子と立ち下
がりで取り込む順序素子に対し、単独に組合せ回路を通
して影響するパッケージ入力端子ＩＮY （ここで“ｍ”
を任意の整数とすると、Ｙは“１”から“ｍ”）を捜す
（ステップＳ２０２）。
【００３４】このようにして両パッケージ入力端子ＩＮ
X 、ＩＮY が求められたら、まずパッケージ入力端子Ｉ
ＮY のアライメントを行う（ステップＳ２０３）。この
処理は図５で説明した処理と本質的に同一なので説明を
省略する。
X 、ＩＮY が求められたら、まずパッケージ入力端子Ｉ
ＮY のアライメントを行う（ステップＳ２０３）。この
処理は図５で説明した処理と本質的に同一なので説明を
省略する。
【００３５】次に、パッケージ入力端子ＩＮX のアライ
メントを行う（ステップＳ２０４）。ここで、図５で説
明した処理と異なる点を補足する。ステップＳ２０４で
は、パッケージ入力端子の順序素子での信号の変化時刻
ＴJDを伝搬遅延時間ＴD より求め、基本クロックＣＰ1
の立ち上がりで取り込む順序素子と立ち下がりで取り込
む順序素子の双方のセットアップタイム時刻から、両方
に満足するようにアライメントを実施する。また、この
過程で矛盾が発生するような場合には、ウォーニング
（警告）メッセージを出力して、アライメントを実施し
ない。
メントを行う（ステップＳ２０４）。ここで、図５で説
明した処理と異なる点を補足する。ステップＳ２０４で
は、パッケージ入力端子の順序素子での信号の変化時刻
ＴJDを伝搬遅延時間ＴD より求め、基本クロックＣＰ1
の立ち上がりで取り込む順序素子と立ち下がりで取り込
む順序素子の双方のセットアップタイム時刻から、両方
に満足するようにアライメントを実施する。また、この
過程で矛盾が発生するような場合には、ウォーニング
（警告）メッセージを出力して、アライメントを実施し
ない。
【００３６】（２）組合せ回路を通したクロック、セッ
ト、リセット系の信号生成用データ指定パッケージ入力
端子のアライメント
ト、リセット系の信号生成用データ指定パッケージ入力
端子のアライメント
【００３７】図１０は、組合せ回路にクロック、セッ
ト、リセット系の信号生成用データ指定パッケージ入力
端子が接続された電子回路の概略構成を表わしたもので
ある。この図でストローブ用パッケージ入力端子ＳＴ
は、あるタイミングでクロックのタイミングの同期をと
るためのストローブ信号を入力するための端子である。
ト、リセット系の信号生成用データ指定パッケージ入力
端子が接続された電子回路の概略構成を表わしたもので
ある。この図でストローブ用パッケージ入力端子ＳＴ
は、あるタイミングでクロックのタイミングの同期をと
るためのストローブ信号を入力するための端子である。
【００３８】この場合、図１に示した装置のオペレータ
は、キーボード１８等の入力手段とＣＲＴ２２を用いて
以下のような項目の指定を行う。
は、キーボード１８等の入力手段とＣＲＴ２２を用いて
以下のような項目の指定を行う。
【００３９】アライメントを行う基本周期Ｔの指定を
ナノ秒（ｎＳ）単位で行う。
ナノ秒（ｎＳ）単位で行う。
【００４０】クロック、セット、リセット等の信号を
作成するストローブ用パッケージ入力端子ＳＴまたは内
部ノードピンを指定する。
作成するストローブ用パッケージ入力端子ＳＴまたは内
部ノードピンを指定する。
【００４１】クロック、セット、リセット等の信号を
生成するためのデータ指定パッケージ入力端子を指定す
る。
生成するためのデータ指定パッケージ入力端子を指定す
る。
【００４２】ストローブ信号とデータ信号とでアンド
（論理積）条件をとっている素子を指定する。
（論理積）条件をとっている素子を指定する。
【００４３】以上のようにして各項目の指定が行われた
後の装置の処理の流れは、基本的な点では先に説明した
図５に示した処理と同一である。すなわち、ストローブ
信号とデータ信号とでアンド条件をとっていする素子に
おける、ストローブ信号に対するセットアップタイム時
刻とデータの変化時刻より判断してアライメントを実施
することになる。
後の装置の処理の流れは、基本的な点では先に説明した
図５に示した処理と同一である。すなわち、ストローブ
信号とデータ信号とでアンド条件をとっていする素子に
おける、ストローブ信号に対するセットアップタイム時
刻とデータの変化時刻より判断してアライメントを実施
することになる。
【００４４】（３）順序素子に影響しない組合せ回路を
通したパッケージ出力端子へ影響するパッケージ入力端
子のアライメント
通したパッケージ出力端子へ影響するパッケージ入力端
子のアライメント
【００４５】図１１は、順序素子に影響しない組合せ回
路を通したパッケージ出力端子へ影響するパッケージ入
力端子が接続された電子回路の概略構成を表わしたもの
である。この場合、図１に示した装置のオペレータは、
キーボード１８等の入力手段とＣＲＴ２２を用いて以下
のような項目の指定を行う。
路を通したパッケージ出力端子へ影響するパッケージ入
力端子が接続された電子回路の概略構成を表わしたもの
である。この場合、図１に示した装置のオペレータは、
キーボード１８等の入力手段とＣＲＴ２２を用いて以下
のような項目の指定を行う。
【００４６】アライメントを行う基本周期Ｔの指定を
ナノ秒（ｎＳ）単位で行う。
ナノ秒（ｎＳ）単位で行う。
【００４７】順序素子に影響しない組合せ回路を通し
てパッケージ出力端子ＯＵＴ1 〜ＯＵＴn へ影響するパ
ッケージ入力端子ＩＮ1 〜ＩＮn を指定する。
てパッケージ出力端子ＯＵＴ1 〜ＯＵＴn へ影響するパ
ッケージ入力端子ＩＮ1 〜ＩＮn を指定する。
【００４８】このようにして各項目の指定が行われた
後、アライメントを行う基本周期Ｔ内において、信号変
化後の状態値にアライメントを実施する。図１２はアラ
イメントの実施状態を表わしたものである。同図（ａ）
はアライメント前であり、同図（ｂ）はアライメント後
を表わしている。
後、アライメントを行う基本周期Ｔ内において、信号変
化後の状態値にアライメントを実施する。図１２はアラ
イメントの実施状態を表わしたものである。同図（ａ）
はアライメント前であり、同図（ｂ）はアライメント後
を表わしている。
【００４９】
【発明の効果】以上説明したように本発明では、シミュ
レーションの対象となる回路の接続情報や回路に搭載さ
れている各素子の特性情報を例えばデータベースとして
用意し、シミュレーション対象となる回路の入力端子か
ら順序素子までの信号の遅延時間を求め、基本周期内で
独自の位相（タイミング）で変化しているシミュレーシ
ョン入力データが回路内の順序素子まで伝搬したときの
信号変化がセットアップタイムを満足しているかどうか
を判断して、シミュレーション入力データの基本周期内
において変化する位相（タイミング）を全入力端子で数
通りに合わせ込むようにした。したがって、シミュレー
ション対象となる回路に搭載されている各順序素子のセ
ットアップを満足する時刻での論理値（状態値）が変動
することがなくなる。このため、シミュレーションデー
タの故障検出率が低下したり、プログラマブルな回路で
動作シーケンスが狂って希望通りの機能動作を行わなく
なるといった問題を解消することができる。
レーションの対象となる回路の接続情報や回路に搭載さ
れている各素子の特性情報を例えばデータベースとして
用意し、シミュレーション対象となる回路の入力端子か
ら順序素子までの信号の遅延時間を求め、基本周期内で
独自の位相（タイミング）で変化しているシミュレーシ
ョン入力データが回路内の順序素子まで伝搬したときの
信号変化がセットアップタイムを満足しているかどうか
を判断して、シミュレーション入力データの基本周期内
において変化する位相（タイミング）を全入力端子で数
通りに合わせ込むようにした。したがって、シミュレー
ション対象となる回路に搭載されている各順序素子のセ
ットアップを満足する時刻での論理値（状態値）が変動
することがなくなる。このため、シミュレーションデー
タの故障検出率が低下したり、プログラマブルな回路で
動作シーケンスが狂って希望通りの機能動作を行わなく
なるといった問題を解消することができる。
【図１】シミュレーションデータのアライメントを行う
装置の回路構成の概要を表わしたブロック図である。
装置の回路構成の概要を表わしたブロック図である。
【図２】クロックに同期するデータ入力端子のアライメ
ントを行う際の第１のタイミングを表わしたタイミング
図である。
ントを行う際の第１のタイミングを表わしたタイミング
図である。
【図３】クロックに同期するデータ入力端子を有する電
子回路の概略構成を示す説明図である。
子回路の概略構成を示す説明図である。
【図４】クロックに同期するデータ入力端子のアライメ
ントを行う際の第２のタイミングを表わしたタイミング
図である。
ントを行う際の第２のタイミングを表わしたタイミング
図である。
【図５】図３に示した回路の処理の流れを表わした流れ
図である。
図である。
【図６】変化時刻を合わせ込む様子を示した説明図であ
る。
る。
【図７】ステップＳ１１０で変化時刻ＴJDよりも変化時
刻ＴJCが大きい場合とそれ以外の場合の双方におけるア
ライメントの様子を表わした説明図である。
刻ＴJCが大きい場合とそれ以外の場合の双方におけるア
ライメントの様子を表わした説明図である。
【図８】各順序素子のデータ入力とパッケージ入力端子
が１対複数に対応する場合の概略の構成を示した回路図
である。
が１対複数に対応する場合の概略の構成を示した回路図
である。
【図９】各項目の指定が行われた際の装置の処理の流れ
を表わした流れ図である。
を表わした流れ図である。
【図１０】組合せ回路にクロック、セット、リセット系
の信号生成用データ指定パッケージ入力端子が接続され
た概略構成を表わしたブロック図で構成図である。
の信号生成用データ指定パッケージ入力端子が接続され
た概略構成を表わしたブロック図で構成図である。
【図１１】 順序素子に影響しない組合せ回路を通した
パッケージ出力端子へ影響するパッケージ入力端子が接
続された電子回路の概略構成を表わした構成図である。
パッケージ出力端子へ影響するパッケージ入力端子が接
続された電子回路の概略構成を表わした構成図である。
【図１２】 アライメント前と後の実施状態を表わした
タイミング図である。
タイミング図である。
１１ ＣＰＵ １３ 作業用メモリ １５ 磁気ディスク １８ キーボード ２２ ＣＲＴ Ｔ 基本周期 Ａ、Ｂ パッケージ入力端子 ＩＮ 入力端子 ＤＦ1 順序素子 ＣＰ1 クロック
Claims (4)
- 【請求項１】 シミュレーション対象となる回路の接続
情報とこれらの回路に搭載されている各素子の特性情報
をデータベースとして格納したデータベース格納手段
と、 前記シミュレーション対象となる回路の入力端子から順
序素子までの信号の遅延時間を前記データベースから算
出する遅延時間算出手段と、 基本周期内で所定の位相で変化しているシミュレーショ
ン入力データが前記順序素子まで伝搬したときの信号変
化が、前記データベースに格納されたセットアップタイ
ムを満足する時刻で生じているか否かの判断を行う判断
手段と、 この判断結果に応じて前記基本周期内において変化する
位相を全入力端子で合わせ込む位相合わせ込み手段とを
具備することを特徴とするシミュレーションデータのア
ライメント装置。 - 【請求項２】 前記特性情報は、シミュレーション対象
となる回路に搭載されている各素子の伝搬遅延時間、セ
ットアップに要するセットアップタイムおよびホールド
が行われるホールドタイムであることを特徴とする請求
項１記載のシミュレーションデータのアライメント装
置。 - 【請求項３】 入力端子が組合せ回路を通して影響する
順序素子に着目してセットアップタイムを取得するセッ
トアップタイム取得手段と、 順序素子から前記組合せ回路を通して前記入力端子まで
の伝搬遅延時間を取得する伝搬遅延時間取得手段と、 順序素子に使用されているクロックの伝搬時間を取得す
るクロック伝搬時間取得手段と、 取得したクロックの伝搬時間からセットアップタイムを
差し引く差分算出手段と、 前記入力端子でのクロックの立ち上がりまたは立ち下が
りの生じる時刻に差分算出手段の演算結果を加算して順
序素子でのクロックの変化時刻を求める第１の変化時刻
算出手段と、 前記入力端子からの信号の順序素子での変化時刻を前記
伝搬遅延時間より求める第２の変化時刻算出手段と、 第１および第２の変化時刻算出手段によって求められた
２つの変化時刻を比較してこれらの合わせ込みを行うア
ライメント実行手段とを具備することを特徴とするシミ
ュレーションデータのアライメント装置。 - 【請求項４】 クロックの立ち上がりまたは立ち下がり
がその周期の零時刻に生じている場合には、その周期と
は異なる所定時間分のダミーパターンをこの零時刻から
挿入するダミーパターン挿入手段を具備することを特徴
とする請求項３記載のシミュレーションデータのアライ
メント装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5005418A JPH06215062A (ja) | 1993-01-14 | 1993-01-14 | シミュレーションデータのアライメント装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5005418A JPH06215062A (ja) | 1993-01-14 | 1993-01-14 | シミュレーションデータのアライメント装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06215062A true JPH06215062A (ja) | 1994-08-05 |
Family
ID=11610610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5005418A Pending JPH06215062A (ja) | 1993-01-14 | 1993-01-14 | シミュレーションデータのアライメント装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06215062A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2373078A (en) * | 2000-11-30 | 2002-09-11 | Hewlett Packard Co | Method and apparatus for encoding and generating transaction based stimulus for simulation of VLSI circuits |
-
1993
- 1993-01-14 JP JP5005418A patent/JPH06215062A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2373078A (en) * | 2000-11-30 | 2002-09-11 | Hewlett Packard Co | Method and apparatus for encoding and generating transaction based stimulus for simulation of VLSI circuits |
| GB2373078B (en) * | 2000-11-30 | 2004-11-03 | Hewlett Packard Co | Method and apparatus for encoding and generating transaction-based stimulus for simulation of VLSI circuits |
| US6889199B2 (en) | 2000-11-30 | 2005-05-03 | Hewlett-Packard Development Company, L.P. | Method and apparatus for encoding and generating transaction-based stimulus for simulation of VLSI circuits |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Cheng | Transition fault testing for sequential circuits | |
| US6611948B1 (en) | Modeling circuit environmental sensitivity of a minimal level sensitive timing abstraction model | |
| JP2002514822A (ja) | 有限状態機械を識別して回路設計を検査するシステムおよび方法 | |
| JP3262281B2 (ja) | 電子回路の試験方法と試験装置 | |
| JPH09318713A (ja) | 半導体試験装置 | |
| US20040088627A1 (en) | Fault simulator for verifying reliability of test pattern | |
| US6237117B1 (en) | Method for testing circuit design using exhaustive test vector sequence | |
| US7159199B2 (en) | Method for verifying adequate synchronization of signals that cross clock environments and system | |
| US20220327269A1 (en) | Computing device and method for detecting clock domain crossing violation in design of memory device | |
| US20080069277A1 (en) | Method and apparatus for modeling signal delays in a metastability protection circuit | |
| JPH06215062A (ja) | シミュレーションデータのアライメント装置 | |
| JP2000009810A (ja) | 半導体試験用デ―タ処理装置及び方法並びに半導体試験装置 | |
| JP3759051B2 (ja) | 非同期回路の検証方法およびそのプログラム | |
| JPH08221456A (ja) | タイミング検証方法及びタイミング検証システム | |
| EP0510993A2 (en) | Characterization of sequential circuits | |
| US7072821B1 (en) | Device and method for synchronizing an asynchronous signal in synthesis and simulation of a clocked circuit | |
| JP2001229211A (ja) | 非同期回路の検証方法 | |
| JP2830579B2 (ja) | 論理シミュレーション装置 | |
| US7213222B2 (en) | Method of HDL simulation considering hard macro core with negative setup/hold time | |
| Pramanick | Delay testing and design for testability for delay faults in combinational logic circuits | |
| JP2001255357A (ja) | テストパターン妥当性検証方法及びその装置 | |
| JPH052620A (ja) | 回路故障擬似試験装置及び回路故障擬似試験方法 | |
| JPH04156676A (ja) | 論理検証方法 | |
| JP3595713B2 (ja) | テスト容易化設計支援システム | |
| JP3123982B2 (ja) | 論理シミュレーション方法 |