JPH08221456A - タイミング検証方法及びタイミング検証システム - Google Patents

Abstract

(57)【要約】 【目的】 大規模論理回路が取り扱え且つ高速にタイミ
ングエラーを検証できるようにする。 【構成】 マージンの大きな初期チェック基準値を用い
てフリップフロップのセットアップ時間，ホールド時間
のチェックを行い（Ｓ４）、その結果がエラーのものに
対してだけ、クロック入力端子及びデータ入力端子に至
る活性化パスをバックトレースして同パス上の素子のテ
ィピカル遅延時間、対象論理回路内の遅延ばらつき時間
取得し、これを考慮して高精度なチェック基準値を設定
し、これをフリップフロップに要求されるセットアップ
時間，ホールド時間と比較してタイミングチェックを行
なう（Ｓ６）。２段階のチェックでエラーとなったもの
に対して、そのパス、遅延情報、波形を表示してタイミ
ング解析に資する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路や計算
機の設計技術に係り、特に論理シミュレーションを利用
してタイミング設計の検証を行ってその解析に資するタ
イミング検証方法及びタイミング検証システムに関す
る。

【０００２】

【従来の技術】フリップフロップは、それに供給される
クロックパルスの変化によって動作が開始される前後
に、入力データが安定化されることを要する。これに応
ずるタイミング規格がセットアップ時間とホールド時間
である。フリップフロップにはクロックの変化点を基準
としてセットアップ時間とホールド時間が定義され、そ
れを守って動作されないとフリップフロップの出力が不
安定になる。論理回路がそのようなタイミング規定を満
足しているか否かは論理シミュレーションを利用して検
証することができる。本発明者はフリップフロップのセ
ットアップ時間とホールド時間に着目したタイミング検
証を論理シミュレーションを用いて行う技術について検
討した。すなわち、フリップフロップのクロック入力端
子やデータ入力端子に与えられるイベント（信号変化を
意味する事象）の発生時刻が当該フリップフロップそれ
自体に要求されるセットアップ時間とホールド時間に関
するタイミングを満足するかを検証する。このとき、そ
のタイミングチェック基準値として例えばゲート数段程
度の遅延ばらつき時間を一律に採用することができる。
例えば、ホールド時間をチェックする場合、クロック入
力端子に与えられるイベントの発生時刻からデータ入力
端子に与えられるイベントの発生時刻までの時間が前記
タイミングチェック基準値以下であればホールドエラー
と判定する。

【０００３】

【発明が解決しようとする課題】前記手法は、高速に大
規模論理回路のタイミングチェックを行えるが、チップ
内の遅延時間のばらつきなどを正確に把握していないた
め、膨大な疑似エラーが摘出され、摘出された擬似エラ
ーに対してはそのイベント伝達経路に関しチップ内の遅
延時間のばらつきなどを考慮し人手で再度詳細なタイミ
ング検証を行わなければならない。これにより、タイミ
ング検証を完了するには多大の工数を要してしまう。

【０００４】遅延時間のばらつきを考慮したタイミング
チェック手法として、そのばらつきをミニマックスの２
重遅延で表現してシミュレーションを行なう手法があ
る。これについて記載された文献の例としては、情報処
理学会誌、１９８４年１０月号Vol.２５、No.１０、第
１０５６頁〜１０６１頁がある。この手法は素子の遅延
時間を最大遅延と最小遅延の組で表し、それを順次後段
の遅延時間に重畳していくので、取り扱い論理段が先に
進むに従って最小遅延と最大遅延とに挟まれた不定部分
が蔓延し、それを必要に応じて解消する処理も必要にな
って、多大の計算機処理時間を必要とする。そのため、
大規模な論理回路には適用が難しいと考えられる。

【０００５】本発明の目的は、大規模な論理回路（例え
ば１００ＫＧ以上）が取り扱え且つ高速にタイミングエ
ラーを検証できる技術を提供することにある。本発明の
別の目的は、疑似エラーが少なく且つ検証のための人手
工数の少ないタイミング検証技術を提供することにあ
る。

【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。すなわち、近年の微細加工に対応した高
精度のセル遅延モデルに鑑み、論理回路に含まれる順序
回路即ちフリップフロップに対してマージンの少ない一
律の初期タイミングチェック基準値でチェックを実施す
る。次に、このチェックでタイミングエラーとなったフ
リップフロップに対してクロック入力端子に到達する活
性化パスおよびデータ入力端子に到達する活性化パスを
バックトレースして活性化パス上の素子のティピカル遅
延時間、対象論理回路内の遅延ばらつき時間の最小値と
最大値を取得し、これを考慮したパスの遅延時間を求め
て高精度のタイミングチェック基準値を設定し、フリッ
プフロップのデバイスとして要求されるセットアップ時
間、ホールド時間と比較評価してタイミングチェックを
行なう。２段階のチェックでエラーとなったタイミング
については、そのパス、遅延情報、波形などをを表示し
て設計者のタイミング解析に資する。

【０００８】更に詳しくは、計算機上で模擬する論理回
路に対し素子のティピカル遅延時間を考慮しながらイベ
ントを与えて論理シミュレーションを行い、順序回路の
クロック入力端子及びデータ入力端子にイベントが到達
したとき該順序回路のセットアップ時間又はホールド時
間に関するタイミングチェックを行うタイミング検証方
法である。その方法は、順序回路が要求する固有のセッ
トアップ時間（ｔｄＳＵ）又はホールド時間（ｔｄＨ）
に対して長くされた一定の初期タイミングチェック基準
値を適用して前記タイミングチェックを行う第１の検証
処理と、前記第１の検証処理にてタイミングエラーを検
出した順序回路に対し、そのクロック入力端子とデータ
入力端子とにタイミングエラーに係るイベントが伝達さ
れた活性化パスをバックトレースし、それによって得ら
れた活性化パス上での信号伝達に関する時間的なばらつ
きを考慮して、セットアップ余裕時間（ｔｍＳＨ）又は
ホールド余裕時間（ｔｍＨ）を求め、これを当該順序回
路が要求する固有のセットアップ時間（ｔｄＳＵ）又は
ホールド時間（ｔｄＨ）と比較してタイミングチェック
を行なう第２の検証処理と、を含むものである。

【０００９】摘出されたエラーの解析を支援するという
観点に立てば、第２の検証処理においてタイミングエラ
ーとされたとき、エラーに係る活性化パスと、そのパス
上の素子のティピカル遅延時間と、対象論理回路におけ
る信号伝達の時間的なばらつきの最小値及び最大値とを
表示手段に表示することが望ましい。

【００１０】デバイステストにおいてテスタのピンエレ
クトロニクスからテスト対象デバイスに供給されるテス
トパターンの各種信号には位相のずれ（テスタスキュ
ー）が存在する。前記第２の検証処理においてセットア
ップ余裕時間又はホールド余裕時間を求めるとき、テス
タスキュー時間（ｔｓ）を仮定し、これを前記信号伝達
に関する時間的なばらつきと同様に考慮する。設計され
た論理回路を論理シミュレーションにてタイミング検証
する段階において、そのようなテスタスキュー時間を考
慮すれば、タイミング検証を経て実際に製造された半導
体集積回路のデバイステストにおいて不良となったデバ
イスの不良解析の段階では、テスタスキューに関する要
素を新たに考慮しなくても済み、不良解析に要する時間
が短縮される。

【００１１】前記第２の検証処理においてホールド余裕
時間を、ｔｍＨ＝（Ｄｔｙｐ−Ｄｂｍｉｎ−ｔｓ）−
（ＣＫｔｙｐ＋ＣＫｂｍａｘ＋ｔｓ）と定義でき、これ
が順序回路の要求する固有のホールド時間以下のときに
はホールドエラーとする。Ｄｔｙｐはデータ入力端子へ
至る活性化パスのティピカル遅延時間、Ｄｂｍｉｎはデ
ータ入力端子へ至る活性化パスの遅延ばらつき時間の最
小値、ｔｓはテスタスキュー時間、ＣＫｔｙｐはクロッ
ク入力端子へ至る活性化パスのティピカル遅延時間、Ｃ
Ｋｂｍａｘはクロック入力端子へ至る活性化パスの遅延
ばらつき時間の最大値である。また、第２の検証処理に
おいてセットアップ余裕時間を、ｔｍＳＨ＝（ＣＫｔｙ
ｐ−ＣＫｂｍｉｎ−ｔｓ）−（Ｄｔｙｐ＋Ｄｂｍａｘ＋
ｔｓ）と定義でき、これが順序回路の要求する固有のセ
ットアップ時間以下のときにはセットアップエラーとす
る。ＣＫｂｍｉｎはクロック入力端子へ至る活性化パス
の遅延ばらつき時間の最小値、Ｄｂｍａｘはデータ入力
端子へ至る活性化パスの遅延ばらつき時間の最大値であ
る。

【００１２】論理シミュレーションの対象論理回路を定
義するために、ファンインテーブル（ＦＩＴ）、ファン
アウトテーブル（ＦＯＴ）、及び素子テーブル（Ｅ）を
利用するとき、前記素子テーブル（Ｅ）は対象論理回路
を構成する素子毎に、ファンインテーブル先頭アドレス
（Ｅ１）、ファンアウトテーブル先頭アドレス（Ｅ
２）、各素子毎の出力論理値（Ｅ３）、ティピカル遅延
時間（Ｅ４）、遅延ばらつき時間の最小値（Ｅ５）、遅
延ばらつき時間の最大値（Ｅ６）を有し、ファンインテ
ーブル（ＦＩＴ）は前記ファンインテーブル先頭アドレ
ス毎に素子テーブル上のファンイン素子を指すアドレス
（ＦＩ１）及び活性化パスバックトレース用テストステ
ップ番号（ＦＩ２）を有し、ファンアウトテーブル（Ｆ
ＯＴ）はファンアウトテーブル先頭アドレス毎に素子テ
ーブル上のファンアウト素子を指すアドレス（ＦＯ１）
を有し、前記活性化パスバックトレース用テストステッ
プ番号（ＦＩ２）は、論理シミュレーションの進行に従
って素子テーブル（Ｅ）が参照されるとき、参照された
素子のファンインテーブル先頭アドレス（Ｅ１）が指し
ているファンインテーブル（ＦＩＴ）の対応領域（ＦＩ
２）に格納された現在のシミュレーションステップ番号
とされる。

【００１３】前記バックトレースは、前記第１の検証処
理にてタイミングエラーが検出された順序回路から当該
エラーに係るイベント伝達の起点に至るまでの経路を探
索する処理であり、第１の検証処理にてタイミングエラ
ーが検出された順序回路に対し素子テーブル（Ｅ）から
対応する素子名のファンインテーブル先頭アドレスを取
得し、これが指しているファンインテーブル（ＦＩＴ）
の現在のシミュレーションステップ番号が格納されてい
る領域（ＦＩ２）から素子テーブル上のファンイン素子
を取得する探索処理と、この探索処理にて得られたファ
ンイン素子名がイベント伝達の起点でない場合には更
に、直前の探索処理にて得られたファンイン素子に対し
素子テーブルから対応する素子のファンインテーブル先
頭アドレスを取得し、これが指しているファンインテー
ブルの前記同様現在のシミュレーションステップ番号が
格納されている領域（ＦＩ２）から素子テーブル上のフ
ァンイン素子を取得する探索処理を、イベント伝達の起
点に至るまで繰り返す処理と、によって簡単に実現する
ことができる。

【００１４】

【作用】上記した手段によれば、第１の検証処理は、あ
る程度の擬似エラーの発生を許容することにより、大規
模な論理回路に対するタイミング検証処理の高速化を優
先させる。第２検証処理では、擬似エラーをも含めて第
１の検証処理で絞りこまれたタイミングエラーに対して
のみ活性化パスの遅延ばらつき時間などを考慮した高精
度のチェック基準値を適用するので、必要な計算機処理
時間も膨大にならず、また、その処理を全て人手に任せ
る場合に比べてタイミング検証を格段に能率化すること
ができる。尚、近年の微細加工を考慮した高精度セル遅
延モデルの採用によってフリップフロップ一律に設定さ
れる初期タイミング基準値のマージンを小さくすること
が可能であるから、これによって疑似エラーの発生を比
較的少なく抑えて第１の検証処理を行うことができる。

【００１５】

【実施例】図１には本発明の一実施例であるタイミング
検証システムのブロック図が示される。このタイミング
検証システムは、データ処理手段としてのエンジニアリ
ングワークステーションなどで構成される計算機１上
に、素子の接続関係を規定したデータを保持するネット
リスト２、各素子の論理（ＡＮＤ，ＮＡＮＤ，ＯＲ，Ｎ
ＯＲなど）とその遅延時間などを保持したモデルライブ
ラリ３からの情報を入力してシミュレーション対象論理
回路を模擬する。この論理回路に対してテストパターン
４が与えられることによって論理シミュレーションを行
うことができるようになっている。論理シミュレーショ
ンの内容については後で詳述するが、ここで行われる論
理シミュレーションは、所謂イベントドリブン形式で行
われる。計算機１で模擬される論理回路の素子にはその
信号経路に沿って順次イベント（信号変化を生ずる事
象）が伝達若しくは発生されていく。イベントの伝達
は、例えば素子のティピカル遅延時間毎に行われること
になる。フリップフロップのセットアップ時間やホール
ド時間はフリップフロップのクロック入力端子とデータ
入力端子にイベントが発生若しくは伝達される時刻に基
づいて把握することができる。

【００１６】前記計算機１には、論理シミュレーション
を行ってその論理回路に含まれるフリップフロップのク
ロック入力端子及びデータ入力端子にイベントが到達し
たときの当該フリップフロップのセットアップ時間とホ
ールド時間に関するタイミングチェックのために、初期
タイミングチェック基準値を保持したファイル５を入力
し、この基準値を利用して第１のタイミング検証処理手
段１１がタイミング検証第１段階のチェックを実施する
（その詳細は後述する）。その後、このチェックでエラ
ーとなったフリップフロップに対して第２のタイミング
検証処理手段１２は、予め図示しない特性抽出システム
で獲得した素子それ自体に要求される正確なセットアッ
プ時間及びホールド時間、素子のティピカル遅延時間、
素子の遅延ばらつき時間の最大値／最小値、テスタスキ
ュ−時間などを保持したファイル６を入力し、これらか
ら高精度のチェック基準値を生成してタイミング検証第
２段階のチェックを実施する（その詳細は後述する）。
このチェックの結果タイミングエラーを発生した、フリ
ップフロップの素子名及びテストステップ番号がファイ
ル７に格納され、前記タイミング検証第２段階のチェッ
クの結果タイミングエラーを発生したフリップフロップ
の活性化パスがバックトレースにて取得される。そし
て、取得された活性化パス上の素子の論理値及び遅延値
（ティピカル遅延時間、遅延ばらつき時間の最小／最大
値）がファイル８に格納される。解析支援処理手段１３
は、ファイル７及び８に蓄積された情報を元にタイミン
グ解析用の情報（タイミングエラーを生じた活性化パ
ス、その遅延情報、及び信号波形など）を生成してディ
スプレイ９に表示させる。このシステムのユーザはディ
スプレイ９に表示された情報を参照し、タイミングエラ
ーの原因を個別的に解析することになる。

【００１７】図２には上述のシステムを用いたタイミン
グ検証方法の概略的な処理手順を全体的に示す。最初に
各フリップフロップ（ＦＦとも記す）に一律のマージン
を考慮した初期チェック基準値を設定してタイミングチ
ェックの用意をする（Ｓ１）。次に、論理シミュレーシ
ョンを実行する（Ｓ２）。シミュレーションがフリップ
フロップに至るとき（イベントがフリップフロップに伝
達されたとき）には上記初期チェック基準値を満たすか
どうかチェックを行なう（Ｓ４）。初期チェック基準値
を満たさない場合（Ｓ５）、図９で後述するような手法
によるバックトレースを実施して活性化パスを求め、そ
のパスを構成する素子のティピカル遅延時間、遅延ばら
つき時間の最小／最大値を求め、更にテスタスキュー値
を参照して高精度のチェック基準値を求め、この高精度
のチェック基準値を利用してタイミングチェックを実施
する（Ｓ６）。高精度のチェック基準値を満たさない場
合（Ｓ７）、タイミング解析用情報として上記の活性化
パスとこのパスを構成する素子の入力端子論理値、ティ
ピカル遅延時間、遅延ばらつき時間の最小／最大値の情
報を記録する（Ｓ８）。ステップＳ３にて論理シミュレ
ーションを停止した後においては、ステップＳ８で取得
された情報をもとに活性化パス上の波形、遅延情報（テ
ィピカル遅延時間、遅延ばらつき時間の最小／最大値)
をディスプレイ上に表示してユーザのタイミング解析の
補助を行なう（Ｓ９）。

【００１８】図３は前記タイミング検証第１段階のチェ
ック手法を（ａ）によって、第２段階のチェック手法を
（ｂ）によって夫々概略的に示す。図３においてＤｉ，
ＣＫｉはイベント伝達の起点とされる端子である。ここ
ではフリップフロップＦＦ２のホールド時間に着目して
いる。初期チェック基準値はフリップフロップが要求す
る固有のホールド時間に対して長くされた一定の時間で
あり、例えばゲート１０段程度の遅延ばらつき時間のマ
ージンを採って設定された時間である。このように初期
チェック基準値はゲート１０段程度の遅延ばらつき時間
のマージンが設定されているため、（ａ）に示されるフ
リップフロップＦＦ２のクロック入力端子ＣＫとデータ
入力端子Ｄにイベントが与えられる時刻から把握される
ホールド時間チェックでは、初期チェック基準値のマー
ジンが大き過ぎるので、そのチェック結果（クロック入
力端子ＣＫにイベントが与えられてからデータ入力端子
Ｄにイベントが与えられるまでの時間は初期チェック基
準値よりも短い）は疑似エラーとされる。

【００１９】図３の（ｂ）においてαはフリップフロッ
プＦＦ２のデータ入力端子Ｄにイベントが到達するまで
の活性化経路、βはフリップフロップＦＦ２のクロック
入力端子ＣＫにイベントが到達するまでの活性化経路で
ある。そのような経路は後述するバックトレースにて得
られる。タイミング検証第１段階のチェック結果がタイ
ミングエラーの場合、タイミング検証第２段階でそのよ
うな活性化経路が取得され、夫々の活性化経路を構成す
る夫々の素子の遅延ばらつき時間などを考慮した高精度
のチェック基準値を演算して、タイミングチェックが行
われる。尚、（ａ），（ｂ）に示される波形は活性化パ
ス上の夫々の素子のティピカル遅延時間から把握される
遅延時間を以て便宜的に表現したものと理解されたい。
ティピカル遅延時間とは論理素子に関するデータシート
に記された典型的なプロセス条件における伝播遅延時間
であり、論理シミュレーションにおいてはイベント伝達
若しくはイベント発生のインターバル時間であり、それ
は計算機で模擬される論理回路の動作遅延時間、さらに
必要な場合には配線抵抗や寄生容量などの遅延成分も考
慮して決定される時間であり、前記モデルライブラリに
定義されている。以下の具体的な実施例説明では理解を
容易にするために配線抵抗や寄生容量などの遅延成分は
考慮していない。実際の信号ではその論理値の変化には
少なからず遷移期間を要するが、論理シミュレーション
ではそのような信号変化を矩形的な変化とみなす。実際
に信号変化がその遷移期間のどの地点に対応するかを明
らかにする必要があるが、例えば実際の信号変化の遷移
途上における５０％の変化点を信号変化点として取扱っ
ている。

【００２０】図４にはタイミング検証第２段階における
ホールド時間のタイミング検証に関する高精度のチェッ
ク基準値を取得する演算手法の一例が示される。これに
示される手法は同図の（ｂ）に示される回路のフリップ
フロップＦＦ１に関する例であり、Ｄｉ，ＣＫｉはイベ
ント伝達の起点とされる端子である。図４の（ｃ）に示
されるフリップフロップＦＦ１の端子ＣＫ，Ｄに与えら
れるイベントの波形は、端子ＣＫｉに与えられるイベン
ト発生時刻を基準としたとき端子ＣＫｉからフリップフ
ロップＦＦ１の端子ＣＫに到達するパスＡのティピカル
遅延時間ＣＫｔｙｐ（パスＡのゲートＧ４〜Ｇ６の動作
遅延時間など）、そして端子Ｄｉに与えられるイベント
発生時刻を基準としたとき端子Ｄｉからフリップフロッ
プＦＦ１の端子Ｄに到達するパスＢのティピカル遅延時
間Ｄｔｙｐ（パスＢのゲートＧ１〜Ｇ３の動作遅延時間
など）によって得られる波形である。このとき、パス
Ａ，Ｂに配置された素子Ｇ１〜Ｇ６に対しては、半導体
集積回路のプロセスばらつきによる当該半導体集積回路
内部における信号伝達遅延のばらつきを考慮すること
が、高精度のタイミング検証に必要である。そのばらつ
きはタイミングを遅らす方向（その方向の最大遅延時間
を遅延ばらつき時間の最大値と記す）と早める方向（そ
の方向の最大遅延時間を遅延ばらつき時間の最小値と記
す）の２通りとされる。ホールド時間を検証する場合に
は、そのようなばらつきの影響が最悪になる状態（ホー
ルド時間が最も短くなる状態）を考慮することが必要で
ある。即ち、（ｃ）のようにＣＫに関しては、ティピカ
ル遅延時間ＣＫｔｙｐに対してパスＡの遅延ばらつき時
間の最大値ＣＫｂｍａｘ分だけ遅れたタイミングを考慮
する。Ｄに関してはティピカル遅延時間Ｄｔｙｐに対し
てパスＢの遅延ばらつき時間の最小値Ｄｂｍｉｎ分だけ
進んだタイミングを考慮する。更にこの例では、テスタ
スキュー時間ｔｓを考慮する。テスタスキュー時間と
は、デバイステストにおいてテスタのピンエレクトロニ
クスからテスト対象デバイスに供給されるテストパター
ンの各種信号の位相のずれに対応する時間である。設計
された論理回路を論理シミュレーションにてタイミング
検証する段階において、そのようなテスタスキュー時間
を考慮すれば、タイミング検証を経て実際に製造された
半導体集積回路のデバイステストにおいて不良となった
デバイスの不良解析の段階では、テスタスキューに関す
る要素を新たに考慮しなくても済み、不良解析に要する
時間を短縮することができる。そのようなテスタスキュ
ー時間ｔｓは双方のイベントに対してホールド時間を短
くする要素として考慮される。

【００２１】それらにより、タイミング検証第２段階に
おけるホールド時間のタイミング検証のための高精度の
チェック基準値をホールド余裕時間ｔｍＨとすると、ｔ
ｍＨ＝（Ｄｔｙｐ−Ｄｂｍｉｎ−ｔｓ）−（ＣＫｔｙｐ
＋ＣＫｂｍａｘ＋ｔｓ）となる。フリップフロップＦＦ
１それ自体に要求されるホールド時間をデバイスホール
ド時間ｔｄＨとすると、ｔｄＨ＜ｔｍＨであることを以
てホールド時間条件を満足している（ホールド時間エラ
ーを生じない）と判定する。

【００２２】図５にはタイミング検証第２段階における
セットアップ時間のタイミング検証に関する高精度のチ
ェック基準値を取得する演算手法の一例が示される。こ
れに示される手法は同図の（ｂ）に示される回路のフリ
ップフロップＦＦ１に関する例であり、Ｄｉ，ＣＫｉは
イベント伝達の起点とされる端子である。図４の（ｃ）
に示されるフリップフロップＦＦ１の端子ＣＫ，Ｄに与
えられるイベントの波形は、図４と同様に端子ＣＫｉに
与えられるイベント発生時刻を基準としたとき端子ＣＫ
ｉからフリップフロップＦＦ１の端子ＣＫに到達するパ
スＡのティピカル遅延時間ＣＫｔｙｐ（パスＡのゲート
Ｇ４〜Ｇ６の動作遅延時間など）、そして端子Ｄｉに与
えられるイベント発生時刻を基準としたとき端子Ｄｉか
らフリップフロップＦＦ１の端子Ｄに到達するパスＢの
ティピカル遅延時間Ｄｔｙｐ（パスＢのゲートＧ１〜Ｇ
３の動作遅延時間など）によって得られる波形である。
このとき、パスＡ，Ｂに配置された素子Ｇ１〜Ｇ６に対
しては、半導体集積回路のプロセスばらつきによる当該
半導体集積回路内部における信号伝達遅延のばらつきを
考慮することが、高精度のタイミング検証に必要であ
る。そのばらつきはタイミングを遅らす方向と早める方
向の２通りとされる。ホールド時間を検証する場合に
は、そのようなばらつきの影響が最悪になる状態（セッ
トアップ時間が最も短くなる状態）を考慮することが必
要である。即ち、（ｃ）のようにＣＫに関しては、ティ
ピカル遅延時間ＣＫｔｙｐに対してパスＡの遅延ばらつ
き時間の最小値ＣＫｂｍｉｎ分だけ遅れたタイミングを
考慮する。Ｄに関してはティピカル遅延時間Ｄｔｙｐに
対してパスＢの遅延ばらつき時間の最大値Ｄｂｍａｘ分
だけ進んだタイミングを考慮する。更に上記同様にテス
タスキュー時間ｔｓを考慮する。

【００２３】それらにより、タイミング検証第２段階に
おけるセットアップ時間のタイミング検証のための高精
度のチェック基準値をセットアップ余裕時間ｔｍＳＵと
すると、ｔｍＳＨ＝（ＣＫｔｙｐ−ＣＫｂｍｉｎ−ｔ
ｓ）−（Ｄｔｙｐ＋Ｄｂｍａｘ＋ｔｓ）となる。フリッ
プフロップＦＦ１それ自体に要求されるセットアップ時
間をデバイスセットアップ時間ｔｄＳＵとすると、ｔｄ
ＳＵ＜ｔｍＳＨであることを以てセットアップ時間条件
を満足している（セットアップ時間エラーを生じない）
と判定する。

【００２４】図６及び図７には図４に示したチェック基
準値によるホールド時間チェックの具体例が示される。
図６においては（ａ）の回路図に示されるフリップフロ
ップＦＦ1のホールド時間チェックの例が示される。
（ｂ）には（ａ）の回路例における各遅延時間などの諸
元の値が示される。ここでは理解を容易にするために、
遅延ばらつき時間は各素子で一律としティピカル遅延時
間の±１５％と仮定してある。（ａ）に示されるように
パスＡのティピカル遅延時間は１０ｎｓ、パスＢのティ
ピカル遅延値は１２ｎｓとする。（ｃ）には、初期チェ
ック基準値によるホールド時間エラー発生条件のチェッ
ク過程と、高精度のチェック基準値によるホールド時間
エラー発生条件のチェック過程が対比されて示される。
初期チェック基準値によるチェックではパスＡ とパス
Ｂのティピカル遅延時間の差（＝２ｎｓ）を初期チェッ
ク基準値基（＝５ｎｓ）と比較する。高精度のチェック
基準値によるチェックでは図４に示した計算式で計算を
実施している。両ケースともホールド時間エラーが検出
されることになる。尚、（ｃ）においてＣＫｔｙｐ＋Ｃ
ＫｂｍａｘはパスＡの最大遅延時間と表現され、Ｄｔｙ
ｐ−ＤｂｍｉｎはパスＢの最小遅延時間と表現されてい
る。

【００２５】図７においては（ａ）の回路図に示される
フリップフロップＦＦ２のホールド時間チェックの具体
例が示される。（ｂ）には（ａ）の回路例における各遅
延時間などの値が示される。この例では図６の（ｂ）と
同じとされる。図７に示される例ではフリップフロップ
ＦＦ２のクロック入力端子ＣＫ、データ入力端子Ｄに到
達するパスは部分パスＡを共有している。したがって、
クロック端子ＣＫへのイベントとデータ入力端子Ｄへの
イベントの発生源は同じであるからクロックスキュー時
間ｔｓは０とみなされる。さらに、部分パスＡではフリ
ップフロップＦＦ２のクロック入力端子ＣＫに至るパス
とフリップフロップＦＦ２のデータ入力端子Ｄに至る部
分パスは共に遅延ばらつき時間も等しくなる。したがっ
て、図４で説明した計算式からホールド余裕時間を演算
する場合、端子ＣＫｉからデータ入力端子Ｄに至るパス
ではパスＡのティピカル遅延時間（＝１０ｎｓ）、パス
Ｃのティピカル遅延時間（＝２ｎｓ）、及びパスＣの遅
延ばらつき時間の最小値（＝２×０．１５）値を考慮
し、端子ＣＫｉからクロック入力端子ＣＫに至るパスで
はパスＡのティピカル遅延時間（＝１０ｎｓ）を考慮す
ればよくなる。これによって演算されるホールド余裕時
間ｔｍＨは１．７ｎｓとされ、これはデバイスホールド
時間ｔｄＨよりも長いから、ホールド時間エラーはない
ものと判定される。これに対して初期タイミングチェッ
ク基準値によるチェックはホールド時間エラーになって
いる。これは擬似エラーとされる。このように、初期チ
ェック基準値によるエラー発生条件のチェックではホー
ルド時間エラーを検出し疑似エラーとなるが、それに対
してバックトレースによる高精度のチェック基準値によ
るエラー発生条件のチェックを行うことによってホール
ド時間エラーでないことが検出されることになる。尚、
（ｃ）においてパスＣのＤｔｙｐ＋ＤｂｍｉｎはパスＣ
の最小遅延時間と表現されている。

【００２６】前記高精度のチェック基準値によるエラー
発生の検証手順において、図６に示される経路Ａ，Ｂ、
そして図７に示される経路Ａ，Ｃは初期チェック基準値
にてタイミングエラー（ホールド時間エラー、セットア
ップ時間エラー）が検出されたフリップフロップから当
該エラーに係るイベント伝達の起点に至るまでの経路の
一例である。その経路をイベント伝達方向とは逆方向に
たどって探索するバックトレースを可能にするために必
要な各種テーブル類（全体的にはイベントドリブン形式
の論理シミュレーションに必要なテーブルとされ）とそ
の手法を次に説明する。

【００２７】図８には 前記タイミング検証を行うため
の論理シミュレーションの実行に必要なテ−ブル類の一
例が示される。それらテーブルは、ファンインテーブル
ＦＩＴ、ファンアウトテーブルＦＯＴ、及び素子テーブ
ルＥを含む。素子テ−ブルＥは、シミュレーション対象
論理回路の素子毎に、ファンインテーブル先頭アドレス
の格納領域Ｅ１、ファンアウトテーブル先頭アドレスの
格納領域Ｅ２、論理シミュレーションのステップ毎の出
力論理値の格納領域Ｅ３、ティピカル遅延時間の格納領
域Ｅ４、遅延ばらつき時間の最小値の格納領域Ｅ５、及
び遅延ばらつき時間の最大値の格納領域Ｅ６を有する。
ファンインテーブルＦＩＴは前記ファンインテーブル先
頭アドレス毎に、素子テーブルＥのファンイン素子を指
すアドレスの格納領域ＦＩ１、及び活性化パスバックト
レース用テストステップ番号の格納領域ＦＩ２を有す
る。ファンアウトテーブルＦＯＴはファンアウトテーブ
ル先頭アドレス毎に素子テーブルＥのファンアウト素子
を指すアドレスの格納領域を有する。それらテーブルは
ネットリスト及びモデルライブラリの情報に基づいて計
算機上の作業領域に形成されてシミュレーションに利用
される。本実施例に従えば前記活性化パスバックトレー
ス用テストステップ番号は、次に詳述するように、論理
シミュレーションの進行に従って素子テーブルＥが参照
されるとき、参照された素子のファンインテーブル先頭
アドレスが指しているファンインテーブルの対応領域に
格納された現在のシミュレーションステップ番号とされ
る。

【００２８】図９には図８のテ−ブルを用いたバックト
レ−スによる活性化パスの摘出と活性化パスの遅延値計
算の具体例が示される。図９においては（ａ）に示され
る回路をシミュレーション対象論理回路とし、その回路
に応じて形成される素子テーブルＥ、ファンインテーブ
ルＦＩＴ、及びファンアウトテーブルＦＯＴが（ｂ）に
示される。図９の例ではテストステップｉ−１において
パスＡが活性化パスとされ、テストステップｉではパス
Ｂが活性化パスにされるものとする。即ち、図９の
（ａ）に示されるようにテストステップｉ−１において
端子Ｄ１，Ｄ２，Ｄ３にはテストパターン０，０，０が
与えられる。このとき端子Ｄ３に論理値”０”が与えら
れることによって（ステップｉ−２において同端子Ｄ３
には論理値”１”が与えられていた）当該端子Ｄ３にイ
ベントが発生する。テストステップｉでは端子Ｄ１にイ
ベントが発生される。

【００２９】先ず各種テーブルを参照して行われる論理
シミュレーションの手順を説明する。例えば端子Ｄ３に
着目すると、素子テーブルＥの素子名Ｄ３に対応される
ファンインテーブル先頭アドレスの領域Ｅ１に格納され
ている値は”ｎｕｌｌ”であるから同端子Ｄ３はイベン
ト発生源であり、そのイベントの伝達先を取得するため
に、素子名Ｄ３の欄の領域Ｅ２に格納されたファンアウ
トテーブル先頭アドレスａ８を取得する。ファンアウト
テーブルＦＯＴの先頭アドレスａ８の欄にはファンアウ
ト素子のアドレスＧ３が記述されている。これによって
端子Ｄ３で発生されたイベントは先ず素子Ｇ３に伝達さ
れる。次に素子Ｇ３に伝達されたイベントの伝達先を取
得するために、素子テーブルＥにおいて素子名Ｇ３の欄
の領域Ｅ２に格納されたファンアウトテーブル先頭アド
レスａ１１を取得する。ファンアウトテーブルＦＯＴの
先頭アドレスａ１１の欄にはファンアウト素子のアドレ
スＧ４が記述されている。素子Ｇ３に伝達されたイベン
トは素子Ｇ４に伝達されることになる。次に素子Ｇ４に
伝達されたイベントの伝達先を取得するために、素子テ
ーブルＥにおいて素子名Ｇ４の欄の領域Ｅ２に格納され
たファンアウトテーブル先頭アドレスａ１２を取得す
る。ファンアウトテーブルＦＯＴの先頭アドレスａ１２
の欄にはファンアウト素子のアドレスＦＦ１が記述され
ている。素子Ｇ４に伝達されたイベントは素子ＦＦ１に
伝達されることになる。

【００３０】このようなテーブルの参照によってイベン
トを伝達していく素子が順次取得されるとき、ＦＦ１の
ようなフリップフロップに対して初期チェック基準値に
基づくタイミングチェックが行われる。更に、素子テー
ブルＥにおいて、イベントが伝達される素子に対応する
ファンインテーブル先頭アドレスの領域Ｅ１を参照し、
それによって指されるファンインテーブルＦＩＴの対応
ファンイン素子のアドレスの横の欄ＦＩ２には、そのと
きのテストステップ番号がバックトレース用情報として
格納される。テストステップ番号が格納される領域ＦＩ
２はテストステップ毎に同一の縦の欄を割り当てて使用
される。上記Ｄ３，Ｇ３，Ｇ４，ＦＦ１に至るテストス
テップｉ−１のシミュレーションにおいては、ファンイ
ンテーブルＦＩＴにおける領域ＦＩ２の”ｉ−１のと
き”と記載されたように、Ｄ３，Ｇ３，Ｇ４に対応して
ステップ番号ｉ−１が記録される。同様に、テストステ
ップｉの場合はイベントが伝達されるパスＢが取得さ
れ、当該パスＢの素子Ｄ１，Ｇ１，Ｇ４に対応して、フ
ァンインテーブルＦＩＴにおける領域ＦＩ２の”ｉのと
き”と記載されたように、Ｄ１，Ｇ１，Ｇ４に対応して
バックトレース用情報としてステップ番号ｉが記録され
る。

【００３１】初期タイミングチェック基準値によるタイ
ミングチェックの結果がエラーである場合に前記高精度
のチェック基準値によるタイミング検証を行うために当
該タイミングエラーに係る活性化パスを求めなければな
らない。図９において例えばフリップフロップＦＦ１に
タイミングエラーを生じたとき、バックトレースにて活
性化パスＡを求めるには、素子テーブルＥからフリップ
フロップＦＦ1のファンインテ−ブル先頭アドレスを検
索し、それが指しているファンインテーブルＦＩＴにお
いて対応される領域ＦＩ２にバックトレ−ス用情報のテ
ストステップ番号ｉ−１が格納されているファンイン素
子Ｇ４のアドレスを得る。次に素子テーブルＥから素子
Ｇ４のファンインテ−ブル先頭アドレスを検索し、それ
が指しているファンインテーブルＦＩＴにおいて対応さ
れる領域ＦＩ２にバックトレ−ス用情報のテストステッ
プ番号ｉ−１が格納されているファンイン素子Ｇ３のア
ドレスを得る。同様にしてＤ３を得る。Ｄ３はプライマ
リ入力ピン（初期的なイベント発生源）なのでバックト
レ−スはここで終了する．プライマリ入力端子であるか
は、Ｄ３のファンイン素子先頭アドレスが”ｎｕｌｌ”
とされていることによって判定される。以上により、活
性化パスＡのＧ４，Ｇ３，Ｄ３を得ることができる．活
性化パスＢも同様にして求めることができる。

【００３２】そのようにして求められた活性化パスＡの
最大遅延時間は素子テーブルＥのＧ４，Ｇ３，Ｄ３に対
応される夫々の領域Ｅ４，Ｅ６の値を用いて計算するこ
とができる。このときテスタスキュー値は素子テーブル
Ｅには含まれず、計算機内部の別のテーブル又は別の作
業領域から取得される。パスＡの最小遅延時間は素子テ
ーブルＥのＧ４，Ｇ３，Ｄ３に対応される夫々のＥ４，
Ｅ５の値を用いて計算することができる。パスＢの最大
遅延時間及び最小遅延時間も同様に計算することができ
る。図９にはフリップフロップＦＦ１のクロック入力系
が代表的に図示されているが、タイミング検証に必要な
全ての活性化パスについて、最小遅延時間及び最大遅延
時間などを求めて、前述の高精度なタイミングチェック
が行われる。

【００３３】図１０には前記タイミング検証処理の詳細
なフローチャートが示される。テストステップがなくな
るまで処理を継続し（Ｓ１０，Ｓ１１）、そのテストス
テップのイベントが尽きたところで新たなテストステッ
プを入力する（Ｓ１０，Ｓ１２）。各テストステップの
夫々のイベントに対しては、当該イベントの伝達経路に
おいて素子の出力論理値変化をファンアウト先素子にイ
ベントとして伝搬する（Ｓ１３）。ファンアウト先素子
から当該素子へのバックトレースを可能とするためにフ
ァンアウト先素子のファンインテーブルＦＩＴの領域Ｆ
Ｉ２に当該テストステップ番号を登録する（Ｓ１４）。
ファンアウト先素子がフリップフロップのときは初期チ
ェック基準値にてタイミングチェックを実行する（Ｓ１
５，Ｓ１６）。初期チェック基準値を満たさない場合
（Ｓ１７）、前記ステップＳ１４で用意したバックトレ
ース用情報を利用してバックトレースを実施し、活性化
パスのティピカル遅延時間、遅延ばらつき時間の最小／
最大値を求めて高精度のチェック基準値を計算する。こ
のチェック基準値でタイミングチェックを実施する（Ｓ
１８）。高精度のチェック基準値を満たさない場合（Ｓ
１９）、図２のステップ８と同様にタイミング解析用情
報として上記の活性化パスとこのパスを構成する素子の
入力端子論理値、ティピカル遅延時間、遅延ばらつき時
間の最小／最大値の情報を記録する（Ｓ２０）。そして
ファンアウト先素子の論理演算を実行する（Ｓ２１）。
ファンアウト先素子の出力論理値が変化する場合には
（Ｓ２２）、ティピカル遅延時間経過後にイベントを登
録する（Ｓ２３）。

【００３４】図１１には高精度なタイミングチェックに
よってタイミングエラーが検出された場合のタイミング
解析用情報の一例が示される。この例は図７におけるパ
スＡ及びパスＣを連結したパスがタイミングエラーを発
生する活性化パスである場合を想定している。その解析
情報もテーブル化され、タイミングエラーテーブルＥＲ
Ｔ、タイミングエラー活性化パステーブルＥＥＰ、入力
端子論理値テーブルＩＬＴによって構成される。タイミ
ングエラテーブルＥＲＴには、タイミングエラーを発生
した時のテストステップ番号、タイミングエラーを起こ
したフリップフロップ名、タイミングエラー活性化パス
先頭アドレスを格納する。タイミングエラー活性化パス
テーブルＥＥＰはタイミングエラーを発生した活性化パ
スを構成する素子名と入力端子論理値先頭アドレスを格
納する。入力端子倫理値テーブルＩＬＴ１２０３はその
パス上の素子の入力端子とその論理値を対応させて格納
している。ここにおいて立ち上がり変化はＲで表され、
立ち下がり変化はＦで表される。論理値の変化を伴わな
い場合にはその論理値が記述されている。

【００３５】図１２には図１１に示されるようなタイミ
ング解析用情報を利用したタイミング解析のための画面
処理の概要が示される。解析のための画面表示の最初
は、タイミングエラーを生じたテストステップ番号とそ
れに対応するタイミングエラーに係るフリップフロップ
が一覧表のような形式で表示される。それをみてユーザ
がエラーを起こしたテストステップ番号とエラーを起こ
したフリップフロップをキーインすると（ＤＩＳＰ
１）、計算機内部では図１１に示したテーブルをもとに
活性化パスとパス上の素子の入出力論理値を取得し、更
にティピカル遅延時間、遅延ばらつき時間の最小／最大
値を図８の素子テ−ブルＥ、ファンインテ−ブルＦＩ
Ｔ、ファンアウトテ−ブルＦＯＴを利用して作成する
（Ｓ２０）。作成された情報は画面に表示され（ＤＩＳ
Ｐ２）、ユーザはこれらのの表示情報をもとにタイミン
グ解析を実施することができる（ＤＩＳＰ３）。

【００３６】上記実施例によれば以下の作用効果を得
る。〔１〕第１の検証処理は、ある程度の擬似エラーの
発生を許容することにより、大規模な論理回路に対する
タイミング検証処理の高速化を優先させる。第２検証処
理は、擬似エラーをも含めて第１の検証処理で絞りこま
れたタイミングエラーに対してのみ活性化パスの遅延ば
らつき時間などを考慮した高精度のチェック基準値を適
用するので、必要な計算機処理時間も膨大にならず、ま
た、その処理を全て人手に任せる場合に比べてタイミン
グ検証を格段に能率化することができる。したがって、
大規模な論理回路（例えば１００ＫＧ以上）が取り扱え
且つ高速にタイミングエラーを検証でき、疑似エラーが
少なく且つ検証のための人手工数も減少させることがで
きる。尚、近年の微細加工を考慮した高精度セル遅延モ
デルの採用によってフリップフロップ一律に設定される
初期タイミング基準値のマージンを小さくすることが可
能であるから、これによって疑似エラーの発生を比較的
少なく抑えて第１の検証処理を行うことができる。

【００３７】〔２〕第２の検証処理においてタイミング
エラーとされたとき、エラーに係る活性化パスと、その
パス上の素子のティピカル遅延時間と、対象論理回路に
おける信号伝達の時間的なばらつきの最小値及び最大値
とを表示手段に表示することによって、摘出されたエラ
ーの解析を支援することができる。

【００３８】〔３〕設計された論理回路を論理シミュレ
ーションにてタイミング検証する段階において、テスタ
スキュー時間を考慮すれば、タイミング検証を経て実際
に製造された半導体集積回路のデバイステストにおいて
不良となったデバイスの不良解析の段階では、テスタス
キューに関する要素を新たに考慮しなくても済み、不良
解析に要する時間を短縮できる。

【００３９】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えば、
上記実施例ではティピカル遅延値には配線抵抗や寄生容
量による遅延成分を省いて説明したが、それらを考慮す
る場合にはシミュレーションの素子テーブルにそのよう
なファクタを追加し、イベント発生のティピカル時間に
それを加えて考えればよい。また、実際の対象論理回路
は上記実施例説明に一切限定されるものではなく種々の
回路を対象とすることができる。本発明は、少なくとも
順序回路のセットアップ時間又はホールド時間に関する
タイミングチェックを行う条件のものに適用可能であ
る。

【００４０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４１】すなわち、第１の検証処理と第２の検証処
理の２段階に分けてタイミングチェックを行うから、大
規模な論理回路（例えば１００ＫＧ以上）が取り扱え且
つ高速にタイミングエラーを検証でき、疑似エラーが少
なく且つ検証のための人手工数も減少させることができ
る。第２の検証処理においてタイミングエラーとされた
とき、エラーに係る活性化パスと、そのパス上の素子の
ティピカル遅延時間と、対象論理回路における信号伝達
の時間的なばらつきの最小値及び最大値とを表示手段に
表示することによって、摘出されたエラーの解析を支援
することができる。設計された論理回路を論理シミュレ
ーションにてタイミング検証する段階において、テスタ
スキュー時間を考慮することにより、タイミング検証を
経て実際に製造された半導体集積回路のデバイステスト
において不良となったデバイスの不良解析の段階では、
テスタスキューに関する要素を新たに考慮しなくても済
み、不良解析に要する時間を短縮できる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るタイミング検証システ
ムのブロック図である。

【図２】図１のシステムを用いたタイミング検証方法の
概略的な処理手順を示すフローチャートである。

【図３】タイミング検証第１段階のチェック手法第２段
階のチェック手法を夫々対比して概略的に示す説明図で
ある。

【図４】タイミング検証第２段階におけるホールド時間
のタイミング検証に関する高精度のチェック基準値を取
得する演算手法の一例説明図である。

【図５】タイミング検証第２段階におけるセットアップ
時間のタイミング検証に関する高精度のチェック基準値
を取得する演算手法の一例説明図。

【図６】図４に示したチェック基準値によるホールド時
間チェックの第１の具体例の説明図である。

【図７】図４に示したチェック基準値によるホールド時
間チェックの第２の具体例の説明図である。

【図８】タイミング検証を行うための論理シミュレーシ
ョンの実行に必要なテ−ブル類のフォーマット説明図で
ある。

【図９】図８のテ−ブルを用いたバックトレ−スによる
活性化パスの摘出と活性化パスの遅延値計算の具体例を
示す説明図である。

【図１０】タイミング検証処理の詳細なフローチャート
である。

【図１１】高精度なタイミングチェックによってタイミ
ングエラーが検出された場合のタイミング解析用情報の
一例フォーマット図である。

【図１２】図１１に示されるようなタイミング解析用情
報を利用したタイミング解析のための画面処理の概要的
なフローチャートである。

【符号の説明】

１ データ処理手段 １１ 第１の検証処理手段 １２ 第２の検証処理手段 １３ 解析支援処理手段 Ｅ 素子テーブル ＦＩＴ ファンインテーブル ＦＩ２ 活性化パスバックトレース用テストステップ番
号格納領域 ＦＯＴ ファンアウトテーブル ｔｄＳ デバイスセットアップ時間 ｔｄＨ デバイスホールド時間 ｔｍＳＨ セットアップ余裕時間 ｔｍＨ ホールド余裕時間 ＣＫｔｙｐ クロック入力端子ＣＫに至るパスのティピ
カル遅延時間 Ｄｔｙｐ データ入力端子に至るパスのティピカル遅延
時間 ＣＫｂｍｉｎ クロック入力端子ＣＫに至るパスの遅延
ばらつき時間最小値 ＣＫｂｍａｘ クロック入力端子ＣＫに至るパスの遅延
ばらつき時間最大値 Ｄｂｍｍｉｎ データ入力端子ＣＫに至るパスの遅延ば
らつき時間最小値 Ｄｂｍａｘ データ入力端子ＣＫに至るパスの遅延ばら
つき時間最大値 ｔｓ テスタスキュー時間

Claims (8)

【特許請求の範囲】
1. 【請求項１】 計算機上で模擬する論理回路に対し素子
   のティピカル遅延時間を考慮しながらイベントを与えて
   論理シミュレーションを行い、順序回路のクロック入力
   端子及びデータ入力端子にイベントが到達したとき該順
   序回路のセットアップ時間又はホールド時間に関するタ
   イミングチェックを行うタイミング検証方法であって、 順序回路が要求する固有のセットアップ時間又はホール
   ド時間に対して長くされた一定の初期タイミングチェッ
   ク基準値を適用して前記タイミングチェックを行う第１
   の検証処理と、 前記第１の検証処理にてタイミングエラーを検出した順
   序回路に対し、そのクロック入力端子とデータ入力端子
   とにタイミングエラーに係るイベントが伝達された活性
   化パスをバックトレースし、それによって得られた活性
   化パス上での信号伝達に関する時間的なばらつきを考慮
   して、セットアップ余裕時間又はホールド余裕時間を求
   め、これを当該順序回路が要求する固有のセットアップ
   時間又はホールド時間と比較してタイミングチェックを
   行なう第２の検証処理と、を含むことを特徴とするタイ
   ミング検証方法。
2. 【請求項２】 第２の検証処理においてタイミングエラ
   ーとされたとき、エラーに係る活性化パスと、そのパス
   上の素子のティピカル遅延時間と、対象論理回路におけ
   る信号伝達の時間的なばらつきの最小値及び最大値とを
   表示手段に表示することを特徴とする請求項１記載のタ
   イミング検証方法。
3. 【請求項３】 第２の検証処理においてセットアップ余
   裕時間又はホールド余裕時間を求めるとき、デバイステ
   ストのためのテスタから入力されるテストパターンの入
   力タイミングのずれとしてのテスタスキュー時間を仮定
   し、これを前記信号伝達に関する時間的なばらつきと同
   様に考慮することを特徴とする請求項１記載のタイミン
   グ検証方法。
4. 【請求項４】 前記第２の検証処理において、ホールド
   時間に関するタイミングチェックは、データ入力端子の
   信号変化時刻に対する、クロック入力端子の信号変化時
   刻の差としての意味を持つ、ｔｍＨ＝（Ｄｔｙｐ−Ｄｂ
   ｍｉｎ−ｔｓ）−（ＣＫｔｙｐ＋ＣＫｂｍａｘ＋ｔｓ）
   を取得し、これが順序回路の要求する固有のホールド時
   間以下のときにはホールドエラーとするものであり、前
   記Ｄｔｙｐはデータ入力端子へ至る活性化パスのティピ
   カル遅延時間、Ｄｂｍｉｎはデータ入力端子へ至る活性
   化パスの遅延ばらつき時間の最小値、ｔｓはテスタスキ
   ュー時間、ＣＫｔｙｐはクロック入力端子へ至る活性化
   パスのティピカル遅延時間、ＣＫｂｍａｘはクロック入
   力端子へ至る活性化パスの遅延ばらつき時間の最大値で
   ある、ことを特徴とする請求項３記載のタイミング検証
   方法。
5. 【請求項５】 前記第２の検証処理において、セットア
   ップ時間に関するタイミングチェックは、前記クロック
   入力端子の信号変化時刻に対する、データ入力端子の信
   号変化時刻の差である、ｔｍＳＨ＝（ＣＫｔｙｐ−ＣＫ
   ｂｍｉｎ−ｔｓ）−（Ｄｔｙｐ＋Ｄｂｍａｘ＋ｔｓ）を
   取得し、これが順序回路の要求する固有のセットアップ
   時間以下のときにはセットアップエラーとするものであ
   り、前記ＣＫｂｍｉｎはクロック入力端子へ至る活性化
   パスの遅延ばらつき時間の最小値、Ｄｂｍａｘはデータ
   入力端子へ至る活性化パスの遅延ばらつき時間の最大値
   である、ことを特徴とする請求項４記載のタイミング検
   証方法。
6. 【請求項６】 論理シミュレーションの対象論理回路を
   定義するために、ファンインテーブル、ファンアウトテ
   ーブル、及び素子テーブルを利用し、 前記素子テーブルは対象論理回路を構成する素子毎に、
   ファンインテーブル先頭アドレス、ファンアウトテーブ
   ル先頭アドレス、ステップ番号毎の出力論理値、ティピ
   カル遅延時間、遅延ばらつき時間の最小値、遅延ばらつ
   き時間の最大値を有し、 ファンインテーブルは前記ファンインテーブル先頭アド
   レス毎に素子テーブル上のファンイン素子を指すアドレ
   ス及び活性化パスバックトレース用テストステップ番号
   を有し、 ファンアウトテーブルはファンアウトテーブル先頭アド
   レス毎に素子テーブル上のファンアウト素子を指すアド
   レスを有し、 前記活性化パスバックトレース用テストステップ番号
   は、論理シミュレーションの進行に従って素子テーブル
   が参照されるとき、参照された素子のファンインテーブ
   ル先頭アドレスが指しているファンインテーブルの対応
   領域に格納された現在のシミュレーションステップ番号
   とされることを特徴とする請求項４又は５に記載のタイ
   ミング検証方法。
7. 【請求項７】 前記バックトレースは、前記第１の検証
   処理にてタイミングエラーが検出された順序回路から当
   該エラーに係るイベント伝達の起点に至るまでの経路を
   探索する処理であり、 第１の検証処理にてタイミングエラーが検出された順序
   回路に対し素子テーブルから対応する素子名のファンイ
   ンテーブル先頭アドレスを取得し、これが指しているフ
   ァンインテーブルの領域から素子テーブル上のファンイ
   ン素子を取得する探索処理と、 この探索処理にて得られたファンイン素子名がイベント
   伝達の起点でない場合には更に、直前の探索処理にて得
   られたファンイン素子に対し素子テーブルから対応する
   素子のファンインテーブル先頭アドレスを取得し、これ
   が指しているファンインテーブルの領域から素子テーブ
   ル上のファンイン素子を取得する探索処理を、イベント
   伝達の起点に至るまで繰り返す処理と、を含むことを特
   徴とする請求項６記載のタイミング検証方法。
8. 【請求項８】 計算機上で模擬すべき論理回路に対し素
   子のティピカル遅延時間を考慮しながらイベントを与え
   て論理シミュレーションを行い、順序回路のクロック入
   力端子及びデータ入力端子にイベントが与えられたとき
   の当該順序回路のセットアップ時間又はホールド時間に
   関するタイミングチェックを行うデータ処理手段と、タ
   イミングのチェック結果を表示する表示手段とを有し、 前記データ処理手段は、順序回路が要求する固有のセッ
   トアップ時間又はホールド時間に対して長くされた一定
   の初期タイミングチェック基準値を適用して前記タイミ
   ングチェックを行う第１の検証処理手段と、 第１の検証処理手段にてタイミングエラーを検出した順
   序回路に対し、そのクロック入力端子とデータ入力端子
   とにタイミングエラーに係るイベントが伝達された活性
   化パスをバックトレースし、それによって得られた活性
   化パス上での信号伝達に関する時間的なばらつきを考慮
   して、セットアップ余裕時間又はホールド余裕時間を求
   め、これを当該順序回路が要求する固有のセットアップ
   時間又はホールド時間と比較してタイミングチェックを
   行なう第２の検証処理手段と、 第２の検証処理手段によって検出されたタイミングエラ
   ーエラーに係る活性化パス、そのパス上の素子のティピ
   カル遅延時間、そして対象論理回路における信号伝達の
   時間的なばらつきの最小値及び最大値を、前記表示手段
   に表示する解析支援処理手段とを含んで成るものである
   ことを特徴とするタイミング検証システム。