JP2001147255A - 自動テスト装置で、集積回路をテストする方法 - Google Patents
自動テスト装置で、集積回路をテストする方法Info
- Publication number
- JP2001147255A JP2001147255A JP2000262267A JP2000262267A JP2001147255A JP 2001147255 A JP2001147255 A JP 2001147255A JP 2000262267 A JP2000262267 A JP 2000262267A JP 2000262267 A JP2000262267 A JP 2000262267A JP 2001147255 A JP2001147255 A JP 2001147255A
- Authority
- JP
- Japan
- Prior art keywords
- timing
- time
- timing generator
- test
- time plate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318307—Generation of test inputs, e.g. test vectors, patterns or sequences computer-aided, e.g. automatic test program generator [ATPG], program translations, test program debugging
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318342—Generation of test inputs, e.g. test vectors, patterns or sequences by preliminary fault modelling, e.g. analysis, simulation
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31907—Modular tester, e.g. controlling and coordinating instruments in a bus based architecture
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31922—Timing generation or clock distribution
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 自動テスト装置１２を使用して、集積回路１
０をテストする方法を提供すること。 【解決手段】 入力ピンおよび対応する出力ピンに用
の、各一連のタイミングまたはタイムプレートは、自動
テスト装置中のタイミング発生器によって制御され、タ
イムプレートの数ｎが、タイミング発生器の数ｍよりも
多いときに、テストは、いくつかのステップで実現さ
れ、タイミング発生器は、第２のステップまたはそれよ
り後のステップの間に他のタイムプレートを実施するた
めに再使用される。テスト時間を最小限にするために、
第２のステップで再使用されるタイミング発生器は、第
１のステップの間に実施されるタイムプレートから第２
のステップに対して実施されるタイムプレートへのプロ
グラミング変更を最小限の回数だけ課す。
０をテストする方法を提供すること。 【解決手段】 入力ピンおよび対応する出力ピンに用
の、各一連のタイミングまたはタイムプレートは、自動
テスト装置中のタイミング発生器によって制御され、タ
イムプレートの数ｎが、タイミング発生器の数ｍよりも
多いときに、テストは、いくつかのステップで実現さ
れ、タイミング発生器は、第２のステップまたはそれよ
り後のステップの間に他のタイムプレートを実施するた
めに再使用される。テスト時間を最小限にするために、
第２のステップで再使用されるタイミング発生器は、第
１のステップの間に実施されるタイムプレートから第２
のステップに対して実施されるタイムプレートへのプロ
グラミング変更を最小限の回数だけ課す。
Description
【０００１】
【発明の属する技術分野】本発明は、自動テスト装置で
集積回路をテストする方法に関する。
集積回路をテストする方法に関する。
【０００２】
【従来の技術】集積回路（ＩＣ）は一般に、通常数十万
よりも多い、多数の電子構成要素を含む。このような回
路の設計および製造が非常に複雑な操作であるため、こ
の設計および製造用の自動ツールが利用可能である。例
えば、所望の集積回路の概略図を確立するためにソフト
ウェア設計ツールが利用可能であり、製造前に回路の動
作をチェックするためにシミュレーションソフトウェア
（またはシミュレータ）もまた利用される。
よりも多い、多数の電子構成要素を含む。このような回
路の設計および製造が非常に複雑な操作であるため、こ
の設計および製造用の自動ツールが利用可能である。例
えば、所望の集積回路の概略図を確立するためにソフト
ウェア設計ツールが利用可能であり、製造前に回路の動
作をチェックするためにシミュレーションソフトウェア
（またはシミュレータ）もまた利用される。
【０００３】製造後は、集積回路の動作およびあり得る
欠陥をテストするために自動テスト装置（ＡＴＥ）が利
用可能である。テストは、入力ピンにテスト信号を加え
ること、および出力ピンで得られた対応する信号を測定
して、それらが期待値を有するか否かをチェックするこ
とにある。より正確には、所与の時間に、信号（または
値）の集合が入力ピンに加えられ、いくらかの遅延の
後、例えば３０ナノ秒（ｎｓ）後に、新しい値の集合が
入力ピンに加えられるなどである。信号および遅延のタ
イミングは、行われるテストに応じて変化する。
欠陥をテストするために自動テスト装置（ＡＴＥ）が利
用可能である。テストは、入力ピンにテスト信号を加え
ること、および出力ピンで得られた対応する信号を測定
して、それらが期待値を有するか否かをチェックするこ
とにある。より正確には、所与の時間に、信号（または
値）の集合が入力ピンに加えられ、いくらかの遅延の
後、例えば３０ナノ秒（ｎｓ）後に、新しい値の集合が
入力ピンに加えられるなどである。信号および遅延のタ
イミングは、行われるテストに応じて変化する。
【０００４】所与の時間における入力ピン上の値の集合
は、ベクトルとして示され、時間における一連のベクト
ルは、テストパターンと呼ばれる。
は、ベクトルとして示され、時間における一連のベクト
ルは、テストパターンと呼ばれる。
【０００５】テストパターンは、回路の設計中に、シミ
ュレータまたは自動テストパターンジェネレータの助け
によって確立される。
ュレータまたは自動テストパターンジェネレータの助け
によって確立される。
【０００６】１つの入力に加えられる、あるいは１つの
出力で検出される１つの信号のタイミングを、ここでは
「タイムプレート」と呼ぶ。言い換えれば、タイムプレ
ートは、信号変化が起こる一連の時間である。例えば、
タイムプレートは、１００ｎｓの期間に対して０ｎｓ、
１０ｎｓ、５０ｎｓである。
出力で検出される１つの信号のタイミングを、ここでは
「タイムプレート」と呼ぶ。言い換えれば、タイムプレ
ートは、信号変化が起こる一連の時間である。例えば、
タイムプレートは、１００ｎｓの期間に対して０ｎｓ、
１０ｎｓ、５０ｎｓである。
【０００７】一般にテストパターンは、通常４０〜１０
０個の、多数のタイムプレートを含む。各タイムプレー
トは、自動テスト装置内部の物理的な装置であるタイミ
ング発生器（タイムセットと呼ばれることもある）によ
って制御される。各タイミング発生器はまた、信号の値
も制御する。
０個の、多数のタイムプレートを含む。各タイムプレー
トは、自動テスト装置内部の物理的な装置であるタイミ
ング発生器（タイムセットと呼ばれることもある）によ
って制御される。各タイミング発生器はまた、信号の値
も制御する。
【０００８】しかし、この自動テスト装置は、限られた
数のタイミング発生器を有する。通常、テストプログラ
ムまたはテストパターンによって使用されるタイムプレ
ートの数は、自動テスト装置中で使用可能なタイミング
発生器の数を超える。この矛盾にうまく対処するため
に、ＡＴＥは、いくつかのステップで動作するようにプ
ログラムされる。第１のステップで、ＡＴＥは、すべて
の使用可能なタイミング発生器を使用し、次のステッ
プ、または次のいくつかのステップで、テスト中の集積
回路のテストプログラムによって必要とされるすべての
タイムプレートを実施するために、タイミング発生器は
再使用される。
数のタイミング発生器を有する。通常、テストプログラ
ムまたはテストパターンによって使用されるタイムプレ
ートの数は、自動テスト装置中で使用可能なタイミング
発生器の数を超える。この矛盾にうまく対処するため
に、ＡＴＥは、いくつかのステップで動作するようにプ
ログラムされる。第１のステップで、ＡＴＥは、すべて
の使用可能なタイミング発生器を使用し、次のステッ
プ、または次のいくつかのステップで、テスト中の集積
回路のテストプログラムによって必要とされるすべての
タイムプレートを実施するために、タイミング発生器は
再使用される。
【０００９】タイミング発生器を再使用することは、タ
イムプレートのタイミングおよび新しい信号の値に対応
するように、それを再プログラムすることを意味する。
イムプレートのタイミングおよび新しい信号の値に対応
するように、それを再プログラムすることを意味する。
【００１０】例えば、ＡＴＥが１６個のタイミング発生
器を有し、テストプログラムが４０個の異なるタイムプ
レートを必要とする場合、第１のステップで、１６個の
タイムプレートが１６個の使用可能なタイミング発生器
上で実施され、中間ステップで、この１６個のタイミン
グ発生器が再プログラムされて、テストプログラムの第
２のステップで使用される他の１６個のタイムプレート
が実施され、その後、次の中間ステップで、８個のタイ
ミング発生器が再プログラムされて、テストプログラム
またはテストパターンの最終ステップの間に起動するこ
とになる残りの８個のタイムプレートが実施される。
器を有し、テストプログラムが４０個の異なるタイムプ
レートを必要とする場合、第１のステップで、１６個の
タイムプレートが１６個の使用可能なタイミング発生器
上で実施され、中間ステップで、この１６個のタイミン
グ発生器が再プログラムされて、テストプログラムの第
２のステップで使用される他の１６個のタイムプレート
が実施され、その後、次の中間ステップで、８個のタイ
ミング発生器が再プログラムされて、テストプログラム
またはテストパターンの最終ステップの間に起動するこ
とになる残りの８個のタイムプレートが実施される。
【００１１】本発明は、テスト時間が、ＡＴＥ中でタイ
ミング発生器が再プログラムされる方式によって決まる
という認識から始まる。ＡＴＥが１６個の使用可能なタ
イミング発生器を有し、テストプログラムのタイムプレ
ートの数が４０個である上の例では、タイミング発生器
とタイムプレートの間の可能なマッピングの数は、ｎ＝
４０タイムプレート間におけるｍ＝１６タイミング発生
器の可能な組合せの数であり、すなわちｎＣｍである。
この数４０Ｃ１６は、６００億よりも多い。考えられる
組合せのそれぞれは、異なるテスト時間を必要とする。
組合せの選択にいくつかの制約があるため、考えられる
実際の数は、通常、ｎＣｍよりも少ない。例えば、いく
つかのテストは、他のテストの前に行わなければならな
い。しかし、これらの制約にもかかわらず、考えられる
組合せの数は非常に大きい。
ミング発生器が再プログラムされる方式によって決まる
という認識から始まる。ＡＴＥが１６個の使用可能なタ
イミング発生器を有し、テストプログラムのタイムプレ
ートの数が４０個である上の例では、タイミング発生器
とタイムプレートの間の可能なマッピングの数は、ｎ＝
４０タイムプレート間におけるｍ＝１６タイミング発生
器の可能な組合せの数であり、すなわちｎＣｍである。
この数４０Ｃ１６は、６００億よりも多い。考えられる
組合せのそれぞれは、異なるテスト時間を必要とする。
組合せの選択にいくつかの制約があるため、考えられる
実際の数は、通常、ｎＣｍよりも少ない。例えば、いく
つかのテストは、他のテストの前に行わなければならな
い。しかし、これらの制約にもかかわらず、考えられる
組合せの数は非常に大きい。
【００１２】知られている技術によれば、組合せの選択
は「手動で」実現される。すなわち、プログラマの理解
に任される。テスト時間は、選択された組合せに応じて
大きな割合で異なる場合があることが発明者によって確
認されている。
は「手動で」実現される。すなわち、プログラマの理解
に任される。テスト時間は、選択された組合せに応じて
大きな割合で異なる場合があることが発明者によって確
認されている。
【００１３】
【発明が解決しようとする課題】したがって本発明は、
テスト時間を最小限にするタイミング発生器の再使用方
法を提供する。従来技術が、この問題に対処しておら
ず、かつ、この理由で、タイミング発生器の数がタイム
プレートの数を下回る場合に、テスト時間を最小限にす
る方法を何も提供していないことに留意されたい。
テスト時間を最小限にするタイミング発生器の再使用方
法を提供する。従来技術が、この問題に対処しておら
ず、かつ、この理由で、タイミング発生器の数がタイム
プレートの数を下回る場合に、テスト時間を最小限にす
る方法を何も提供していないことに留意されたい。
【００１４】
【課題を解決するための手段】本発明は、自動テスト装
置を使用して集積回路をテストする方法に関し、テスト
は、所定のタイミングで各入力ピンに信号を加えるこ
と、および所定のタイミングで出力ピンにおける出力信
号を検出することにある。入力ピンおよび対応する出力
ピン用の、各一連のタイミングまたはタイムプレート
は、自動テスト装置中のタイミング発生器によって制御
され、タイムプレートの数ｎがタイミング発生器の数ｍ
を上回るときに、テストは、いくつかのステップで実現
され、タイミング発生器は、第２のまたはそれより後の
ステップの間に、他のタイムプレートを実施するために
再使用される。これは、第２のステップの間に再使用さ
れるタイミング発生器が、テスト時間を最小限にするた
めに、第１のステップの間に実施されるタイムプレート
から第２のステップに対して実施されるタイムプレート
へのプログラミング変更を最小限の回数だけ課すタイミ
ング発生器であることを特徴とする。
置を使用して集積回路をテストする方法に関し、テスト
は、所定のタイミングで各入力ピンに信号を加えるこ
と、および所定のタイミングで出力ピンにおける出力信
号を検出することにある。入力ピンおよび対応する出力
ピン用の、各一連のタイミングまたはタイムプレート
は、自動テスト装置中のタイミング発生器によって制御
され、タイムプレートの数ｎがタイミング発生器の数ｍ
を上回るときに、テストは、いくつかのステップで実現
され、タイミング発生器は、第２のまたはそれより後の
ステップの間に、他のタイムプレートを実施するために
再使用される。これは、第２のステップの間に再使用さ
れるタイミング発生器が、テスト時間を最小限にするた
めに、第１のステップの間に実施されるタイムプレート
から第２のステップに対して実施されるタイムプレート
へのプログラミング変更を最小限の回数だけ課すタイミ
ング発生器であることを特徴とする。
【００１５】再プログラミング変更は、タイミングの変
更および／または形式の変更である。例えば、あるタイ
ミング発生器が、例えば０、２０、５０ｎｓのタイミン
グのタイムプレート用にプログラムされており、テスト
の第１のステップの間に実施されていない同じタイミン
グを有する別のタイムプレートがある場合、このタイミ
ング発生器は、同じタイムプレートで再使用されること
になり、再プログラムのための時間は必要とされないこ
とになる。同じタイミングのタイムプレートは他にない
が、その代わりに、例えば０、２０、７０ｎｓのタイム
プレートおよび別の０、３０、７０ｎｓのタイムプレー
トがある場合、１番目のタイムプレートが選択されるこ
とになる。というのは、それは、２番目の場合に２つの
時間パラメータの変更（２０から３０へ、および５０か
ら７０へ）が必要なのに対し、１つの時間パラメータの
変更（５０から７０ｎｓへ）だけしか必要としないから
である。
更および／または形式の変更である。例えば、あるタイ
ミング発生器が、例えば０、２０、５０ｎｓのタイミン
グのタイムプレート用にプログラムされており、テスト
の第１のステップの間に実施されていない同じタイミン
グを有する別のタイムプレートがある場合、このタイミ
ング発生器は、同じタイムプレートで再使用されること
になり、再プログラムのための時間は必要とされないこ
とになる。同じタイミングのタイムプレートは他にない
が、その代わりに、例えば０、２０、７０ｎｓのタイム
プレートおよび別の０、３０、７０ｎｓのタイムプレー
トがある場合、１番目のタイムプレートが選択されるこ
とになる。というのは、それは、２番目の場合に２つの
時間パラメータの変更（２０から３０へ、および５０か
ら７０へ）が必要なのに対し、１つの時間パラメータの
変更（５０から７０ｎｓへ）だけしか必要としないから
である。
【００１６】事実、変更される時間パラメータおよび信
号パラメータの数が少なくなるほど、変更のための時間
は短くなり、したがってテスト時間は短くなることが確
認されている。
号パラメータの数が少なくなるほど、変更のための時間
は短くなり、したがってテスト時間は短くなることが確
認されている。
【００１７】この方法を使用すれば、テスト時間は、
「手動で」すなわちプログラマの理解に任せて実現され
るタイミング発生器へのタイムプレートのマッピングに
よって得られるテスト時間に対し、約２０％削減するこ
とができる。
「手動で」すなわちプログラマの理解に任せて実現され
るタイミング発生器へのタイムプレートのマッピングに
よって得られるテスト時間に対し、約２０％削減するこ
とができる。
【００１８】再プログラムすべきタイミング発生器を選
択するために数えられる変更の回数は、タイミング変更
と形式変更の加算であることが好ましい。
択するために数えられる変更の回数は、タイミング変更
と形式変更の加算であることが好ましい。
【００１９】本発明によるテスト方法は、自動テスト装
置を制御するコンピュータプログラムの形で実現される
ことが好ましい。このコンピュータプログラムは、以下
の方法によって自動的に作成することができる。
置を制御するコンピュータプログラムの形で実現される
ことが好ましい。このコンピュータプログラムは、以下
の方法によって自動的に作成することができる。
【００２０】考えられるタイムプレートの対ごとに、一
方のタイムプレートを他方のタイムプレートに変換する
ために実施される変更の回数が決定され、あるステップ
から次のステップに再使用されることになるタイミング
発生器とこれらのタイミング発生器中で実施されること
になるタイムプレートとは、前記あるステップの間に使
用されるタイムプレートを次のステップの間に使用され
るタイムプレートに変換するための変更の回数が最小限
になるようなものである。
方のタイムプレートを他方のタイムプレートに変換する
ために実施される変更の回数が決定され、あるステップ
から次のステップに再使用されることになるタイミング
発生器とこれらのタイミング発生器中で実施されること
になるタイムプレートとは、前記あるステップの間に使
用されるタイムプレートを次のステップの間に使用され
るタイムプレートに変換するための変更の回数が最小限
になるようなものである。
【００２１】すべての対に対する前記変更の回数は、連
続して使用されるためにメモリに保持されることが好ま
しい。
続して使用されるためにメモリに保持されることが好ま
しい。
【００２２】タイムプレートの対は、行と列が、同一で
ありタイムプレートに対応する、対称行列の形をとるこ
とができる。
ありタイムプレートに対応する、対称行列の形をとるこ
とができる。
【００２３】テストプログラムを自動的に決定するこの
方法が、従来の経験的方法よりもずっと速いことは、理
解されるであろう。
方法が、従来の経験的方法よりもずっと速いことは、理
解されるであろう。
【００２４】本発明はまた、本明細書で上に述べたテス
トステップを含む集積回路を製造する方法にも関する。
トステップを含む集積回路を製造する方法にも関する。
【００２５】本発明はまた、集積回路用の自動テスト装
置に関し、この自動テスト装置は、所定のタイミングで
回路の各入力ピンに信号を加える手段と、所定のタイミ
ングで出力ピンにおける出力信号を検出する手段と、そ
れぞれの機能が、入力ピンおよび対応する出力ピン用
の、各一連のタイミングまたはタイムプレートを制御す
るタイミング発生器と、タイムプレートの数ｎが、タイ
ミング発生器の数ｍを上回るときに、いくつかのステッ
プで、テストを実現する手段であって、第２のステップ
またはそれより後のステップで、他のタイムプレートを
実施するためにタイミング発生器を再使用する手段とを
含む、テストを実現する手段とを含む。この装置は、タ
イミング発生器を再使用する手段が、テスト時間を最小
限にするために、第１のステップの間に実施されるタイ
ムプレートから第２のステップに対して実施されるタイ
ムプレートへのプログラミング変更を最小限の回数だけ
課すタイミング発生器を決定する手段を含むことを特徴
とする。
置に関し、この自動テスト装置は、所定のタイミングで
回路の各入力ピンに信号を加える手段と、所定のタイミ
ングで出力ピンにおける出力信号を検出する手段と、そ
れぞれの機能が、入力ピンおよび対応する出力ピン用
の、各一連のタイミングまたはタイムプレートを制御す
るタイミング発生器と、タイムプレートの数ｎが、タイ
ミング発生器の数ｍを上回るときに、いくつかのステッ
プで、テストを実現する手段であって、第２のステップ
またはそれより後のステップで、他のタイムプレートを
実施するためにタイミング発生器を再使用する手段とを
含む、テストを実現する手段とを含む。この装置は、タ
イミング発生器を再使用する手段が、テスト時間を最小
限にするために、第１のステップの間に実施されるタイ
ムプレートから第２のステップに対して実施されるタイ
ムプレートへのプログラミング変更を最小限の回数だけ
課すタイミング発生器を決定する手段を含むことを特徴
とする。
【００２６】一実施形態では、最小限のプログラミング
変更を課すタイミング発生器を決定する手段は、タイミ
ング変更の回数と形式変更の回数とを加算する手段を含
む。
変更を課すタイミング発生器を決定する手段は、タイミ
ング変更の回数と形式変更の回数とを加算する手段を含
む。
【００２７】本発明の他の特徴および利点を、そのある
実施形態の記述によって記載するが、この記述は、後続
の図面との関連で述べる。
実施形態の記述によって記載するが、この記述は、後続
の図面との関連で述べる。
【００２８】テストは、集積回路、特に大規模集積回路
の生産中に、現在一般に実施されるが、製造された回路
の正しい動作を生産中にチェックして欠陥を検出するた
めにテストが必要であることを、ここで想起されたい。
これらのテストは、回路の設計中に準備される。
の生産中に、現在一般に実施されるが、製造された回路
の正しい動作を生産中にチェックして欠陥を検出するた
めにテストが必要であることを、ここで想起されたい。
これらのテストは、回路の設計中に準備される。
【００２９】回路の設計ならびに関連するテストに対
し、設計者が作業するのを助けるために市販のツールが
利用可能である。しかし、これらのツールのほとんど
は、ＩＣの設計、特定化、および妥当性検査に適する
が、現在の時点では、テストプログラムを生成するのに
利用可能な少数のツールは、最適なテストを提供しな
い。
し、設計者が作業するのを助けるために市販のツールが
利用可能である。しかし、これらのツールのほとんど
は、ＩＣの設計、特定化、および妥当性検査に適する
が、現在の時点では、テストプログラムを生成するのに
利用可能な少数のツールは、最適なテストを提供しな
い。
【００３０】
【発明の実施の形態】図１に表すように、テスト中の集
積回路１０は、入力ピンＩ１．．．Ｉｐおよび出力ピン
Ｏ１．．．Ｏｒを備える。この回路１０をテストするた
めに、回路１０の入力Ｉ１．．．Ｉｐにテスト信号を与
えるための複数の端子Ｔ１．．．Ｔｐ ’と、出力
Ｏ１．．．Ｏｒで得られる信号を検出するための複数の
端子Ｄ１．．．Ｄｒ’とを有する自動テスト装置１２が
使用される。自動テスト装置１２が、異なる数のピンを
有する異なる種類の回路と共に使用するように設計され
ているため、装置１２の端子Ｔｉの数ｐ’および端子Ｄ
ｊの数ｒ’は、それぞれテスト中の回路１０のｐおよび
ｒの数よりも多い。
積回路１０は、入力ピンＩ１．．．Ｉｐおよび出力ピン
Ｏ１．．．Ｏｒを備える。この回路１０をテストするた
めに、回路１０の入力Ｉ１．．．Ｉｐにテスト信号を与
えるための複数の端子Ｔ１．．．Ｔｐ ’と、出力
Ｏ１．．．Ｏｒで得られる信号を検出するための複数の
端子Ｄ１．．．Ｄｒ’とを有する自動テスト装置１２が
使用される。自動テスト装置１２が、異なる数のピンを
有する異なる種類の回路と共に使用するように設計され
ているため、装置１２の端子Ｔｉの数ｐ’および端子Ｄ
ｊの数ｒ’は、それぞれテスト中の回路１０のｐおよび
ｒの数よりも多い。
【００３１】装置１２は、コンピュータ１４に結合さ
れ、このコンピュータ１４の役割は、装置１２上でテス
トプログラムを実施および制御し、テストの結果を制御
することである。
れ、このコンピュータ１４の役割は、装置１２上でテス
トプログラムを実施および制御し、テストの結果を制御
することである。
【００３２】端子ＴｉおよびＤｊ上で生成または検出さ
れた信号は、所与の値および正確なタイミングを有さな
ければならない。これらの値およびタイミングは、標準
形式Ｗｇｌを有する。値はどんな形式でもよい。この例
では、形式は「ｒｅｔｕｒｎ−ｔｏ−ｚｅｒｏ（Ｒ
Ｚ）」または「ｎｏｎ−ｒｅｔｕｒｎ−ｔｏ−ｚｅｒｏ
（ＮＲＺ）」である。
れた信号は、所与の値および正確なタイミングを有さな
ければならない。これらの値およびタイミングは、標準
形式Ｗｇｌを有する。値はどんな形式でもよい。この例
では、形式は「ｒｅｔｕｒｎ−ｔｏ−ｚｅｒｏ（Ｒ
Ｚ）」または「ｎｏｎ−ｒｅｔｕｒｎ−ｔｏ−ｚｅｒｏ
（ＮＲＺ）」である。
【００３３】例えば、入力Ｉｉ用のテストパターンは、
１００ｎｓの期間の０ｎｓで値ゼロを有する信号を伴う
ＲＺ形式を有し、１０ｎｓでテスト信号Ｓが加えられ、
５０ｎｓ後に信号はゼロに戻る。この例では、対応する
出力ピンＯｊで、出力信号Ｑは９０ｎｓで検出される。
この出力信号が期待値を有する場合、欠陥はなく（テス
トが欠陥テストの場合）、信号が期待と異なる値を有す
る場合、これは欠陥の指示である。
１００ｎｓの期間の０ｎｓで値ゼロを有する信号を伴う
ＲＺ形式を有し、１０ｎｓでテスト信号Ｓが加えられ、
５０ｎｓ後に信号はゼロに戻る。この例では、対応する
出力ピンＯｊで、出力信号Ｑは９０ｎｓで検出される。
この出力信号が期待値を有する場合、欠陥はなく（テス
トが欠陥テストの場合）、信号が期待と異なる値を有す
る場合、これは欠陥の指示である。
【００３４】これらの入力信号および出力信号のタイミ
ングおよび値を制御するために、自動テスト装置１２
に、複数のタイミング発生器（詳しく表してはいない）
が備わり、これらのそれぞれは、入力信号のタイミング
および値と、対応する出力信号のタイミングを制御す
る。前述の例では、１つのタイミング発生器が、時間
０、１０、５０ｎｓで入力を制御し、時間０および９０
ｎｓで出力を制御する。
ングおよび値を制御するために、自動テスト装置１２
に、複数のタイミング発生器（詳しく表してはいない）
が備わり、これらのそれぞれは、入力信号のタイミング
および値と、対応する出力信号のタイミングを制御す
る。前述の例では、１つのタイミング発生器が、時間
０、１０、５０ｎｓで入力を制御し、時間０および９０
ｎｓで出力を制御する。
【００３５】所与のテストにｎ個のパターンすなわちｎ
個のタイムプレートがあり、各タイムプレートに対応す
る形式がある。各タイムプレートは、タイミング発生器
上で実施されなければならない。しかし一般に、特にデ
ィジタル回路の場合、数ｎは、装置１２中で使用可能な
タイミング発生器の数ｍを超える。これが、テストが連
続して実現される理由である。第１のステップで、テス
トのｎ個のタイムプレート中のｍ個のタイムプレート
が、ｍ個の対応するタイミング発生器上で実施される。
その後、次の１つ（または複数の）ステップの間に、残
りの（ｎ−ｍ）個のタイムプレートを実施するために、
他のタイミング発生器が再使用される。
個のタイムプレートがあり、各タイムプレートに対応す
る形式がある。各タイムプレートは、タイミング発生器
上で実施されなければならない。しかし一般に、特にデ
ィジタル回路の場合、数ｎは、装置１２中で使用可能な
タイミング発生器の数ｍを超える。これが、テストが連
続して実現される理由である。第１のステップで、テス
トのｎ個のタイムプレート中のｍ個のタイムプレート
が、ｍ個の対応するタイミング発生器上で実施される。
その後、次の１つ（または複数の）ステップの間に、残
りの（ｎ−ｍ）個のタイムプレートを実施するために、
他のタイミング発生器が再使用される。
【００３６】本発明によれば、次のステップの間に実施
されるタイムプレートは、対応するタイミング発生器の
再プログラムを最小限にするものである。より正確に
は、第１のステップの間に、所与のタイムプレートが、
所与のタイミング発生器上で実施される場合、この所与
のタイミング発生器は、第１のステップの間に実施され
た所与のタイムプレートに対して最小限の変化を有する
タイムプレートを実施するように、次のステップの間に
再使用されることになる。
されるタイムプレートは、対応するタイミング発生器の
再プログラムを最小限にするものである。より正確に
は、第１のステップの間に、所与のタイムプレートが、
所与のタイミング発生器上で実施される場合、この所与
のタイミング発生器は、第１のステップの間に実施され
た所与のタイムプレートに対して最小限の変化を有する
タイムプレートを実施するように、次のステップの間に
再使用されることになる。
【００３７】この方法が理解されるように、ここで簡単
な例を挙げる。
な例を挙げる。
【００３８】テスト中の回路１０が、入力ピン１本およ
び出力ピン１本しか有さず、また、自動テスト装置が、
２つのタイミング発生器しか有しないと仮定する。しか
し、テストプログラムは、それぞれが２つのタイムプレ
ートに対応する２つのＷｇｌファイル中に構成された、
４つのタイムプレートを有する。ここで、Ｗｇｌファイ
ルは、タイミングと信号の値の組合せであることを想起
されたい。
び出力ピン１本しか有さず、また、自動テスト装置が、
２つのタイミング発生器しか有しないと仮定する。しか
し、テストプログラムは、それぞれが２つのタイムプレ
ートに対応する２つのＷｇｌファイル中に構成された、
４つのタイムプレートを有する。ここで、Ｗｇｌファイ
ルは、タイミングと信号の値の組合せであることを想起
されたい。
【００３９】各タイムプレートは、１００ｎｓの期間を
有する。
有する。
【００４０】第１のＷｇｌファイルａは、２つのタイム
プレートａ１およびａ２を有し、これらは次の通りであ
る。 １）ａ１ ＲＺ形式を有する。 入力の場合：０ｎｓで、信号Ｄ（「下げる」またはゼロ
用）であり、１０ｎｓで、信号Ｓすなわちテストパター
ンによって課される信号が現れ、５０ｎｓで、信号Ｄに
戻る。 出力の場合：０ｎｓで、信号の測定なし、９０ｎｓで、
測定が行われる（信号Ｑ）。 ２）ａ２ ＮＲＺ形式を有する。 入力の場合：０ｎｓで、信号Ｓ（テスト信号）が現れ
る。 出力の場合：９０ｎｓで、測定が行われる（信号Ｑ）。
プレートａ１およびａ２を有し、これらは次の通りであ
る。 １）ａ１ ＲＺ形式を有する。 入力の場合：０ｎｓで、信号Ｄ（「下げる」またはゼロ
用）であり、１０ｎｓで、信号Ｓすなわちテストパター
ンによって課される信号が現れ、５０ｎｓで、信号Ｄに
戻る。 出力の場合：０ｎｓで、信号の測定なし、９０ｎｓで、
測定が行われる（信号Ｑ）。 ２）ａ２ ＮＲＺ形式を有する。 入力の場合：０ｎｓで、信号Ｓ（テスト信号）が現れ
る。 出力の場合：９０ｎｓで、測定が行われる（信号Ｑ）。
【００４１】第２のＷｇｌファイルｂもまた、２つのタ
イムプレートｂ１およびｂ２を有し、第１のタイムプレ
ートｂ１は、ＲＺ形式を有する入力に対応し、第２のタ
イムプレートｂ２は、ＮＲＺ形式を有する出力に対応す
る。 １．タイムプレートｂ１の場合、タイミングは、 入力：０ｎｓで信号Ｄ、２０ｎｓで（テストパターン
の）信号Ｓ、８０ｎｓで信号Ｄに戻る。出力の場合、９
０ｎｓで測定が行われる。 ２．タイムプレートｂ２の場合（ＲＮＺ形式を有す
る）、入力では、０ｎｓで信号Ｓが確立され、出力で
は、８０ｎｓで測定が行われる。
イムプレートｂ１およびｂ２を有し、第１のタイムプレ
ートｂ１は、ＲＺ形式を有する入力に対応し、第２のタ
イムプレートｂ２は、ＮＲＺ形式を有する出力に対応す
る。 １．タイムプレートｂ１の場合、タイミングは、 入力：０ｎｓで信号Ｄ、２０ｎｓで（テストパターン
の）信号Ｓ、８０ｎｓで信号Ｄに戻る。出力の場合、９
０ｎｓで測定が行われる。 ２．タイムプレートｂ２の場合（ＲＮＺ形式を有す
る）、入力では、０ｎｓで信号Ｓが確立され、出力で
は、８０ｎｓで測定が行われる。
【００４２】すべてのタイムプレートのタイミングおよ
び形式の特徴から見て、かつ、テストプログラムに関連
する制約（後で説明する）から見て、タイミング発生器
を再使用する様々な可能性は、次の通りである。
び形式の特徴から見て、かつ、テストプログラムに関連
する制約（後で説明する）から見て、タイミング発生器
を再使用する様々な可能性は、次の通りである。
【００４３】１．この例では、ａ２とａ１はテストプロ
グラム中で同時に実行する可能性があるため、ａ１から
ａ２への、またはａ２からａ１への変化は不可能であ
る。
グラム中で同時に実行する可能性があるため、ａ１から
ａ２への、またはａ２からａ１への変化は不可能であ
る。
【００４４】２．ａ１からｂ１への変化、またはその
逆。入力の場合、タイミング１０ｎｓは、２０ｎｓに変
更されなければならず、タイミング５０ｎｓは、８０ｎ
ｓに変更されなければならならない。出力の場合、変更
は何も必要ない。さらに、信号の形式も同じである。こ
の場合、変更すべきパラメータの数は２つである。
逆。入力の場合、タイミング１０ｎｓは、２０ｎｓに変
更されなければならず、タイミング５０ｎｓは、８０ｎ
ｓに変更されなければならならない。出力の場合、変更
は何も必要ない。さらに、信号の形式も同じである。こ
の場合、変更すべきパラメータの数は２つである。
【００４５】３．ａ２からｂ１へ、またはｂ１からａ２
へ。変更の回数は３つである。１つは形式に対して、２
つはタイミング（入力）に対してである。
へ。変更の回数は３つである。１つは形式に対して、２
つはタイミング（入力）に対してである。
【００４６】４．ａ２からｂ２へ、またはその逆。形式
は同じであり、出力の場合に１つのタイミング変更があ
るだけである。したがって、変更の回数は１つである。
は同じであり、出力の場合に１つのタイミング変更があ
るだけである。したがって、変更の回数は１つである。
【００４７】５．ｂ１からｂ２への変化、またはその逆
は、１．の場合と同じ理由で不可能である。
は、１．の場合と同じ理由で不可能である。
【００４８】選択されることになる再プログラムは、変
更の回数が最小限になるものから選択される。最も少な
いのは、ａ２からｂ２への変化であり、２番目に少ない
のは、ａ１からｂ１への変化である。したがって、ａ１
およびｂ１が第１のタイミング発生器を使用し、ａ２お
よびｂ２が第２のタイミング発生器を使用することにな
る。
更の回数が最小限になるものから選択される。最も少な
いのは、ａ２からｂ２への変化であり、２番目に少ない
のは、ａ１からｂ１への変化である。したがって、ａ１
およびｂ１が第１のタイミング発生器を使用し、ａ２お
よびｂ２が第２のタイミング発生器を使用することにな
る。
【００４９】これらの変更は、すべて、以下の行列また
は２次元配列に要約することができる。
は２次元配列に要約することができる。
【００５０】 "ａ１" "ａ２" "ｂ１" "ｂ２" "ａ１" ０ −１ ２ ４ "ａ２" −１ ０ ３ １ "ｂ１" ２ ３ ０ −１ "ｂ２" ４ １ −１ ０ この行列で、「−１」は、本明細書で上に説明した不可
能な転換を意味する。
能な転換を意味する。
【００５１】前述の方法を使用すれば、最小限の再プロ
グラムが選択される事実により、テスト時間は最小限に
なる。
グラムが選択される事実により、テスト時間は最小限に
なる。
【００５２】特定の集積回路それぞれに対する装置１２
のプログラミングは、図２に表す流れ図によって自動的
に作成することができる。この流れ図が、本記述の肝要
な部分であることを指摘しておく。
のプログラミングは、図２に表す流れ図によって自動的
に作成することができる。この流れ図が、本記述の肝要
な部分であることを指摘しておく。
【００５３】開始（ステップ２０）の後、Ｗｇｌファイ
ルが解析される、すなわち選択的に読み取られる（ステ
ップ２２）。言い換えれば、プログラムは、最初にＷｇ
ｌ第１番を検討し、その後Ｗｇｌ第２番を検討し、以下
同様となる。
ルが解析される、すなわち選択的に読み取られる（ステ
ップ２２）。言い換えれば、プログラムは、最初にＷｇ
ｌ第１番を検討し、その後Ｗｇｌ第２番を検討し、以下
同様となる。
【００５４】その後、各Ｗｇｌ、例えばプログラムの最
初に読み取られた第１のＷｇｌに対して、プログラム
は、次のステップ２４を有し、この間に、この第１のＷ
ｇｌからタイムプレートが抽出される。
初に読み取られた第１のＷｇｌに対して、プログラム
は、次のステップ２４を有し、この間に、この第１のＷ
ｇｌからタイムプレートが抽出される。
【００５５】抽出されたタイムプレートは、タイムプレ
ートデータベース２８に記憶される（矢印２６）。
ートデータベース２８に記憶される（矢印２６）。
【００５６】ステップ２４の後、ステップ３０の間に、
すべてのＷｇｌが検討されたか否かがチェックされる。
すべてのＷｇｌが検討されたか否かがチェックされる。
【００５７】すべてのＷｇｌを読み取った後、タイムプ
レートデータベース２８のコンテンツを使用して、２次
元配列（行列）が埋められる（二重の矢印３４）（ステ
ップ３２）。この行列は、タイムプレートの対のそれぞ
れに対し、一方のタイムプレートを他方のタイムプレー
トに変換するのに必要な時間変更および形式変更の回数
を与える。この数が小さいほど、対応するタイミング発
生器を再プログラムするのに必要な時間は短くなり、し
たがって、この変更による総テスト時間への寄与も低く
なる。
レートデータベース２８のコンテンツを使用して、２次
元配列（行列）が埋められる（二重の矢印３４）（ステ
ップ３２）。この行列は、タイムプレートの対のそれぞ
れに対し、一方のタイムプレートを他方のタイムプレー
トに変換するのに必要な時間変更および形式変更の回数
を与える。この数が小さいほど、対応するタイミング発
生器を再プログラムするのに必要な時間は短くなり、し
たがって、この変更による総テスト時間への寄与も低く
なる。
【００５８】行列は、データベース２８に記憶される。
【００５９】その後、プログラムは、（ステップ３６）
行列または二次元配列中の最小の数を選択する。
行列または二次元配列中の最小の数を選択する。
【００６０】プログラムが行列の中から最小の数を選択
したステップ３６の後、二次元配列は、この選択を考慮
するように修正される。対応するタイミング発生器は、
すでに第２のステップに使用されている。これは、ステ
ップ３８（タイムプレートタイミング発生器の表を埋め
る）に対応する。ステップ３６および３８は、対応する
タイミング発生器が再プログラムされることになるタイ
ミングまたはステップの指示によって、テストプログラ
ムのすべてのタイムプレートが実施されるまで繰り返さ
れる。
したステップ３６の後、二次元配列は、この選択を考慮
するように修正される。対応するタイミング発生器は、
すでに第２のステップに使用されている。これは、ステ
ップ３８（タイムプレートタイミング発生器の表を埋め
る）に対応する。ステップ３６および３８は、対応する
タイミング発生器が再プログラムされることになるタイ
ミングまたはステップの指示によって、テストプログラ
ムのすべてのタイムプレートが実施されるまで繰り返さ
れる。
【００６１】最終的に、プログラムは、信号の値を考慮
するためにＷｇｌを新たにチェックし（ステップ４
０）、値とタイミングの組合せが装置１２中で実施され
る（ステップ４２）。このチェックは、すべてのＷｇｌ
に対して行われる（ステップ４４）。
するためにＷｇｌを新たにチェックし（ステップ４
０）、値とタイミングの組合せが装置１２中で実施され
る（ステップ４２）。このチェックは、すべてのＷｇｌ
に対して行われる（ステップ４４）。
【００６２】一実施形態では、最終テストプログラム
は、自動テスト装置中の処理装置中で実施され、図２に
よって述べたプログラムもまた、テスト装置中の同じ処
理装置または別の処理装置中で実施される。本発明によ
るプログラムは、当業者には難なく理解できるであろう
いくつかのソフトウェアモジュールによって実現するこ
とができる。
は、自動テスト装置中の処理装置中で実施され、図２に
よって述べたプログラムもまた、テスト装置中の同じ処
理装置または別の処理装置中で実施される。本発明によ
るプログラムは、当業者には難なく理解できるであろう
いくつかのソフトウェアモジュールによって実現するこ
とができる。
【図１】自動テスト装置およびテスト中の集積回路の概
略図である。
略図である。
【図２】本発明による方法を制御するプログラムのステ
ップを示す流れ図である。
ップを示す流れ図である。
１０ 集積回路 １２ 自動テスト装置 １４ コンピュータ ２８ タイムプレートデータベース Ｉ１、Ｉｐ、Ｉｉ 入力ピン Ｏ１、Ｏｒ、Ｏｊ 出力ピン Ｔ１、Ｔｐ’、Ｄ１、Ｄｒ’ 端子
Claims (9)
- 【請求項１】 自動テスト装置（１２）を使用して集積
回路（１０）をテストする方法であり、 テストが、所定のタイミングで各入力ピン（Ｉｉ）に信
号を加えること、および所定のタイミングで出力ピン
（Ｏｊ）における出力信号を検出することからなり、入
力ピンおよび対応する出力ピン用の、各一連のタイミン
グまたはタイムプレートが、前記自動テスト装置（１
２）内のタイミング発生器によって制御され、タイムプ
レートの数（ｎ）が、タイミング発生器の数（ｍ）を上
回るときに、前記テストが、いくつかのステップで実現
され、タイミング発生器が、第２のステップまたはその
後のステップの間に、他のタイムプレートを実施するた
めに再使用される方法であって、 第２のステップの間に再使用されるタイミング発生器
が、テスト時間を最小限にするために、第１のステップ
の間に実施されるタイムプレートから第２のステップに
対して実施されるタイムプレートへのプログラミング変
更を最小限の回数だけ課すタイミング発生器であること
を特徴とする方法。 - 【請求項２】 再プログラムすべきタイミング発生器を
選択するために数えられる変更の回数が、タイミング変
更と形式変更との加算であることを特徴とする請求項１
に記載の方法。 - 【請求項３】 連続するステップの間に使用されること
になるタイムプレートが、同じタイミング発生器上で実
施されるままであることを特徴とする請求項１または２
に記載の方法。 - 【請求項４】 前記その後のステップの間に再使用され
ることになるタイミング発生器を選択するために、考え
られるタイムプレートの対ごとに、一方のタイムプレー
トを他方のタイムプレートに変換するために実施される
変更の回数が決定され、 あるステップから次のステップに再使用されることにな
るタイミング発生器と、当該タイミング発生器で実施さ
れることになるタイムプレートとが、前記あるステップ
の間に使用されるタイムプレートを次のステップの間に
使用されるタイムプレートに変換するための変更の回数
が、最小限になるようなものであることを特徴とする請
求項１から３のいずれか一項に記載の方法。 - 【請求項５】 すべての対に対する前記変更の回数が、
連続して使用されるためにメモリ（２８）に保持される
ことを特徴とする請求項４に記載の方法。 - 【請求項６】 集積回路（１０）をテストする自動テス
ト装置（１２）であり、 所定のタイミングで、前記集積回路の各入力ピン
（Ｉｉ）に信号を加える手段と、 所定のタイミングで、出力ピン（Ｏｊ）における出力信
号を検出する手段と、 それぞれが、入力ピンおよび対応する出力ピン用の、各
一連のタイミングまたはタイムプレートを制御する機能
を有するタイミング発生器と、 タイムプレートの数（ｎ）が、タイミング発生器の数
（ｍ）を上回るときに、いくつかのステップで、テスト
を実現する手段であって、第２のステップまたはその後
のステップで、他のタイムプレートを実施するために、
タイミング発生器を再使用する手段を含む、テストを実
現する手段とを含む自動テスト装置であって、 当該タイミング発生器を再使用する手段が、テスト時間
を最小限にするために、第１のステップの間に実施され
るタイムプレートから第２のステップの間に実施される
タイムプレートへのプログラミング変更を最小限の回数
だけ課すタイミング発生器を決定する手段を含むことを
特徴とする自動テスト装置。 - 【請求項７】 最小限のプログラミング変更を課すタイ
ミング発生器を決定する手段が、タイミング変更の回数
を形式変更の回数に加算する手段を含むことを特徴とす
る請求項６に記載の自動テスト装置。 - 【請求項８】 最小限の回数のプログラミング変更を課
すタイミング発生器を決定する手段が、連続するステッ
プの間に使用されるタイムプレートに対して同じタイミ
ング発生器を使用する手段を含むことを特徴とする請求
項６または７に記載の自動テスト装置。 - 【請求項９】 自動テスト装置（１２）を利用するテス
トステップを含む集積回路を製造する方法であり、 テストが、所定のタイミングで各入力ピン（Ｉｉ）に信
号を加えること、および所定のタイミングで出力ピン
（Ｏｊ）における出力信号を検出することからなり、入
力ピンおよび対応する出力ピン用の、各一連のタイミン
グまたはタイムプレートが、前記自動テスト装置（１
２）内のタイミング発生器によって制御され、タイムプ
レートの数（ｎ）が、タイミング発生器の数（ｍ）を上
回るときに、前記テストが、いくつかのステップで実現
され、タイミング発生器が、第２のまたはその後のステ
ップの間に、他のタイムプレートを実施するために再使
用される方法であって、 第２のステップの間に再使用されるタイミング発生器
が、テスト時間を最小限にするために、第１のステップ
の間に実施されるタイムプレートから第２のステップに
対して実施されるタイムプレートへのプログラミング変
更を最小限の回数だけ課すタイミング発生器であること
を特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP99402253A EP1085335A1 (en) | 1999-09-14 | 1999-09-14 | Method and apparatus for testing integrated circuits with automatic test equipment |
| EP99402253.1 | 1999-09-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001147255A true JP2001147255A (ja) | 2001-05-29 |
Family
ID=8242111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000262267A Withdrawn JP2001147255A (ja) | 1999-09-14 | 2000-08-31 | 自動テスト装置で、集積回路をテストする方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6704893B1 (ja) |
| EP (1) | EP1085335A1 (ja) |
| JP (1) | JP2001147255A (ja) |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8160864B1 (en) | 2000-10-26 | 2012-04-17 | Cypress Semiconductor Corporation | In-circuit emulator and pod synchronized boot |
| US6724220B1 (en) | 2000-10-26 | 2004-04-20 | Cyress Semiconductor Corporation | Programmable microcontroller architecture (mixed analog/digital) |
| US8103496B1 (en) | 2000-10-26 | 2012-01-24 | Cypress Semicondutor Corporation | Breakpoint control in an in-circuit emulation system |
| US8149048B1 (en) | 2000-10-26 | 2012-04-03 | Cypress Semiconductor Corporation | Apparatus and method for programmable power management in a programmable analog circuit block |
| US8176296B2 (en) | 2000-10-26 | 2012-05-08 | Cypress Semiconductor Corporation | Programmable microcontroller architecture |
| US7765095B1 (en) | 2000-10-26 | 2010-07-27 | Cypress Semiconductor Corporation | Conditional branching in an in-circuit emulation system |
| US7406674B1 (en) | 2001-10-24 | 2008-07-29 | Cypress Semiconductor Corporation | Method and apparatus for generating microcontroller configuration information |
| US8078970B1 (en) | 2001-11-09 | 2011-12-13 | Cypress Semiconductor Corporation | Graphical user interface with user-selectable list-box |
| US8042093B1 (en) | 2001-11-15 | 2011-10-18 | Cypress Semiconductor Corporation | System providing automatic source code generation for personalization and parameterization of user modules |
| US6971004B1 (en) | 2001-11-19 | 2005-11-29 | Cypress Semiconductor Corp. | System and method of dynamically reconfiguring a programmable integrated circuit |
| US8069405B1 (en) | 2001-11-19 | 2011-11-29 | Cypress Semiconductor Corporation | User interface for efficiently browsing an electronic document using data-driven tabs |
| US7774190B1 (en) | 2001-11-19 | 2010-08-10 | Cypress Semiconductor Corporation | Sleep and stall in an in-circuit emulation system |
| US7770113B1 (en) * | 2001-11-19 | 2010-08-03 | Cypress Semiconductor Corporation | System and method for dynamically generating a configuration datasheet |
| US7844437B1 (en) | 2001-11-19 | 2010-11-30 | Cypress Semiconductor Corporation | System and method for performing next placements and pruning of disallowed placements for programming an integrated circuit |
| US8103497B1 (en) | 2002-03-28 | 2012-01-24 | Cypress Semiconductor Corporation | External interface for event architecture |
| US7308608B1 (en) | 2002-05-01 | 2007-12-11 | Cypress Semiconductor Corporation | Reconfigurable testing system and method |
| US7761845B1 (en) | 2002-09-09 | 2010-07-20 | Cypress Semiconductor Corporation | Method for parameterizing a user module |
| US7295049B1 (en) | 2004-03-25 | 2007-11-13 | Cypress Semiconductor Corporation | Method and circuit for rapid alignment of signals |
| US8286125B2 (en) | 2004-08-13 | 2012-10-09 | Cypress Semiconductor Corporation | Model for a hardware device-independent method of defining embedded firmware for programmable systems |
| US8069436B2 (en) | 2004-08-13 | 2011-11-29 | Cypress Semiconductor Corporation | Providing hardware independence to automate code generation of processing device firmware |
| US7332976B1 (en) | 2005-02-04 | 2008-02-19 | Cypress Semiconductor Corporation | Poly-phase frequency synthesis oscillator |
| US7400183B1 (en) | 2005-05-05 | 2008-07-15 | Cypress Semiconductor Corporation | Voltage controlled oscillator delay cell and method |
| US8089461B2 (en) | 2005-06-23 | 2012-01-03 | Cypress Semiconductor Corporation | Touch wake for electronic devices |
| US8085067B1 (en) | 2005-12-21 | 2011-12-27 | Cypress Semiconductor Corporation | Differential-to-single ended signal converter circuit and method |
| US8067948B2 (en) | 2006-03-27 | 2011-11-29 | Cypress Semiconductor Corporation | Input/output multiplexer bus |
| US8516025B2 (en) | 2007-04-17 | 2013-08-20 | Cypress Semiconductor Corporation | Clock driven dynamic datapath chaining |
| US8026739B2 (en) | 2007-04-17 | 2011-09-27 | Cypress Semiconductor Corporation | System level interconnect with programmable switching |
| US8092083B2 (en) | 2007-04-17 | 2012-01-10 | Cypress Semiconductor Corporation | Temperature sensor with digital bandgap |
| US9564902B2 (en) | 2007-04-17 | 2017-02-07 | Cypress Semiconductor Corporation | Dynamically configurable and re-configurable data path |
| US7737724B2 (en) | 2007-04-17 | 2010-06-15 | Cypress Semiconductor Corporation | Universal digital block interconnection and channel routing |
| US8130025B2 (en) | 2007-04-17 | 2012-03-06 | Cypress Semiconductor Corporation | Numerical band gap |
| US8040266B2 (en) | 2007-04-17 | 2011-10-18 | Cypress Semiconductor Corporation | Programmable sigma-delta analog-to-digital converter |
| US8065653B1 (en) | 2007-04-25 | 2011-11-22 | Cypress Semiconductor Corporation | Configuration of programmable IC design elements |
| US8266575B1 (en) | 2007-04-25 | 2012-09-11 | Cypress Semiconductor Corporation | Systems and methods for dynamically reconfiguring a programmable system on a chip |
| US9720805B1 (en) | 2007-04-25 | 2017-08-01 | Cypress Semiconductor Corporation | System and method for controlling a target device |
| US8049569B1 (en) | 2007-09-05 | 2011-11-01 | Cypress Semiconductor Corporation | Circuit and method for improving the accuracy of a crystal-less oscillator having dual-frequency modes |
| US9448964B2 (en) | 2009-05-04 | 2016-09-20 | Cypress Semiconductor Corporation | Autonomous control in a programmable system |
| US11961220B2 (en) * | 2018-01-23 | 2024-04-16 | Texas Instruments Incorporated | Handling integrated circuits in automated testing |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2813237B2 (ja) * | 1990-06-08 | 1998-10-22 | 株式会社アドバンテスト | Ｉｃ試験用クロック遅延時間の設定方法 |
| US5446742A (en) | 1990-08-01 | 1995-08-29 | Zilog, Inc. | Techniques for developing integrated circuit test programs and their use in testing actual circuits |
| EP0815461B1 (en) * | 1995-03-16 | 2000-06-21 | Teradyne, Inc. | Timing generator with multiple coherent synchronized clocks |
| US5566188A (en) * | 1995-03-29 | 1996-10-15 | Teradyne, Inc. | Low cost timing generator for automatic test equipment operating at high data rates |
| US6469493B1 (en) * | 1995-08-01 | 2002-10-22 | Teradyne, Inc. | Low cost CMOS tester with edge rate compensation |
| US5689515A (en) * | 1996-04-26 | 1997-11-18 | Teradyne, Inc. | High speed serial data pin for automatic test equipment |
| US5854797A (en) * | 1997-08-05 | 1998-12-29 | Teradyne, Inc. | Tester with fast refire recovery time |
-
1999
- 1999-09-14 EP EP99402253A patent/EP1085335A1/en not_active Withdrawn
-
2000
- 2000-08-15 US US09/638,904 patent/US6704893B1/en not_active Expired - Lifetime
- 2000-08-31 JP JP2000262267A patent/JP2001147255A/ja not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP1085335A1 (en) | 2001-03-21 |
| US6704893B1 (en) | 2004-03-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2001147255A (ja) | 自動テスト装置で、集積回路をテストする方法 | |
| KR100506771B1 (ko) | 이벤트 기반 반도체 테스트 시스템 | |
| US6061283A (en) | Semiconductor integrated circuit evaluation system | |
| KR100483876B1 (ko) | 반도체 집적 회로 설계 및 검증 시스템 | |
| US6959271B1 (en) | Method of identifying an accurate model | |
| JPS6089774A (ja) | 最小メモリを使用した自動テスト方式における信号タイミング装置の制御 | |
| US4435806A (en) | Device for testing a circuit comprising sequential and combinatorial logic elements | |
| US6052809A (en) | Method for generating test patterns | |
| CN114266210A (zh) | 芯片ate测试中的wgl文件处理方法及应用 | |
| US6308292B1 (en) | File driven mask insertion for automatic test equipment test pattern generation | |
| JPH0249176A (ja) | 自動テスト装置用の遅延線制御方式 | |
| JPH032679A (ja) | テスト・データ・フォーマッター | |
| US7228515B2 (en) | Methods and apparatuses for validating AC I/O loopback tests using delay modeling in RTL simulation | |
| US20020184586A1 (en) | MISR simulation tool for memory BIST application | |
| KR101279524B1 (ko) | 반도체 집적회로와 그 테스트 방법 | |
| US7290183B2 (en) | Method of testing semiconductor apparatus | |
| CN108802600A (zh) | 一种基于fpga的集成电路验证系统及方法 | |
| JP2001305197A (ja) | 半導体集積回路試験におけるパルス幅タイミング誤差補正のための較正方法および装置 | |
| JPH08221456A (ja) | タイミング検証方法及びタイミング検証システム | |
| KR101220137B1 (ko) | 가변 지연 회로, 매크로 셀 데이터의 기록매체, 논리 검증 방법, 시험 방법 및 전자 디바이스 | |
| JPH0627195A (ja) | Ｌｓｉ試験装置 | |
| US6912494B1 (en) | Method of reducing delays | |
| JPH1063704A (ja) | 半導体試験装置 | |
| JP2837469B2 (ja) | Ｉｃ試験装置 | |
| US6581194B1 (en) | Method for reducing simulation overhead for external models |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20071106 |