CN112765928A - 测试图样产生方法以及失效模型产生方法 - Google Patents
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Abstract
一种测试图样产生方法以及一种失效模型产生方法，该测试图样产生方法用以产生电路测试所用的测试图样，包含：(a)计算一元件数据库中的多个元件对应不同缺陷的多个信号延迟值；(b)比较信号延迟值以及一目标电路的信号路径延迟信息来产生一失效模型；以及(c)根据该失效模型产生至少一测试图样。
Description
技术领域
本发明涉及测试图样产生方法以及失效模型产生方法，特别涉及产生可用以检测电路延迟问题的测试图样产生方法以及失效模型产生方法。
背景技术
随着各式电路的功能越来越多且体积逐渐变小，为了确保电路的良率，电路的测试变得越来越重要。现有的电路测试，例如固定型错误(Stuck At Fault,SAF，固定型故障)测试或信号延迟转态错误(Transition Delay Fault,TDF，转态延迟故障)测试均只模拟元件(cell)因为缺陷(defect)而产生的动作。然而，由于电路工艺越来越复杂，元件内部可能也会发生缺陷，但旧有的电路测试方法无法测出元件内部具有何种缺陷。
因此，相关技术领域开发出一种元件感知失效模型产生方法(cell aware faultmodel generating method)，其可产生能够测试出元件内部缺陷的失效模型。然而，无论是旧有的电路测试方法或是使用元件感知失效模型产生方法，均未考虑到信号可能在电路不同信号路径上会有不同延迟状况的问题。
发明内容
因此，本发明一目的为提供一种测试图样产生方法及失效模型产生方法，其可产生能够测试出电路的信号延迟问题的测试图样。
本发明一实施例公开了一种测试图样产生方法，用以产生电路测试所用的测试图样，包含：(a)计算一元件数据库中的多个元件对应不同缺陷的多个信号延迟值；(b)比较信号延迟值以及一目标电路的信号路径延迟信息来产生一失效模型；以及(c)根据该失效模型产生至少一测试图样。
本发明另一实施例公开了一种失效模型产生方法，用于一电路测试，包含：(a)计算一元件数据库中的多个元件对应不同缺陷的多个信号延迟值；(b)比较所述多个信号延迟值以及一目标电路的信号路径延迟信息来产生一失效模型。
根据前述实施例，可产生能够测试出电路的信号延迟问题的测试图样以及反映电路的信号延迟问题的失效模型，可改善传统电路测试方法的问题。
附图说明
图1示出了根据本发明一实施例的测试图样产生方法的流程图。
图2示出了根据本发明一实施例的图1中步骤101的详细流程图。
图3示出了根据本发明一实施例的图1中步骤103的详细流程图。
图4示出了根据本发明一实施例的图1中步骤105的详细流程图。
图5示出了根据本发明一实施例的测试图样产生装置的方框图。
符号说明
101、103、105、201、203、205、207、209
301、303、305、401、403、405 步骤
500 测试图样产生装置
501 处理电路
503 存储装置
505 网络装置
具体实施方式
以下将以多个实施例来描述本发明的内容，然请留意，以下实施例中的步骤以及其顺序仅用以举例，并非用以限定本发明。
图1示出了根据本发明一实施例的测试图样产生方法的流程图，其包含下列步骤：
步骤101
计算一元件数据库中的多个元件对应不同缺陷的多个信号延迟值。举例来说，元件A具有P缺陷时其信号延迟值为M，而元件B具有Q缺陷时其信号延迟值为N。在一实施例中，会将这些信号延迟值制成一信号延迟值表格(table)，以供后续步骤使用。此处的元件数据数据库可为标准元件数据库(Standard Cell Library)，但不限定。
步骤103
比较信号延迟值以及一目标电路的信号路径延迟信息产生一失效模型(faultmodel，故障模型)。
具体言之，步骤101的信号延迟值代表了元件在具有某些缺陷时会有的信号延迟值，因此在取得目标电路的元件负载或信号路径延迟信息后，结合步骤101的信号延迟值，可以得知那些信号路径可能会因为缺陷而产生在可接受范围外的信号延迟，并据以产生失效模型。失效模型包含了目标电路可能会有的缺陷以及有缺陷时会产生哪些电路动作。
步骤105
根据失效模型产生至少一测试图样(test pattern)。测试图样代表了要提供目标电路哪一些测试信号，来测试目标电路可能会有的缺陷。
步骤105所产生的测试图样可运用在VLSI(very-large-scale integration，超大型集成电路)测试，但也可运用在其他不同类型的测试上。以下将说明根据本发明实施例的前述步骤101、103、105的详细步骤。然请留意，以下实施例仅用以举例，其他能达到前述步骤101、103、105的功能的方法均应落在本发明的范围内。
图2示出了根据本发明一实施例的图1中步骤101的详细流程图，其包含下列步骤：
步骤201
读取一元件数据库中的元件信息，元件信息包含元件的元件功能或元件时序信息，也可包含其他元件信息。
元件功能是指元件为哪一种类型的元件，例如为一加法器、触发器(flip-flop，正反器)、乘法器等。而元件时序信息所指的是元件传递信号所需要花费的时间。
步骤203
读取元件数据库中的元件布局(layout)信息。举例来说，读取元件中的电阻、电容、金属层的位置、数据等信息。
步骤205
引入缺陷至每一元件。举例来说，让元件具有短路、开路、晶体管导通、晶体管不导通其中至少一种缺陷。
步骤207
对每一缺陷进行单时间区段(time frame)缺陷模拟。单时间区段缺陷模拟指的是给予元件一个固定值来检测其输出。举例来说，给予一触发器逻辑值0或1的输入，来观察触发器的输出。
步骤209
对每一元件的输出端进行多时间区段缺陷模拟。多时间区段缺陷模拟指的是给予元件逻辑值变动来检测其动作。举例来说，给予一触发器逻辑值0至1或1至0的变动，来观察其输出。在一实施例中，进一步地，对每一元件的输出负载(output load)进行多时间区段缺陷模拟，以达到更精准的检测。
然请留意，图2中的实施例不限于要包含步骤207以及步骤209，也可仅包含步骤207以及209其中之一。步骤207和209可通过各种模拟软件来实施，例如PSPICE或HSPICE。通过图2中的步骤201、203、205以及步骤207和209至少之一，可产生步骤101中的信号延迟值DV。这些信号延迟值DV可以存储在一存储装置中，以供后续步骤使用。
在一实施例中，会分别记录在不同的多个信号输入下，无缺陷的元件的多个第一输出波形，并分别记录在不同的所述信号输入下，具有不同缺陷的元件的输出信号的多个第二输出波形。然后会根据这些第一输出波形以及第二输出波形的差异计算信号延迟值DV。
图3示出了根据本发明一实施例的图1中步骤103的详细流程图，其包含：
步骤301
对目标电路进行静态时序分析(Static Timing Analysis，STA)，以产生电路时序信息。
静态时序分析用以分析电路中时序间的相对关系，以找出隐藏的时序问题，可根据时序分析结果优化逻辑或约束电路的条件。静态时序工具可以用以识别时序缺陷，可包含但不限于：建立/保持和恢复/移除动作是否正确、信号抖动、时钟信号宽度和时钟信号的歪曲(Clock Skew)、时钟信号的暂态脉冲检测。静态时序分析可以多种软件来施行，例如PrimeTime、SST Velocity、或是Blast。
在一实施例中，会根据一电路网表(circuit netlist)CN、一时序数据库TI、和时间限制信息(timing constraint)TC来执行静态时序分析。电路网表CN可包含但不限定于：每一被使用元件(可称为instance)的元件类型，每一被使用元件的输入状态和负载状态以及每一被使用元件会具有的最大松动值和最小松动值(slack)。松动值表示元件所需信号的时间和信号真正到达时间的差异。举例来说，若一元件需要在T0时由时钟正缘来触发，但实际上时钟正缘在T1时来到，则松动值为T0-T1。因此可视为元件所需信号的时间余量(time margin)，若松动值越小，则元件越容易产生错误。时序数据库TI可包含但不限定于：目标电路的多个被使用元件的端点间的延迟量。时间限制信息TC可包含但不限定于：时钟信号信息、元件接收信号的预期时间，以及元件所使用的控制信号。然而，本领域技术人员当可理解可根据其他数据来进行静态时序分析，此类变化应包含在本发明的范围之内。
步骤303
根据步骤301所产生的电路时序信息产生信号路径延迟信息，此外，此步骤也可取得目标电路的被使用元件负载(instance load)。
步骤305
比较信号延迟值和信号路径延迟信息的相对关系产生失效模型FM(FaultModel)。在一实施例中，失效模型FM为多时间区段失效模型，但并不限定。也就是说，此步骤会根据元件因为特定缺陷而引起的信号延迟值以及信号路径延迟信息来判断此特定缺陷是否会让目标电路的延迟超出可容忍范围，来据以决定是否要让此特定缺陷包含于一错误列表(fault list，故障列表)，进而根据错误列表产生失效模型FM。其中，前述特定缺陷对应错误列表中的一特定错误，每一特定错误皆需被测试。
在一实施例中，信号路径延迟信息包含被使用元件所使用信号路径的松动值范围，步骤305会根据信号延迟值以及松动值范围的相对关系产生失效模型。详细言之，步骤305会根据特定缺陷引起的信号延迟值是否超出松动值范围，来据以决定是否要让失效模型FM包含此特定缺陷。在一实施例中，前述松动值范围包含被使用元件的多个所使用信号路径的多个松动值。步骤305会根据信号延迟值以及多个松动值中的最大松动值和最小松动值的相对关系产生失效模型FM。在一实施例中，当被使用元件因为特定缺陷的信号延迟值大于最大松动值时(也就是最大的时间余量)，会认定为此特定缺陷会让电路发生错误(faulty)，因此会让此特定错误包含于失效模型FM。而若被使用元件因为特定缺陷的信号延迟值介于最大松动值和最小松动值之间，则认定为此特定缺陷可能会让电路发生错误(possible faulty)，因此可让此特定错误包含于失效模型FM，但也可依实际需要，将此特定缺陷不包含于失效模型FM。当被使用元件因为特定缺陷的信号延迟值小于最小松动值时(也就是最小的时间余量)，会认定为此特定缺陷不会让电路发生错误(fault free)，因此会让此特定错误不包含于失效模型FM。
图4示出了根据本发明一实施例的图1中步骤105的详细流程图，其包含以下步骤401-407。
步骤401
读取电路网表CN并引入缺陷。
步骤403
读取时序数据库TI和时间限制信息TC。电路网表CN、时序数据库TI以及时间限制信息TC的定义已详述于以上实施例，故在此不再赘述。
步骤405
读取步骤103中所产生的失效模型FM。
步骤407
根据失效模型产生测试图样。在一实施例中，是以时序感知自动测试图样产生(timing aware ATPG)来根据该失效模型产生测试图样TP。步骤407除了测试图样TP外，也可产生错误列表FL以及错误报告FR。
由于电路中的被使用元件可能会有多条信号路径经过，若选择较短的信号路径有可能会测试不到信号的延迟问题，因此测试时需选择适当的信号路径来测试。时序感知自动测试图样产生可用以选择适当的信号路径来产生较佳的测试图样，举例来说，可对多个信号路径给予不同权重值来产生测试图样。关于时序感知自动测试图样产生的详细内容为本领域技术人员所知悉，例如美国专利US8051352已详细公开了相关内容。故在此不再赘述。
前述方法可通过不同的测试图样产生装置来执行。图5示出了根据本发明一实施例的测试图样产生装置500的方框图。如图5所示，测试图样产生装置500包含一处理电路501以及一存储装置503。处理电路501用以执行前述的计算，自存储装置503读取数据以及控制存储装置503存储数据等步骤。在一实施例中，处理电路501为一微处理器且存储装置503存储有对应前述实施例中步骤的至少一程序。处理电路501可执行这类程序来执行前述实施例中的步骤。存储装置503用以存储前述方法所需要或产生的数据，例如电路网表CN、时序数据库TI、时间限制信息TC、信号延迟值DV或是失效模型FM。存储装置503可为各种形式的存储装置，例如光盘、硬盘或是存储器等。此外，存储装置503不限定于设置于测试图样产生装置500内，其也可为网络硬盘。此情况下，测试图样产生装置500可还包含一网络装置505来连接到存储装置503。网络装置505可为使用光纤等的有线网络装置，或是可连接无线网络(例如WiFi)的无线网络装置。
根据前述实施例，可产生能够测试出电路的信号延迟问题的测试图样以及反映电路的信号延迟问题的失效模型，可改善传统电路测试方法的问题。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (10)
1.一种测试图样产生方法，用以产生电路测试所用的测试图样，包含：
步骤(a)计算一元件数据库中的多个元件对应不同缺陷的多个信号延迟值；
步骤(b)比较所述多个信号延迟值以及一目标电路的信号路径延迟信息来产生一失效模型；以及
步骤(c)根据该失效模型产生至少一测试图样。
2.如权利要求1所述的测试图样产生方法，其中该步骤(a)包含：
分别记录在不同的多个信号输入下，无缺陷的所述多个元件的多个第一输出波形；
分别记录在不同的所述多个信号输入下，具有不同缺陷的所述多个元件的多个输出信号的多个第二输出波形；以及
根据所述多个第一输出波形以及所述多个第二输出波形的差异计算所述多个信号延迟值。
3.如权利要求2所述的测试图样产生方法，其中该步骤(a)还包含：
读取该元件数据库中的元件信息，该元件信息包含该元件的元件功能或元件时序信息；
读取该元件数据库中的元件布局信息；
依据该元件信息或该元件时序信息、以及该元件布局信息进行缺陷模拟以产生所述多个第二输出波形。
4.如权利要求2所述的测试图样产生方法，其中该步骤(a)还包含：
对每一该缺陷进行单时间区段缺陷模拟或对每一该元件的输出端进行多时间区段缺陷模拟。
5.如权利要求1所述的测试图样产生方法，其中该步骤(b)包含：
步骤(b1)对该目标电路进行静态时序分析，以产生电路时序信息；
步骤(b2)根据该电路时序信息产生该信号路径延迟信息；以及
步骤(b3)根据所述多个信号延迟值和该信号路径延迟信息的相对关系产生该失效模型。
6.如权利要求5所述的测试图样产生方法，其中该步骤(b1)包含：
接收一电路网表；
接收一时序数据库，该时序数据库包含该目标电路的多个被使用元件的端点间的延迟量；
接收时间限制信息；以及
根据该电路网表、该时序数据库以及该时间限制信息对该目标电路进行静态时序分析，以产生电路时序信息。
7.如权利要求6所述的测试图样产生方法，其中该信号路径延迟信息包含所述多个被使用元件的松动值范围，该步骤(b3)根据所述多个信号延迟值以及该松动值范围的相对关系产生该失效模型，其中该失效模型为多时间区段失效模型。
8.如权利要求7所述的测试图样产生方法，其中该松动值范围包含所述多个被使用元件所使用信号路径的多个松动值，该步骤(b3)根据所述多个信号延迟值以及所述多个松动值中的最大松动值和最小松动值的相对关系产生该失效模型。
9.如权利要求1所述的测试图样产生方法，其中该步骤(c)以时序感知自动测试图样产生来根据该失效模型产生测试图样。
10.一种失效模型产生方法，用于一电路测试，包含：
(a)计算一元件数据库中的多个元件对应不同缺陷的多个信号延迟值；
(b)比较所述多个信号延迟值以及一目标电路的信号路径延迟信息来产生一失效模型。
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Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001051027A (ja) * | 1999-08-16 | 2001-02-23 | Hitachi Ltd | 論理回路の遅延故障検出方法 |
| TW460780B (en) * | 1999-09-29 | 2001-10-21 | Nat Science Council | Diagnostic design technology for bus time delay and crosstalk distortion |
| JP2005140710A (ja) * | 2003-11-10 | 2005-06-02 | Matsushita Electric Ind Co Ltd | テストパターン生成方法 |
| US20070011543A1 (en) * | 2005-06-06 | 2007-01-11 | Shinichi Yoshimura | Test pattern generation method |
| US20090287974A1 (en) * | 2008-05-16 | 2009-11-19 | Kawasaki Microelectronics, Inc. | Method of generating test condition for detecting delay faults in semiconductor integrated circuit and apparatus for generating the same |
| JP2010197356A (ja) * | 2009-02-27 | 2010-09-09 | Syswave Corp | 複数のデバイスアンダーテスト（ｄｕｔ）の同時テストに対応したヴァーチャルテストシステム |
| CN102467602A (zh) * | 2010-11-10 | 2012-05-23 | 台湾积体电路制造股份有限公司 | 检测小延迟缺陷的方法 |
| CN102540060A (zh) * | 2010-12-27 | 2012-07-04 | 北京中电华大电子设计有限责任公司 | 一种数字集成电路芯片测试系统 |
| TWI373628B (en) * | 2007-03-23 | 2012-10-01 | Advantest Corp | Test apparatus and electronic device |
| CN102856226A (zh) * | 2012-09-08 | 2013-01-02 | 合肥工业大学 | 设有信号反弹模块的3d-sic过硅通孔的测试装置 |
| US20130054161A1 (en) * | 2011-08-26 | 2013-02-28 | Mentor Graphics Corporation | Cell-Aware Fault Model Generation For Delay Faults |
-
2019
- 2019-11-06 CN CN201911074917.5A patent/CN112765928A/zh active Pending
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001051027A (ja) * | 1999-08-16 | 2001-02-23 | Hitachi Ltd | 論理回路の遅延故障検出方法 |
| TW460780B (en) * | 1999-09-29 | 2001-10-21 | Nat Science Council | Diagnostic design technology for bus time delay and crosstalk distortion |
| JP2005140710A (ja) * | 2003-11-10 | 2005-06-02 | Matsushita Electric Ind Co Ltd | テストパターン生成方法 |
| US20070011543A1 (en) * | 2005-06-06 | 2007-01-11 | Shinichi Yoshimura | Test pattern generation method |
| TWI373628B (en) * | 2007-03-23 | 2012-10-01 | Advantest Corp | Test apparatus and electronic device |
| US20090287974A1 (en) * | 2008-05-16 | 2009-11-19 | Kawasaki Microelectronics, Inc. | Method of generating test condition for detecting delay faults in semiconductor integrated circuit and apparatus for generating the same |
| JP2010197356A (ja) * | 2009-02-27 | 2010-09-09 | Syswave Corp | 複数のデバイスアンダーテスト（ｄｕｔ）の同時テストに対応したヴァーチャルテストシステム |
| CN102467602A (zh) * | 2010-11-10 | 2012-05-23 | 台湾积体电路制造股份有限公司 | 检测小延迟缺陷的方法 |
| CN102540060A (zh) * | 2010-12-27 | 2012-07-04 | 北京中电华大电子设计有限责任公司 | 一种数字集成电路芯片测试系统 |
| US20130054161A1 (en) * | 2011-08-26 | 2013-02-28 | Mentor Graphics Corporation | Cell-Aware Fault Model Generation For Delay Faults |
| CN102856226A (zh) * | 2012-09-08 | 2013-01-02 | 合肥工业大学 | 设有信号反弹模块的3d-sic过硅通孔的测试装置 |
Non-Patent Citations (2)
| Title |
|---|
| 胡剑等: "复杂混合信号SoC芯片的延迟测试", 《计算机工程与应用》, no. 11, pages 89 - 93 * |
| 蔡烁等: "考虑逻辑门延时的冗余固定故障检测方法", 《计算机工程与应用》, no. 17, pages 68 - 71 * |
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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