JP2010197356A - 複数のデバイスアンダーテスト(dut)の同時テストに対応したヴァーチャルテストシステム - Google Patents
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Abstract
【課題】より正確なテストプログラムのデバグを十分に行うことができるようにする。
【解決手段】ヴァーチャルテストシステムにおいて、複数のデバイスアンダーテスト(DUT)に対応して設けられた複数の半導体の動作シミュレーションモデル201−1〜201−32と、複数のDUTを同時にテストするLSIテスタの動作シミュレーションモデル101と、複数のDUTを実装するテストボード上の信号遅延モデル301−1〜301−32とを備え、複数の半導体の動作シミュレーションモデル201−1〜201−32と前記LSIテスタの動作シミュレーションモデル101とを接続する信号線に、テストボードにおける前記信号線に対応した信号遅延モデル301−1〜301−32を付加した。
【選択図】図1
【解決手段】ヴァーチャルテストシステムにおいて、複数のデバイスアンダーテスト(DUT)に対応して設けられた複数の半導体の動作シミュレーションモデル201−1〜201−32と、複数のDUTを同時にテストするLSIテスタの動作シミュレーションモデル101と、複数のDUTを実装するテストボード上の信号遅延モデル301−1〜301−32とを備え、複数の半導体の動作シミュレーションモデル201−1〜201−32と前記LSIテスタの動作シミュレーションモデル101とを接続する信号線に、テストボードにおける前記信号線に対応した信号遅延モデル301−1〜301−32を付加した。
【選択図】図1
Description
本発明は、同時に複数のデバイスアンダーテスト(被試験装置:DUT:Device Under Test)をテスト可能なヴァーチャルテストシステム(仮想試験システム:VTS:Virtual test Systemにおいて、実際のLSI(大規模集積回路:Large
Scale Integrated Circuit)テスタのピンから各DUTの端子までの信号遅延値をモデル化し遅延データとして付加したヴァーチャルテストシステムに関する。
Scale Integrated Circuit)テスタのピンから各DUTの端子までの信号遅延値をモデル化し遅延データとして付加したヴァーチャルテストシステムに関する。
例えば、特許文献1には、IC(集積回路:Integrated Circuit)の動作を事前に評価するバーンイン試験の試験プログラムを実際の試験装置と実際の被試験ICを使用せずにシミュレーションすることで評価時間を短縮するバーンイン試験プログラムのシミュレーション装置及び方法(仮想試験装置)が開示されている。
図4のヴァーチャルテストシステム(VTS:仮想試験システム)において、LSIテスタのシミュレーションモデルと複数のDUTシミュレーションモデルとが接続されている例を示す。LSIテスタのシミュレーションモデル101の複数の入出力ピン(例えば1024ピン)が、複数のDUTシミュレーションモデル(例えば32個:201−1〜201−32)とそれぞれ接続されており、LSIテスタのシミュレーションモデル101から、所定の接続信号(例えば、クロック信号やリセット信号)が出力され、また入出力信号でのやり取りがLSIテスタのシミュレーションモデル101と各DUTシミュレーションモデル201−1〜201−32にて実行される。これらの実行タイミングはLSIテスタのシミュレーションモデル101内のテストパターン発生部102のテストパターンに基づき出力される。
図5にLSIテスタのシミュレーションモデル101の構成例と一つのDUTシミュレーションモデル201の構成例の詳細を示す。図5において、LSIテスタのシミュレーションモデル101から送信されるテストパターンに対応したクロック信号、リセット信号及び入出力信号などの接続信号が、被検査装置(DUT)に対応した半導体のシミュレーションモデル201へ送信され、半導体シミュレーションモデル201に設けられたCPU機能モデル204がLSIテスタのシミュレーションモデル101からの命令信号を受信して、アドレス発生回路205によりメモリ1機能モデル202とメモリ2機能モデル203に対するRead/Write信号とアドレス信号を生成して、メモリ1機能モデル202とメモリ2機能モデル203の検査テストを行っている。
このような構成により、図4のヴァーチャルテストシステムでは、LSIテスタのシミュレーションモデル101から同時に同一テストパターンが複数のDUTシミュレーションモデル201−1〜201−32に加えられる。また、各DUTシミュレーションモデル201−1〜201−32から出力される信号は、LSIテスタのシミュレーションモデル101へ入力され、テストパターン発生部の期待値パターンと比較される。
このような構成においては、LSIテスタのシミュレーションモデル101と各DUTシミュレーションモデル201−1〜201−32が直に接続されており、例えば番号1のDUTと番号4のDUTとでは、LSIテスタのシミュレーションモデル101からのテストパターンの入力タイミングや各DUTシミュレーションモデル201−1〜201−32からの出力信号のタイミングは同一である。
しかし、一方で図6に示すように、例えば、実際のテストボード1の例では、DUT3−1が実装されるソケット2とDUT3−4が実装されるソケット2では、LSIテスタと接続されるテストボード1裏面のLSIテスタとの信号・電源・GNDインターフェイス部分4からの物理的距離が異なっており、実際には、DUT3−1とDUT3−4とでは、信号の遅延時間に差が生じることになる。
近年のLSIテスタは、テストの生産性向上のために、複数のDUTを同時にテストすることが求められている。複数のDUTを同時にテストするためには、複数のDUTを搭載できるテストボードが必要であり、複数のDUTを搭載するための複数のソケットがテストボード上に実装されることになる。
そのために、例えば、32個の同時テストを行う場合は32個分のソケットが実装可能なボード面積が必要となり、テストボードの大きさは、B4サイズ程度になり、64個同時テストを行う場合はテストボードの大きさはB3サイズ程度になる。(DUTが一個の場合にはテストボードの大きさはB6サイズ程度である)。
従って、複数のDUTを同時にテストするためにテストボードが大型化し、LSIテスタから複数のDUTまでの物理距離が長くなる。これはLSIテスタのピンからの距離が遠いDUTにおいては信号遅延時間が長くなり、LSIテスタのピンから近いDUTは信号遅延が相対的に短いことを示しており、信号遅延にDUT毎にバラツキが発生することになる。
LSIテスタからDUTへの電源やGND(接地)のインピーダンス、信号配線同士のクロストークなどの問題も顕著になってくることを意味する。特に、マイコンやASSP(Application Specific Standard Product:特定の分野を対象に機能を特化させた汎用LSI)など半導体の高速動作化に伴い、これらの問題はより顕著になる。
一方、大規模、高速のマイコンやASSPなどDUTのテストを行うテストプログラムの開発も膨大となり、LSIテスタ上でのデバッグにも多大な時間を要するようになってきている。そのためテストプログラムのデバッグを高価なLSIテスタを使用するのではなく、マイコンやASSPなど半導体の動作シミュレーションモデルとLSIテスタの動作シミュレーションモデルとを含むヴァーチャルテストシステム(仮想テストシステム)を使用することが多くなってきている。
しかし、従来のヴァーチャルテストシステム(VTS)では、半導体の動作シミュレーションモデルとLSIテスタの動作シミュレーションモデルとは、直接接続されており、前述したような複数DUTを搭載するテストボード上の信号遅延時間の影響やLSIテスタからテストボードまでの配線距離の影響が反映されていない。従って従来のVTSでは、実際の信号遅延環境とは異なる状態となりテストプログラムのデバグを十分に行うことができず、実際のLSIテスタにて複数のDUTをテストボードにてテストを実行した時には、テストプログラムでの良品歩留りが低下し、あるいは、テストが失敗してしまうなど、テストプログラム開発が長期化するという問題が発生していた。
本発明のヴァーチャルテストシステムは、複数のDUTに対応して設けられた複数の半導体の動作シミュレーションモデルと、前記複数のDUTを同時にテストするLSIテスタの動作シミュレーションモデルと、前記複数のDUTを実装するテストボード上の信号遅延モデルとを備え、前記複数の半導体の動作シミュレーションモデルと前記LSIテスタの動作シミュレーションモデルとを接続する信号線に、前記テストボードにおける前記信号線に対応した信号遅延モデルを付加したことを特徴とする。
本発明によれば、より正確なテストプログラムのデバグを行うことができる。従って、実際にLSIテスタにてテストプログラムを実行したときに歩留り低下やテストの失敗がなくなり、テストプログラム開発の時間が短縮され、また、いち早くテストプログラムを生産工場に適用することができ最短時間にて生産対応が可能になるという効果を得ることができる。
以下、本発明の実施の形態について、図面を参照して説明する。
図1は、本発明の実施例1の複数のDUTをテストする場合のヴァーチャルテストシステムを示している。
本発明のヴァーチャルテストシステムは、複数のデバイスアンダーテスト(DUT)に対応して設けられた複数の半導体の動作シミュレーションモデル201―1〜201−32と、前記複数のDUTを同時にテストするLSIテスタの動作シミュレーションモデル101と、前記複数のDUTを実装するテストボード1上の信号遅延モデル301―1〜301−32とを備え、前記複数の半導体の動作シミュレーションモデル201―1〜201−32と前記LSIテスタの動作シミュレーションモデル101とを接続する信号線に、前記テストボードにおける前記信号線に対応した信号遅延モデル301―1〜301−32を付加する。
複数のDUTを実装するテストボード上の信号遅延モデルは、LSIテスタから複数のDUTまでの物理距離に対応した各信号遅延時間を測定し、これらの各信号遅延時間に対応した各信号遅延信号を出力する遅延回路をシミュレ―ション回路としてヴァーチャルテストシステム内に構築する。例えば、カウンタ回路により所定の遅延時間に対応したカウントに到達した時点で制御信号を出力するなどの信号遅延モデルとすることが可能である。
図2は、本発明の実施例1のLSIテスタのシミュレーションモデルの構成例と一つのDUTシミュレーションモデルの構成例の詳細を示している。
図2において、LSIテスタのシミュレーションモデル101から送信されるテストパターンに対応したクロック信号、リセット信号及び入出力信号などの接続信号が、テストボード上の配線遅延モデルにより所定の遅延時間をもって、被検査装置(DUT)に対応した半導体のシミュレーションモデル201へ送信され、半導体シミュレーションモデル201に設けられたCPU機能モデル204がLSIテスタのシミュレーションモデル101からの命令信号を受信して、アドレス発生回路205によりメモリ1機能モデル202とメモリ2機能モデル203に対するRead/Write信号とアドレス信号を生成して、メモリ1機能モデル202とメモリ2機能モデル203の検査テストを行う。
図2において、LSIテスタのシミュレーションモデル101から送信されるテストパターンに対応したクロック信号、リセット信号及び入出力信号などの接続信号が、テストボード上の配線遅延モデルにより所定の遅延時間をもって、被検査装置(DUT)に対応した半導体のシミュレーションモデル201へ送信され、半導体シミュレーションモデル201に設けられたCPU機能モデル204がLSIテスタのシミュレーションモデル101からの命令信号を受信して、アドレス発生回路205によりメモリ1機能モデル202とメモリ2機能モデル203に対するRead/Write信号とアドレス信号を生成して、メモリ1機能モデル202とメモリ2機能モデル203の検査テストを行う。
このように、クロック信号、リセット信号及び入出力信号などの接続信号にテストボード上の信号線に対応した配線遅延モデルを備える構成により、図1のヴァーチャルテストシステムでは、LSIテスタのシミュレーションモデル101からテストボード上の実際の配線遅延時間に対応してテストパターンが複数のDUTシミュレーションモデル201−1〜201−32に加えられる。また、各DUTシミュレーションモデル201−1〜201−32から出力される信号は、LSIテスタのシミュレーションモデル101へテストボード上の実際の配線遅延時間に対応して入力され、テストパターン発生部の期待値パターンと比較される。
本発明の実施例1では、同時に複数のデバイスアンダーテスト(DUT)をテスト可能なヴァーチャルテストシステムにおいて、複数のDUTを実装するテストボード上の信号遅延モデルと、テストボード及びLSIテスタとを接続する配線の遅延モデルとを備え、複数のDUTに対応して設けられた複数の動作シミュレーションモデルとLSIテスタの動作シミュレーションモデルとを接続する信号線、前記テストボードにおける前記信号線に対応した信号遅延モデルを付加することにより、実際の信号遅延環境と等価な、より精度のよいヴァーチャルスト環境を構築できるので、より正確なテストプログラムのデバグを行うことができる。
従って、実施例1の発明では、実際にLSIテスタにてテストプログラムを実行したときに歩留り低下やテストの失敗がなくなり、テストプログラム開発の時間が短縮され、また、いち早くテストプログラムを生産工場に適用することができ最短時間にて生産対応が可能になると言う効果を得ることができる。
図3は、本発明の実施例2の複数のDUTをテストする場合のヴァーチャルテストシステムを示している。
実施例1のヴァーチャルテストシステムでは、信号の遅延モデルとして、テストボード及びLSIテスタとを接続する配線の遅延モデルを備え、前記複数の半導体の動作シミュレーションモデル201―1〜201−32と前記LSIテスタの動作シミュレーションモデル101とを接続する信号線に、前記テストボードにおける前記信号線に対応した信号遅延モデル301―1〜301−32を付加したが、実施例2の発明では、信号遅延モデルとして、前記テストボードにおける前記信号線に対応した信号遅延モデル301―1〜301−32のみならず、更に、テストボード上に搭載される複数のDUTをそれぞれ実装する複数のICソケット2の遅延モデル401−1〜401−32を備えるように構成する。
本発明の実施例2のヴァーチャルテストシステムでは、複数のICソケット2の遅延モデルを備えることにより、LSIテスタと接続されるテストボード4裏面のLSIテスタとの信号・電源・GNDインターフェイス部分6からの物理的距離に対応した信号の遅延時間の差のみならず、複数のICソケット2内における各DUTに対応した遅延時間をも考慮することにより、更に正確なヴァーチャルテストを実行することができる。
1 テストボード
2 ICソケット
3−1〜3−32 ICソケットに実装されたDUT
4 インターフェイス部分
101 LSIテスタ側のシミュレーションモデル
102 テストパターン発生部
103 LSIテスタ側のシミュレーションモデル
201 DUTのシミュレーションモデル
201−1〜201−32 半導体の動作シミュレーションモデル
202 メモリ1機能モデル
203 メモリ2機能モデル
204 CPU機能モデル
205 アドレス発生回路
301−1〜301−32 テストボード上の配線遅延モデル
401−1〜401−32 ICソケットの遅延モデル
2 ICソケット
3−1〜3−32 ICソケットに実装されたDUT
4 インターフェイス部分
101 LSIテスタ側のシミュレーションモデル
102 テストパターン発生部
103 LSIテスタ側のシミュレーションモデル
201 DUTのシミュレーションモデル
201−1〜201−32 半導体の動作シミュレーションモデル
202 メモリ1機能モデル
203 メモリ2機能モデル
204 CPU機能モデル
205 アドレス発生回路
301−1〜301−32 テストボード上の配線遅延モデル
401−1〜401−32 ICソケットの遅延モデル
Claims (2)
- 複数のDUTに対応して設けられた複数の半導体の動作シミュレーションモデルと、前記複数のDUTを同時にテストするLSIテスタの動作シミュレーションモデルと、前記複数のDUTを実装するテストボード上の信号遅延モデルとを備え、
前記複数の半導体の動作シミュレーションモデルと前記LSIテスタの動作シミュレーションモデルとを接続する信号線に、前記テストボードにおける前記信号線に対応した信号遅延モデルを付加したことを特徴とするヴァーチャルテストシステム。 - 複数のDUTに対応して設けられた複数の半導体の動作シミュレーションモデルと、前記複数のDUTを同時にテストするLSIテスタの動作シミュレーションモデルと、前記複数のDUTを実装するテストボード上の信号遅延モデルと、前記テストボード上に搭載され複数DUTをそれぞれ実装する複数のICソケットの遅延モデルとを備え、
前記複数の半導体の動作シミュレーションモデルと前記LSIテスタの動作シミュレーションモデルとを接続する信号線に、前記テストボードにおける前記信号線に対応した信号遅延モデル及びICソケットの遅延モデルを付加したことを特徴とするヴァーチャルテストシステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009045952A JP2010197356A (ja) | 2009-02-27 | 2009-02-27 | 複数のデバイスアンダーテスト(dut)の同時テストに対応したヴァーチャルテストシステム |
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JP2009045952A JP2010197356A (ja) | 2009-02-27 | 2009-02-27 | 複数のデバイスアンダーテスト(dut)の同時テストに対応したヴァーチャルテストシステム |
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JP2010197356A true JP2010197356A (ja) | 2010-09-09 |
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ID=42822198
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112765928A (zh) * | 2019-11-06 | 2021-05-07 | 瑞昱半导体股份有限公司 | 测试图样产生方法以及失效模型产生方法 |
-
2009
- 2009-02-27 JP JP2009045952A patent/JP2010197356A/ja active Pending
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