TWI782408B - 邏輯模擬驗證系統、邏輯模擬驗證方法、及程式產品 - Google Patents

邏輯模擬驗證系統、邏輯模擬驗證方法、及程式產品 Download PDF

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Abstract

[要約]在短時間內，對每個邏輯模擬器提供相同的邏輯模擬結果。一種邏輯模擬驗證系統，其係對於作為訊號之變化的基準訊號，將函式庫、電路描述、及測試平台中所描述的訊號之變化加以驗證的邏輯模擬驗證系統，其係具備：變化時序指定部，係將基準訊號與基準訊號之變化資訊，加以指定；和變化可能性時間計算部，係求出被代入至變數的第1訊號有發生變化之可能性的第1時刻；和參照可能性時間計算部，係求出會被變數所參照的第2訊號有被參照之可能性的第2時刻；和變化可能性時間判定部，係判斷是否為：不同電路間之第1訊號係為相同且比較第1時刻而第1時刻係為一致；和變化及參照可能性時間判定部，係判斷是否為：不同電路間之一方之第1訊號與另一方之第2訊號係為相同且第1時刻與第2時刻係為一致。

Description

邏輯模擬驗證系統、邏輯模擬驗證方法、及程式產品
本發明的實施形態係有關於邏輯模擬驗證系統、邏輯模擬驗證方法、及程式產品。
於邏輯模擬中，係藉由以Verilog-HDL語言所被描述之函式庫、電路描述、及以測試平台檔案所被描述之輸入資訊資料，來執行邏輯模擬器。又，為了避免各訊號之競爭狀態，有時候會由邏輯模擬器來分析各訊號之競爭狀態是否為未發生。
一個實施形態，係在短時間內，對每個邏輯模擬器提供相同的邏輯模擬結果。
實施形態所述之邏輯模擬驗證系統，係為一種邏輯模擬驗證系統，其係對於作為訊號之變化的基準訊號，將函式庫、電路描述、及測試平台中所描述的訊號之變化加以驗證的邏輯模擬驗證系統，其係具備：變化時序指定部，係將基準訊號與基準訊號之變化資訊，加以指定；和變化可能性時間計算部，係求出被代入至函式庫、電路描述、及測試平台中所描述之變數的第1訊號對於基準訊號與基準訊號之變化而有發生變化之可能性的第1時刻；和參照可能性時間計算部，係求出函式庫、電路描述、及測試平台中所描述之變數所被參照的第2訊號對於基準訊號與基準訊號之變化而有被參照之可能性的第2時刻；和變化可能性時間判定部，係判斷是否為：不同電路間之第1訊號係為相同且比較第1時刻而第1時刻係為一致；和變化及參照可能性時間判定部，係判斷是否為：不同電路間之一方之第1訊號與他方之第2訊號係為相同且第1時刻與第2時刻係為一致。
若依據上述的構成，則可在短時間內，對每個邏輯模擬器提供相同的邏輯模擬結果。
接著，參照圖式，說明各實施形態。以下所說明的圖式之記載中，對相同或類似部分係標示相同或類似的符號。圖式係為模式性示意。
又，以下所示的實施形態，係例示將技術思想予以具體實現所需之裝置或方法。實施形態係可加入各種變更。
於以下的說明中，將SDC(Synopsys Design Constraint Format)、1(1'b1)、0(1'b0)為了簡化而有時候會簡寫成SDC、1、0。SDC，係為Synopsys公司所公開的用來描述時序限制的基準格式。1'b1係為例如：1'是表示1位元寬，b是表示二進位數(2進數)，1係表示值本身。
[第1實施形態] 圖1係為實施形態所述之邏輯模擬驗證系統1之構成的模式圖。如圖1所示，邏輯模擬驗證系統1係具備：電腦裝置10、伺服器20、網路30、記憶媒體40。
邏輯模擬驗證系統1，係透過網路30，將使用者所操作的電腦裝置10、儲存有邏輯模擬驗證系統1中所被使用之電腦程式的伺服器20、和記憶媒體40，予以連接。記憶媒體40，係將用來執行邏輯模擬驗證中所被使用之電腦程式所需之必要的輸入資訊資料、及驗證結果之訊息，加以儲存。
電腦裝置10係亦可為例如：個人電腦(PC)、精簡型客戶端終端、可攜式終端、PDA(Personal Digital Assistant)。伺服器20係亦可為例如：工程工作站、大型主機、超級電腦。網路30係亦可為例如：網際網路、企業內網路、LAN、電話通訊網、專線。記憶媒體40係亦可為例如：硬碟等外部記憶裝置、記憶體等半導體記憶裝置、記憶媒體(media)。但是，實際上並不限定於這些例子。
圖2係為實施形態所述之邏輯模擬驗證系統1的伺服器20與記憶媒體40之詳細的構成例的區塊圖。如圖2所示，伺服器20係具備：將邏輯模擬驗證系統1中所被使用之電腦程式予以執行的邏輯模擬驗證部21、將邏輯模擬中所被使用之電腦程式予以執行的邏輯模擬器22。
此外，邏輯模擬驗證部21係亦可為例如：CPU(Central Processing Unit)或微處理器(Microprocessor)等處理裝置、或發揮同樣功能的半導體積體電路(Integrated Circuit(IC))。但是，實際上並不限定於這些例子。
又，邏輯模擬驗證部21係具備：變化時序指定部211、變化可能性時間計算部212、參照可能性時間計算部213、變化可能性時間判定部214、寫寫危害訊息輸出部215、變化及參照可能性時間判定部216、讀寫危害訊息輸出部217。在以下的說明中，將寫寫危害、讀寫危害簡稱為WW危害、RW危害。
記憶媒體40係具備：時序資訊儲存部41、輸入資訊資料儲存部42、訊息儲存部43。
時序資訊儲存部41係儲存例如，將作為訊號變化之基準的基準訊號與該基準訊號之變化資訊以SDC來表現的檔案。在以下的說明中，將基準訊號與該基準訊號之變化資訊以SDC來表現的檔案，稱作SDC檔案41A。此外，亦將作為訊號變化之基準的基準訊號與該基準訊號之變化資訊，稱作時序之基準訊號與其變化之時序。
此SDC檔案41A，係為用來執行邏輯模擬驗證系統1中所被使用之電腦程式所需之必要的輸入資訊資料。此外，此SDC檔案41A，係亦可為用來執行邏輯模擬器22所需之必要的輸入資訊資料。
圖3係為將實施形態所述之時序資訊儲存部41中所被儲存之具體的基準訊號與基準訊號之變化資訊以SDC來表現的描述例。
如圖3所示，時序資訊儲存部41係將以Verilog-HDL(Hardware Description Language)語言所被描述的函式庫、電路描述、及要輸入至測試平台檔案的訊號之訊號名、訊號之時脈週期、及輸入的訊號之節點名，當作基準訊號而將資訊加以儲存。
輸入資訊資料儲存部42係將例如：以Verilog-HDL語言所被描述之函式庫、電路描述、及測試平台檔案，加以儲存。在以下的說明中，是將以Verilog-HDL語言所被描述之函式庫、電路描述、及測試平台檔案，當作「第1資料」而稱之為輸入資訊資料42A。
此輸入資訊資料42A，係為用來執行邏輯模擬驗證系統1中所被使用之電腦程式所需之必要的輸入資訊資料。此外，此輸入資訊資料42A，係亦可為用來執行邏輯模擬器22所需之必要的輸入資訊資料。
訊息儲存部43，係將從邏輯模擬驗證部21內的寫寫危害訊息輸出部215或讀寫危害訊息輸出部217所輸出的訊息，加以儲存。關於WW危害及RW危害，係在後述中做說明。
此輸入資訊資料中含有函式庫、電路描述、及測試平台的情況下，邏輯模擬，係會由於RW危害與WW危害之2種原因，導致發生訊號之競爭狀態，會有隨著邏輯模擬器22的每個模擬器而變成不同模擬結果的可能性。所謂訊號之競爭狀態係指，於邏輯電路中，複數個訊號會同時變化而有發生錯誤作動(非設計者所意圖之動作)之可能性的訊號狀態。
接著說明，導致邏輯模擬之結果變為不同之原因的RW危害。
圖4係為實施形態所述之輸入資訊資料儲存部42中所被儲存之具體的函式庫的元件描述例。
圖4之圖中的LineB至LineE為止的always區塊的電路B1、與LineF至LineK為止的always區塊的電路B2，係被描述。在以下的說明中，將圖4之圖中的always區塊的電路B1、always區塊的電路B2，稱作電路B1、電路B2。
電路B1，係在CLK1的上揚處啟動，在變數COND為1的情況下，在變數A中代入1(LineC)。又，在變數COND為0的情況下，在變數A中代入0(LineD)。
電路B2，係在CLK2的上揚處啟動，在變數A為1的情況下，在變數COND中代入1(LineG)。又，在變數A為0的情況下，在變數COND中代入0(LineH)。
此處，在以下的說明中，對於基準訊號與基準訊號之變化，而被代入至變數的訊號，稱之為第1訊號。
亦即，在上記的說明中，在電路B1之變數A中所被代入的1或0，係為電路B1的輸出訊號且為第1訊號之一例。同樣地，電路B2之變數COND中所被代入的1或0，係為電路B2之輸出訊號且為第1訊號之一例。
再者，在以下的說明中，對於基準訊號與基準訊號之變化，而變數會被參照的訊號，稱之為第2訊號。
亦即，被電路B1之變數COND所參照的1或0，係為電路B1之輸入訊號且為第2訊號之一例。同樣地，被電路B2之變數A所被參照的1或0，係為電路B2之輸入訊號且為第2訊號之一例。
此電路B1與電路B2，係如圖3中所示，基準訊號的CLK1與CLK2的時脈週期係為相同。對於如此的基準訊號與基準訊號之變化，電路B1及電路B2之第1訊號亦即電路B1之變數A與電路B2之變數COND，係在CLK1及CLK2的上揚邊緣有發生變化之可能性。
再者，電路B1之第1訊號亦即變數A、與電路B2之第2訊號之變數A，係為相同。同樣地，電路B2之第1訊號亦即變數COND、與電路B1之第2訊號之變數COND，係為相同。因此，於電路B1與電路B2間，先評估電路B1的情況、與先評估電路B2的情況下，變數A與變數COND的結果會不同。
具體而言，在先評估電路B1的情況下，電路B1係在基準訊號CLK1的上揚邊緣處啟動，第2訊號亦即變數COND會有被參照之可能性。電路B1，係由於第2訊號亦即變數COND係為1，因此在第1訊號亦即變數A中代入1。
接著，電路B2係在基準訊號CLK2的上揚邊緣處啟動，第2訊號亦即變數A會有被參照之可能性。電路B2，係由於第2訊號亦即變數A係為1，因此在第1訊號的變數COND中代入1。其結果為，變數A係為1，變數COND係為1。
在先評估電路B2的情況下，電路B2係在基準訊號CLK2的上揚邊緣處啟動，第2訊號亦即變數COND會有被參照之可能性。電路B2，係由於第2訊號亦即變數A係為0，因此在第1訊號亦即變數COND中代入0。
接著，電路B1係在基準訊號CLK1的上揚邊緣處啟動，第2訊號亦即變數COND會有被參照之可能性。電路B1，係由於第2訊號亦即變數COND係為0，因此在第1訊號的變數A中代入0。結果，變數A係為0，變數COND係為0。
如上述，若使用含有圖3中所被描述的SDC檔案41A、與圖4中所被描述的函式庫的輸入資訊資料42A來執行邏輯模擬，則隨著電路B1及電路B2之哪一者先被評估，模擬結果會跟著改變。 在如此的基準訊號為相同的時序上，會有參照(讀取)第2訊號，並改變(寫入)第1訊號之可能性的這件事情，就是所謂的RW危害。
接著說明，導致邏輯模擬之結果變為不同之原因的WW危害。
圖5係為在實施形態所述之複數個電路間，變數中所被代入的訊號有發生變化之可能性的具體的函式庫的元件描述例。
圖5之圖中的LineA至LineD為止的always區塊的電路B3、與LineE至LineH為止的always區塊的電路B4，係被描述。在以下的說明中，將圖5之圖中的always區塊的電路B3、always區塊的電路B4，稱作電路B3、電路B4。
電路B3，係在基準訊號CLK1的上揚處啟動，在變數COND1為1的情況下，對變數A代入1(LineB)。又，在變數COND1為0的情況下，在變數A中代入0 (LineC)。
電路B4，係在基準訊號CLK2的上揚處啟動，在變數COND2為1的情況下，對變數A代入0(LineF)。又，在變數COND2為0的情況下，在變數A中代入1 (LineG)。
此電路B3及電路B4，係如圖3中所示，基準訊號的CLK1及CLK2的時脈週期係為相同。再者，如圖5所示，電路B3及電路B4之第1訊號，係為變數A而為相同。
對於如此的基準訊號，電路B3及電路B4之第1訊號亦即變數A，係在CLK1及CLK2的上揚邊緣處有發生變化之可能性。因此，於電路B3與電路B4間，先評估電路B3的情況、與先評估電路B4的情況下，第1訊號之變數A的結果會不同。
具體而言，在先評估電路B3的情況下，電路B3係在基準訊號CLK1的上揚邊緣處啟動，第2訊號亦即變數COND1會有被參照之可能性。電路B3，係在第2訊號亦即變數COND1係為1的情況下，在第1訊號亦即變數A中代入1。
接著，電路B4係在基準訊號CLK2的上揚邊緣處啟動，第2訊號亦即變數COND2會有被參照之可能性。電路B4，係在第2訊號亦即變數COND2係為1的情況下，在第1訊號的變數A中代入0。其結果為，第1訊號亦即變數A係為0。
在先評估電路B4的情況下，電路B4係在基準訊號CLK2的上揚邊緣處啟動，第2訊號亦即變數COND2會有被參照之可能性。電路B4，係在第2訊號亦即變數COND2係為1的情況下，在第1訊號亦即變數A中代入0。
接著，電路B3係在基準訊號CLK1的上揚邊緣處啟動，第2訊號亦即變數COND1會有被參照之可能性。電路B3，係在第2訊號亦即變數COND1係為1的情況下，在第1訊號的變數A中代入1。其結果為，第1訊號亦即變數A係為1。
如上述，若使用含有圖3中所被描述的SDC檔案41A、與圖5中所被描述的函式庫的輸入資訊資料42A來執行邏輯模擬，則隨著電路B3及電路B4之哪一者先被評估，模擬結果會跟著改變。 在如此的基準訊號為相同的時序上，會有改變(寫入)第1訊號之可能性的這件事情，就是所謂的WW危害。
說明實施形態所述之邏輯模擬驗證部21。
圖6係為使用了實施形態所述之邏輯模擬驗證系統1的系統的區塊圖。
邏輯模擬驗證部21，係如圖6所示，使用輸入資訊資料亦即SDC41A、與含有函式庫、電路描述、及測試平台的輸入資訊資料42A，來進行靜態的分析。
該所謂的靜態的分析，係不使用邏輯模擬器22，對於基準訊號與基準訊號之變化，來驗證第1訊號會發生變化及第2訊號會被參照之可能性。
變化時序指定部211，係將記憶媒體40的時序資訊儲存部41中所儲存之基準訊號與基準訊號之變化之訊號資訊，加以指定。亦即，變化時序指定部211，係如圖3的描述例所示，例如，將基準訊號CLK1及CLK2加以指定。
變化可能性時間計算部212，係將記憶媒體40的輸入資訊資料儲存部42中所儲存之含有函式庫、電路描述、及測試平台的輸入資訊資料42A的輸入資訊資料，予以讀取。
變化可能性時間計算部212，係基於該輸入資訊資料42A的輸入資訊資料，而計算出對於基準訊號之變化而第1訊號有發生變化之可能性的變數中所被代入之訊號的變化可能性時間。以下，將變數中所被代入之訊號的變化可能性時間，稱作第1時刻。
具體而言，如圖5所示，對於基準訊號CLK1及CLK2的上揚邊緣，電路B3之第1時刻係為，有被代入至第1訊號亦即輸出訊號之變數A中之可能性的時刻。同樣地，電路B4之第1時刻係為，有被代入至第1訊號亦即輸出訊號之變數A中之可能性的時刻。
參照可能性時間計算部213，係將記憶媒體40的輸入資訊資料儲存部42中所儲存之含有函式庫、電路描述、及測試平台的輸入資訊資料42A的輸入資訊資料，予以讀取。
參照可能性時間計算部213，係基於該輸入資訊資料42A的輸入資訊資料，而計算出對於基準訊號之變化而第2訊號會被參照，被變數所參照之訊號的參照可能性時間。以下，將被變數所參照之訊號的參照可能性時間，稱作第2時刻。
具體而言，如圖4所示，對於基準訊號CLK1及CLK2的上揚邊緣，電路B1之第2時刻係為，第2訊號亦即輸入訊號之變數COND會被參照，且有被代入至第1訊號亦即輸出訊號之變數A中之可能性的時刻。同樣地，電路B2之第2時刻係為，第2訊號亦即輸入訊號之變數A會被參照，且有被代入至第1訊號亦即輸出訊號之變數COND中之可能性的時刻。
變化可能性時間判定部214，係在不同電路間對於基準訊號之變化而第1訊號為相同時，將第1訊號有發生變化之可能性的各個第1時刻進行比較以判定第1時刻是否一致。
該所謂不同電路間係指例如，圖5所示的LineA至LineD為止的always區塊的電路B3、與LineE至LineH為止的always區塊的電路B4。
寫寫危害訊息輸出部215，係在藉由變化可能性時間判定部214而判定為不同電路間的第1時刻是一致的情況下，將有WW危害之可能性的意旨，向記憶媒體40的訊息儲存部43進行輸出。又，藉由變化可能性時間判定部214而判定為不同電路間的第1時刻是不一致的情況下，則將沒有問題之意旨，向記憶媒體40的訊息儲存部43進行輸出。
變化及參照可能性時間判定部216，係在不同電路間之一方之第1訊號與他方之第2訊號為相同時，判定對於基準訊號之變化而第1訊號有發生變化之可能性的第1時刻、與對於基準訊號之變化而第2訊號有參照之可能性的第2時刻，是否有變成同時之可能性。
讀寫危害訊息輸出部217，係藉由變化及參照可能性時間判定部216，而判定為不同電路間之第1時刻、第2時刻是相同時刻的情況下，將有RW危害之可能性的意旨，向記憶媒體40的訊息儲存部43進行輸出。又，藉由變化及參照可能性時間判定部216，而判錠為不同電路間之第1時刻、第2時刻是不同的情況下，則將沒有問題之意旨，向記憶媒體40的訊息儲存部43進行輸出。
邏輯模擬器22係例如，使用時序資訊儲存部41、與輸入資訊資料儲存部42中所儲存之輸入資訊資料，來進行動態地分析。該所謂動態地分析，係指使用邏輯模擬器22進行分析。此外，亦可藉由邏輯模擬驗證部21來驗證訊號之競爭狀態，使用含有已修正之函式庫、電路描述、及測試平台的輸入資訊資料42B之輸入資訊資料來進行動態地分析。邏輯模擬器22的內部構成係為公知，因此省略內部構成之說明。
圖7係為實施形態所述之邏輯模擬驗證系統1的動作流程圖。
參照圖2、圖6、圖7，說明實施形態所述之邏輯模擬驗證系統1的邏輯模擬驗證方法。
於步驟S11中，變化時序指定部211係將SDC檔案41A，予以讀取。然後，變化時序指定部211，係從SDC檔案41A而將基準訊號與該基準訊號之變化資訊，加以指定。
於步驟S12中，變化可能性時間計算部212，係將含有函式庫、電路描述、及測試平台的輸入資訊資料42A，加以讀取。然後，變化可能性時間計算部212，係基於該輸入資訊資料42A，而對步驟S11中所指定之基準訊號與基準訊號之變化，計算出第1訊號有發生變化之可能性的第1時刻。
於步驟S13中，參照可能性時間計算部213，係將含有函式庫、電路描述、及測試平台的輸入資訊資料42A，加以讀取。然後，參照可能性時間計算部213，係基於該輸入資訊資料42A，而對步驟S11中所指定之基準訊號與基準訊號之變化，計算出第2訊號有被參照之可能性的第2時刻。
於步驟S14中，變化可能性時間計算部212及參照可能性時間計算部213完成求出了所有的第1時刻及第2時刻的情況下，則往步驟S15前進。於變化可能性時間計算部212及參照可能性時間計算部213中，第1時刻及第2時刻尚未全部完成求出的情況下，則往步驟12前進。
於步驟S15中，變化可能性時間判定部214，係在不同電路間對於基準訊號與基準訊號之變化而第1訊號為相同時，將第1訊號有發生變化之可能性的各個第1時刻進行比較以判定第1時刻是否一致。然後，變化可能性時間判定部214，係在第1時刻為一致的情況下，則處理係往步驟S16前進。在第1時刻為不一致的情況下，則處理係往步驟S17前進。
於步驟S16中，寫寫危害訊息輸出部215，係在藉由變化可能性時間判定部214而判定為第1時刻是一致的情況下，將有WW危害之可能性的意旨，向記憶媒體40的訊息儲存部43進行輸出。然後，在輸出後，處理係往步驟S18前進。
於步驟S17中，寫寫危害訊息輸出部215，係在藉由變化可能性時間判定部214而判定為第1時刻不一致的情況下，將沒有問題的意旨，向記憶媒體40的訊息儲存部43進行輸出。然後，在輸出後，處理係往步驟S18前進。
於步驟S18中，變化及參照可能性時間判定部216，係在不同電路間之一方之第1訊號與他方之第2訊號為相同時，判定對於基準訊號與基準訊號之變化而第1訊號有發生變化之可能性的第1時刻、與對於基準訊號與基準訊號之變化而第2訊號有參照之可能性的第2時刻，是否有變成同時之可能性。
然後，變化及參照可能性時間判定部216，係在第1時刻、第2時刻有變成同時之可能性的情況下，則處理係往步驟S19前進。第1時刻、第2時刻沒有變成同時之可能性的情況下，則處理係往步驟S20前進。
於步驟S19中，讀寫危害訊息輸出部217，係在藉由變化及參照可能性時間判定部216而判定為不同電路間之第1時刻、第2時刻有變成同時之可能性的情況下，將有RW危害之可能性的意旨，向記憶媒體40的訊息儲存部43進行輸出。然後，在輸出後，處理就結束。
於步驟S20中，讀寫危害訊息輸出部217，係在藉由變化及參照可能性時間判定部216而判定為，不同電路間之第1時刻、第2時刻是不同的情況下，則將沒有問題之意旨，向記憶媒體40的訊息儲存部43進行輸出。然後，在輸出後，處理就結束。
此外，使用者係參照訊息儲存部43中所被儲存之有WW危害及RW危害之可能性之意旨的警告訊息，將輸入資訊資料42A予以修正。該已被修正的檔案，係被稱作含有已被修正之函式庫、電路描述、及測試平台的輸入資訊資料42B。
圖8係為實施形態所述之具體的圖4的函式庫之元件描述之RW危害的修正例。例如，使用者，係對圖3的SDC檔案41A的基準訊號，使用有RW危害之可能性的圖4的函式庫之元件描述例來執行邏輯模擬驗證系統1。然後，使用者係參照，該執行後的分析結果也就是有RW危害之可能性之意旨的訊息。
該邏輯模擬驗證系統1的分析結果，具體而言，係為對於圖3所示的基準訊號與基準訊號之變化，圖4所示的函式庫中所被描述之電路B1之第1訊號亦即變數A，會在第1時刻之時(這裡的第1時刻係為將時刻除以10而餘數為0的時刻群)有發生變化之可能性，將此一事實對圖4的函式庫進行警告。同樣地，分析結果係為，對於圖3所示的基準訊號與基準訊號之變化，圖4所示的函式庫中所被描述之電路B2之第1訊號亦即變數COND，會在第1時刻之時(這裡的第1時刻係為將時刻除以10而餘數為0的時刻群)有發生變化之可能性，將此一事實對圖4的函式庫進行警告。
再者，分析結果係為，對於圖3所示的基準訊號與基準訊號之變化，圖4所示的函式庫中所被描述之電路B1之第2訊號亦即變數COND，會在第2時刻之時(這裡的第2時刻係為將時刻除以10而餘數為0的時刻群)有被參照之可能性，將此一事實對圖4的函式庫進行警告。同樣地，分析結果係為，對於圖3所示的基準訊號與基準訊號之變化，圖4所示的函式庫中所被描述之電路B2之第2訊號亦即變數A，會在第2時刻之時(這裡的第2時刻係為將時刻除以10而餘數為0的時刻群)有被參照之可能性，將此一事實對圖4的函式庫進行警告。
如上述，基準訊號為相同的時序(第1時刻與第2時刻變成相同的時刻)上，在不同電路間，會有參照(讀取)第2訊號，並改變(寫入)第1訊號之可能性，因此將會發生訊號之競爭狀態的事實，藉由分析結果而進行訊息通知。
使用者，係參照有RW危害之可能性的分析結果所致之訊息，如圖8所示，電路B1及電路B2，係由於有RW危害之可能性，因此將LineC的進行代入之描述「A = 1'b1;」，修正成「A ＜= #1 1'b1;」。同樣地，使用者，係將LineG的進行代入之描述「COND = 1'b1;」，修正成「COND ＜= #1 1'b1;」。「A ＜= #1 1'b1;」係為，令對A代入1的時刻延遲1的語法。例如，#係為表示所要延遲之時間的記號。
亦即，在對第1訊號亦即變數進行代入時，藉由令時刻延遲1，第1訊號發生變化的第1時刻即為，將時刻除以10而餘數為1的時刻群。又，第2訊號會被參照的第2時刻係為，將時刻除以10而餘數為0的時刻群。 因此，由於第1時刻與第2時刻係不一致，因此可判斷為，在不同電路間，沒有發生訊號之競爭狀態之可能性。
如上述，邏輯模擬驗證系統1，係藉由邏輯模擬驗證系統方法，而可避免對於基準訊號與基準訊號之變化的訊號之競爭狀態。 又，邏輯模擬驗證系統1，係不使用邏輯模擬器22而藉由進行靜態地分析而可在短時間內，以較少的記憶體就能執行。 再者，對於基準訊號與基準訊號之變化，藉由操控被代入至變數中的時刻及被變數所參照的時刻，即可操控延遲時間。
邏輯模擬器22，係使用含有藉由邏輯模擬驗證系統1所修正過的函式庫、電路描述、及測試平台的輸入資訊資料42B來執行邏輯模擬，而可獲得沒有訊號之競爭狀態的模擬結果44。
[第2實施形態] 說明第2實施形態所述之邏輯模擬驗證系統1。
圖9係為第2實施形態所述的時序資訊儲存部41中所被儲存之具體的複數個頻率之基準訊號以SDC來表現的描述例。 第2實施形態所述之邏輯模擬驗證系統1，係為將對於複數個頻率之基準訊號的函式庫進行驗證的例子。
第2實施形態所述之邏輯模擬驗證系統1，係將圖9所示的複數個頻率之基準訊號以SDC來表現的描述例，儲存在時序資訊儲存部41中。
亦即，第2實施形態所述之邏輯模擬驗證系統1的變化可能性時間計算部212，係例如，對於圖4所示的函式庫之描述例，在圖9所示的複數個頻率之基準訊號的情況下，於圖7所示的步驟S12中，計算出到複數個頻率之基準訊號之最小公倍數之時刻為止，第1訊號有發生變化之可能性的第1時刻。具體而言，如圖9所示，一方之基準訊號CLK1之訊號的時脈週期係為15ns，他方之基準訊號CLK2之訊號的時脈週期係為20ns。
亦即，CLK1及CLK2的最小公倍數，係為60。到該最小公倍數之60為止的時刻，係為0、15、20、30、40、45之時，會有發生訊號之競爭狀態之可能性。
在圖4所示的函式庫的情況下，對於電路B1之變數A的第1時刻係為，將基準訊號之CLK1之時刻除以60而餘數為0、15、30、45。又，對電路B2之變數COND的基準時刻係為，將第1訊號之CLK2之時刻除以60而餘數為0、20、40。 於步驟S13中，參照可能性時間計算部213係計算出，到基準訊號之最小公倍數之時刻為止，第2訊號有被參照之可能性的第2時刻。
亦即，對於電路B1之變數COND的第2時刻係為，將基準訊號之CLK1之時刻除以60而餘數為0、15、30、45。又，對於電路B2之變數A的第2時刻係為，將基準訊號之CLK2之時刻除以60而餘數為0、20、40。
於步驟S18中，對於不同的電路B1及B2間，將基準訊號之時刻除以60而餘數為0之時，第1訊號係有同時變化之可能性，且，第2訊號係有被同時參照之可能性，因此判斷為對於基準訊號之變化的訊號之競爭狀態會發生。
其他構成、邏輯模擬驗證系統驗證方法及效果，係和圖1～圖8所示的第1實施形態相同。
[第3實施形態] 說明第3實施形態所述之邏輯模擬驗證系統1。
圖10係為，對於第3實施形態所述的時序資訊儲存部41中所被儲存之具體的欲檢查之函式庫之元件之例子而將不具週期的基準訊號之變化時序以SDC來表現的描述例。如圖10所示，第3實施形態所述之邏輯模擬驗證系統1係為，基準訊號CLK1及CLK2是時刻100之時，打開電源的例子。
第3實施形態所述之邏輯模擬驗證系統1，係將圖10所示的不具週期的基準訊號之變化時序以SDC來表現的描述例，儲存在時序資訊儲存部41中。
亦即，第3實施形態所述之邏輯模擬驗證系統1的變化可能性時間計算部212，係例如，對於圖4所示的函式庫之描述例，在圖10所示的不具週期的基準訊號的情況下，於圖7所示的步驟S12中，在基準訊號CLK1為時刻100之時，計算出電路B1之第1訊號亦即變數A有發生變化之可能性的第1時刻。同樣地，在基準訊號CLK2為時刻100之時，計算出電路B2之第1訊號亦即變數COND有發生變化之可能性的第1時刻。
於步驟S13中，參照可能性時間計算部213，係在基準訊號CLK1為時刻100之時，計算出電路B1之第2訊號亦即變數COND有被參照之可能性的第2時刻。同樣地，在基準訊號CLK2為時刻100之時，計算出電路B2之第2訊號亦即變數A有被參照之可能性的第2時刻。
於步驟S18中，對於不同的電路B1及B2間，在基準訊號為時刻100之時，第1訊號係有同時變化之可能性，且，第2訊號係有被同時參照之可能性，因此判斷為對於基準訊號之變化的訊號之競爭狀態會發生。 其他構成、邏輯模擬驗證系統驗證方法及效果，係和圖1～圖8所示的第1實施形態相同。
[第4實施形態] 說明第4實施形態所述之邏輯模擬驗證系統1。
圖11係為，對於第4實施形態所述的時序資訊儲存部41中所被儲存之具體的欲檢查之測試平台描述例而將基準訊號之變化時序以SDC來表現的描述例。
圖12係在第4實施形態所述之輸入資訊資料儲存部42中所被儲存之具體的begin-end之電路區塊中藉由「@」及「wait」而導致變化可能性時間及參照可能性時時間改變的測試平台之描述例。
如圖11及圖12所示，作為第4實施形態所述之邏輯模擬驗證系統1的對象係為，對於基準訊號axm.CLK，在測試平台之描述中含有「@」及「wait」的情況下，第1時刻及第2時刻會改變的例子。
第4實施形態所述之邏輯模擬驗證系統1，係將圖11所示的基準訊號之變化時序以SDC來表現的描述例之SDC檔案41A，儲存在時序資訊儲存部41中。又，將圖12所示的含有測試平台的輸入資訊資料42A，儲存在輸入資訊資料儲存部42中。
圖11係為基準訊號之變化時序之資訊亦即訊號的時脈週期、及所輸入的訊號之節點名、及對時脈的輸入腳位之輸入延遲資訊。下面的行係指定了，把axm.Ready發生變化的時序延遲2(例如基準訊號之時刻除以100而餘數為2之時)。
如圖12所示，基準訊號axm.CLK，係在axm.CLK之時刻除以100而餘數為0之時，會上揚(LineC)。接著，以代入語句使訊號延遲(LineD)。axm.ADDR，係CLK，係axm.CLK之時刻除以100而餘數為1之時，將addr予以代入(LineE)。在相同時刻上，若axm.READY為1則往下一行前進。若axm.READY為0則等待直到變成1為止，在除以100而餘數為2之時刻上，往下一行前進(LineG)。接著，以代入語句使訊號延遲(LineH)。axm.DATA，係在axm.CLK之時刻除以100而餘數為2或3之時，將data予以代入(LineK)。
使用圖11及圖12的輸入資訊資料來執行邏輯模擬驗證系統，並進行了分析的情況下，於圖7所示的步驟S12中，變化可能性時間計算部212，係對於基準訊號axm.CLK之變化，計算出第1訊號axm.ADDR有發生變化之可能性的第1時刻。又，變化可能性時間計算部212係計算出，第1訊號axm.DATA有發生變化之可能性的第1時刻。
亦即，第1訊號axm.ADDR，係在axm.CLK之時刻除以100而餘數為1之時，有發生變化之可能性。又，第1訊號axm.DATA，係在axm.CLK之時刻除以100而餘數為2或3之時，有發生變化之可能性。
於步驟S13中，參照可能性時間計算部213，係對於基準訊號axm.CLK之變化，計算出第2訊號axm.READY有被參照之可能性的第2時刻。
亦即，第2訊號axm.READY，係在axm.CLK之時刻除以100而餘數為1之時，若axm.READY之值為1則在相同時刻會往下一行前進。又，第2訊號axm.READY，係在axm.CLK之時刻除以100而餘數為1之時，若axm.READY之值為0則停止，在CLK之時刻除以100而餘數為2之時，axm.READY之值有變成1之可能性，在該時刻會往下一行前進。
於步驟S18中，在基準訊號之時刻除以100而餘數為2之時，axm.READY有發生變化之可能性。作為第2訊號，在基準訊號之時刻除以100而餘數為1之時，axm.READY會有被參照之可能性。因此判斷為，關於axm.READY是沒有訊號之競爭狀態。 其他構成、邏輯模擬驗證系統驗證方法及效果，係和圖1～圖8所示的第1實施形態相同。
[第5實施形態] 說明第5實施形態所述之邏輯模擬驗證系統1。
圖13係為，對於第5實施形態所述的時序資訊儲存部41中所被儲存之具體的欲檢查之測試平台描述例而將基準訊號之變化時序以SDC來表現的描述例。下面的行係指定了，把axm.Ready發生變化的時序延遲1(例如基準訊號之時刻除以100而餘數為1之時)。
如圖11及圖13所示，作為第5實施形態所述之邏輯模擬驗證系統1的對象係為，對於基準訊號axm.CLK，在測試平台之描述中含有「@」及「wait」的情況下，第1時刻及第2時刻會改變的例子。
第5實施形態所述之邏輯模擬驗證系統1，係將圖13所示的基準訊號之變化時序以SDC來表現的描述例之SDC檔案41A，儲存在時序資訊儲存部41中。又，將圖12所示的含有測試平台的輸入資訊資料42A，儲存在輸入資訊資料儲存部42中。
第5實施形態所述之邏輯模擬驗證系統1，係如圖13所示，對於以基準訊號之資訊SDC所表現的描述例之時脈，輸入腳位之輸入延遲資訊是從2變更成1。
使用圖13及圖12的輸入資訊資料來執行邏輯模擬驗證系統，並進行了分析的情況下，於圖7所示的步驟S12中，變化可能性時間計算部212，係對於基準訊號axm.CLK之變化，計算出第1訊號axm.ADDR有發生變化之可能性的第1時刻。又，變化可能性時間計算部212係計算出，第2訊號axm.DATA有發生變化之可能性的第1時刻。 再者，變化可能性時間計算部212係計算出，第1訊號axm.READY有發生變化之可能性的第1時刻。
亦即，第1訊號axm.ADDR，係在axm.CLK之時刻除以100而餘數為1之時，有發生變化之可能性。又，第1訊號axm.DATA，係在axm.CLK之時刻除以100而餘數為2之時，有發生變化之可能性。 再者，axm.READY，係在axm.CLK之時刻除以100而餘數為1之時，第2訊號axm.READY有發生變化之可能性。
於步驟S13中，參照可能性時間計算部213，係對於基準訊號axm.CLK之變化，計算出第2訊號axm.READY有被參照之可能性的第2時刻。
亦即，第2訊號axm.READY，係在axm.CLK之時刻除以100而餘數為1之時，axm.READY之值會有被參照之可能性。
於步驟S18中，在基準訊號之時刻除以100而餘數為1之時，第1訊號會有發生變化之可能性，且，第2訊號有被參照之可能性，因此判斷為，對於基準訊號之變化會發生訊號之競爭狀態。 其他構成、邏輯模擬驗證系統驗證方法及效果，係和圖1～圖8所示的第1實施形態相同。
[第6實施形態] 說明第6實施形態所述之邏輯模擬驗證系統1。
圖14係為，在第6實施形態所述之邏輯模擬驗證系統1中，驗證藉由SDC而被給定之限制條件在邏輯模擬中是否有被遵守時的區塊圖。
如圖14所示，SDC檔案41B，係可藉由SDC而給予基準訊號的時序限制。於是，第6實施形態所述之邏輯模擬驗證系統1的邏輯模擬驗證部21，係亦可含有轉換程式21A，其係將給定以SDC而被表現之時序限制的SDC檔案41B予以讀取，並將用來輸出SDC中所被描述之訊號之VCD(Value Change Dump)檔案所需之Verilog描述予以輸出。
用來輸出SDC中所被描述之訊號之VCD檔案45所需之Verilog描述，令稱作41C。此外，所謂VCD檔案45，係為Verilog-HDL的標準波形格式之檔案。此VCD檔案，係為描述了有語言規定之波形之變化的本文檔案。
邏輯模擬器22，係將用來把SDC檔案之訊號輸出至VCD所需之Verilog描述41C、與含有函式庫、電路描述、及測試平台的輸入資訊資料42A，當作輸入資訊資料來使用，並加以執行，以輸出VCD檔案45。
第6實施形態所述之邏輯模擬驗證系統1的邏輯模擬驗證部21係含有程式21B，其係將給定了以SDC而被表現之時序限制的SDC檔案41B、與VCD檔案45進行比較，以檢查SDC的時序限制是否有被遵守。
此外，用來檢查SDC之時序限制是否有被遵守的程式21B，係亦可將比較結果，例如以OK或NG的輸出檔案46方式而予以輸出。 其他構成、邏輯模擬驗證系統驗證方法及效果，係和圖1～圖8所示的第1實施形態相同。
(其他實施形態) 上記實施形態係不只可對於Verilog-HDL中所被描述之資料來進行，亦可對於以其他硬體描述語言而被記載的資料來進行。 上記實施形態的時序限制之格式雖然是基於SDC (Synopsys Design Constraint Format)，但亦可以其他格式為之。 雖然說明了本發明的數個實施形態，但這些實施形態係僅作為例子而提示，並非意圖用來限定發明的範圍。這些新穎的實施形態，係可藉由其他各式各樣的形態而被實施，在不脫離發明之宗旨的範圍內，可進行各種的省略、置換、變更。這些實施形態或其變形，係被發明之範圍或宗旨所包含，同時也被申請專利範圍中所記載之發明及其均等範圍所包含。
例如，在另一實施形態中，電路描述檔案的電路描述亦可以用邏輯錐(logic cone)單位來描述。 [關連申請案之引用] 本申請案係以2020年09月16日先行申請之日本國專利申請案第2020-155694號所享有的優先權之利益為基礎，且為了追求其利益，其內容全體是藉由引用而被納入在本案中。
1:邏輯模擬驗證系統 10:電腦裝置 20:伺服器 21:邏輯模擬驗證部 21A:轉換程式 21B:程式 22:邏輯模擬器 30:網路 40:記憶媒體 41:時序資訊儲存部 41A:SDC檔案 41B:SDC檔案 41C:Verilog描述 42:輸入資訊資料儲存部 42A:輸入資訊資料 42B:輸入資訊資料 43:訊息儲存部 44:模擬結果 45:VCD檔案 46:輸出檔案 211:變化時序指定部 212:變化可能性時間計算部 213:參照可能性時間計算部 214:變化可能性時間判定部 215:寫寫危害訊息輸出部 216:變化及參照可能性時間判定部 217:讀寫危害訊息輸出部
[圖1]實施形態所述之邏輯模擬驗證系統之構成的模式圖。 [圖2]實施形態所述之邏輯模擬驗證系統之伺服器、及記憶媒體之詳細的功能區塊構成圖。 [圖3]將實施形態所述之時序資訊儲存部中所被儲存之訊號與訊號之變化資訊以SDC(Synopsys Design Constraint Format)來表現的描述例。 [圖4]以Verilog-HDL語言所被描述之函式庫的元件描述例。 [圖5]在複數個電路間所被代入的訊號有發生變化之可能性的具體的函式庫的元件描述例。 [圖6]使用了實施形態所述之邏輯模擬驗證系統的系統的區塊圖。 [圖7]實施形態所述之邏輯模擬驗證系統的動作流程圖。 [圖8]圖4的函式庫之元件描述的修正例。 [圖9]將頻率之基準訊號以SDC來表現的描述例。 [圖10]對於函式庫之元件之例子而將不具週期的基準訊號之變化時序以SDC來表現的描述例。 [圖11]對於測試平台描述例而將基準訊號之變化時序以SDC來表現的描述例。 [圖12]在begin-end的電路區塊中，變化可能性時間及參照可能性時時間會改變的測試平台之描述例。 [圖13]對於測試平台描述例而將基準訊號之變化時序以SDC來表現的描述例。 [圖14]驗證藉由SDC而被給定之限制條件在邏輯模擬中是否有被遵守時的區塊圖。
20:伺服器
21:邏輯模擬驗證部
22:邏輯模擬器
40:記憶媒體
41:時序資訊儲存部
41A:SDC檔案
42:輸入資訊資料儲存部
42A:輸入資訊資料
43:訊息儲存部
211:變化時序指定部
212:變化可能性時間計算部
213:參照可能性時間計算部
214:變化可能性時間判定部
215:寫寫危害訊息輸出部
216:變化及參照可能性時間判定部
217:讀寫危害訊息輸出部

Claims (8)

  1. 一種邏輯模擬驗證系統，係於以HDL語言所被描述之第1資料內驗證訊號之變化的邏輯模擬驗證系統，其係具備：變化時序指定部，係將作為變化之基準的基準訊號與前記基準訊號之變化資訊，加以指定；和變化可能性時間計算部，係求出對於前記基準訊號與前記基準訊號之變化而會被代入至變數的訊號也就是第1訊號有發生變化之可能性的第1時刻；和參照可能性時間計算部，係求出對於前記基準訊號與前記基準訊號之變化而變數會被參照的訊號也就是第2訊號有被參照之可能性的第2時刻；和變化可能性時間判定部，係判斷不同電路間之前記第1訊號是否相同，以及比較前記第1時刻是否一致；和變化及參照可能性時間判定部，係判斷前記不同電路間之一方亦即第1電路之前記第1訊號與他方亦即第2電路之前記第2訊號是否相同，以及前記第1時刻與前記第2時刻是否一致。
  2. 如請求項1所記載之邏輯模擬驗證系統，其中，前記不同電路間之前記第1訊號為相同，且前記第1時刻為一致時，前記變化可能性時間判定部係將危害正在發生之可能性，記錄至前記第1資料。
  3. 如請求項1所記載之邏輯模擬驗證系統，其中，在前記不同電路間之一方之前記第1訊號與他方之 前記第2訊號為相同，且前記第1時刻與前記第2時刻為一致時，前記參照可能性時間判定部係將危害正在發生之可能性，記錄至前記第1資料。
  4. 如請求項1所記載之邏輯模擬驗證系統，其中，前記變化可能性時間計算部，係在前記基準訊號之變化之週期是有複數個的情況下，求出前記複數個變化之週期之最小公倍數，對於從基準訊號之初期值至前記最小公倍數為止之時刻，計算前記第1時刻；前記參照可能性時間計算部，係對於從基準訊號之初期值至前記最小公倍數為止之時刻，計算前記第2時刻。
  5. 如請求項1所記載之邏輯模擬驗證系統，其中，前記變化時序指定部，係在前記基準訊號是不具週期的情況下，藉由想定因為前記基準訊號而導致前記第1訊號與前記第2訊號同時發生了變化之狀態，就可確認電源開啟狀態的訊號之競爭狀態。
  6. 如請求項1所記載之邏輯模擬驗證系統，其中，前記變化時序指定部，係基於已指定之時序限制條件的前記基準訊號及前記基準訊號之變化資訊、與藉由前記已指定之條件的前記基準訊號及前記基準訊號之變化資訊而進行了邏輯模擬的結果資訊，而確認前記已指定之條件的前記基準訊號及前記基準訊號之變化資訊在邏輯模擬中是否正確。
  7. 一種邏輯模擬驗證方法，係於以HDL語言所被描述之第1資料內驗證訊號之變化的邏輯模擬驗證方法，其係：基於記憶媒體中所被儲存的時序資訊儲存部之資訊，而將作為變化之基準的基準訊號與前記基準訊號之變化資訊加以指定；基於前記記憶媒體中所被儲存之輸入資訊資料儲存部之資訊，求出對於前記基準訊號與前記基準訊號之變化而會被代入至變數的訊號也就是第1訊號對於前記基準訊號與前記基準訊號之變化而有發生變化之可能性的第1時刻；基於前記記憶媒體中所被儲存之輸入資訊資料儲存部之資訊，求出對於前記基準訊號與前記基準訊號之變化而變數會被參照的訊號也就是第2訊號對於前記基準訊號與前記基準訊號之變化而有被參照之可能性的第2時刻；判斷不同電路間之前記第1訊號是否相同，以及前記第1時刻是否相同，並向訊息儲存部輸出判斷結果；判斷不同的前記電路間之一方亦即第1電路之前記第1訊號與他方亦即第2電路之前記第2訊號是否相同，以及前記第1時刻與前記第2時刻是否一致，並向訊息儲存部輸出判斷結果。
  8. 一種程式產品，係為邏輯模擬驗證系統中所被使用之電腦的程式，其係令前記電腦執行以下步驟： 基於記憶媒體中所被儲存的時序資訊儲存部之資訊，而將作為變化之基準的基準訊號與前記基準訊號之變化資訊加以指定；基於儲存有以HDL語言所被描述之第1資料的輸入資訊資料儲存部之資訊，求出對於前記基準訊號與前記基準訊號之變化而會被代入至變數的訊號也就是第1訊號對於前記基準訊號與前記基準訊號之變化而有發生變化之可能性的第1時刻；基於前記輸入資訊資料儲存部之資訊，求出對於前記基準訊號與前記基準訊號之變化而變數會被參照的訊號也就是第2訊號對於前記基準訊號與前記基準訊號之變化而有被參照之可能性的第2時刻；判斷是否為：不同電路間之前記第1訊號係為相同、且比較前記第1時刻而前記第1時刻係為一致，並以訊息而向訊息儲存部輸出判斷結果；判斷是否為：不同的前記電路間之一方亦即第1電路之前記第1訊號與他方亦即第2電路之前記第2訊號係為相同、且前記第1時刻與前記第2時刻係為一致，並以訊息而向訊息儲存部輸出判斷結果。
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