JP5702175B2

JP5702175B2 - メモリ装置

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Publication number: JP5702175B2
Application number: JP2011020770A
Authority: JP
Inventors: 長友　雅彦; 雅彦長友
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2011-02-02
Filing date: 2011-02-02
Publication date: 2015-04-15
Anticipated expiration: 2031-02-02
Also published as: JP2012160239A

Description

本発明は、メモリ装置に関し、特に不揮発性のメモリセルからの読出し電流を検出してその読出し電流を基準電流と比較するメモリ装置に関するものである。

図１は従来のメモリ装置の一構成例を示している。このメモリ装置は、基準電流発生回路１、不揮発性メモリ部２、及び電流比較回路３から構成される。

基準電流発生回路１は、ＰＭＯＳＦＥＴ（Ｐチャンネル金属酸化膜型電界効果トランジスタ）１１，１２，１６，１８、ＮＭＯＳＦＥＴ（Ｎチャンネル金属酸化膜型電界効果トランジスタ）１３〜１５及び抵抗１７を備えている。同一特性のＰＭＯＳＦＥＴ１１，１２、同一特性のＮＭＯＳＦＥＴ１３，１４及びＮＭＯＳＦＥＴ１５は差動増幅器を構成している。すなわち、ＰＭＯＳＦＥＴ１１とＮＭＯＳＦＥＴ１３とは、ノードＮ１でドレイン同士で互いに接続され、ＰＭＯＳＦＥＴ１２とＮＭＯＳＦＥＴ１４とは、ノードＮ２でドレイン同士で互いに接続されている。ＰＭＯＳＦＥＴ１１，１２のソースは電源電圧Ｖccの端子に接続され、ＮＭＯＳＦＥＴ１３，１４のドレインはノードＮ３を介して定電流源をなすＮＭＯＳＦＥＴ１５のドレインに接続されている。ＮＭＯＳＦＥＴ１５のゲートは電圧Ｖccの端子に接続され、ソースは接地電位Ｖssの端子に接続されることにより接地されている。ノードＮ２はＰＭＯＳＦＥＴ１１，１２各々のゲートに接続されている。ＮＭＯＳＦＥＴ１３のゲートが差動増幅器の一方の入力端子をなし、基準電圧Ｖrefが印加される。ＮＭＯＳＦＥＴ１４のゲートは差動増幅器の他方の入力端子をなす。ノードＮ１は差動増幅器の出力端子をなし、ＰＭＯＳＦＥＴ１６，１８のゲートに接続されている。ＰＭＯＳＦＥＴ１６のドレインはノードＮ４をなすと共に抵抗１７を介して接地電位Ｖssの端子に接続されている。

ＰＭＯＳＦＥＴ１６と抵抗１７とは帰還回路を構成しており、ノードＮ４が上記のＮＭＯＳＦＥＴ１４のゲート（他方の入力端子）に接続されている。ＰＭＯＳＦＥＴ１８は電流出力回路を構成しており、そのソースが電圧Ｖccの端子に接続され、ドレインが基準電流Ｉrの出力端（ノードＮ５）をなしている。

メモリ部２は、ワード線デコーダ５、データ線デコーダ６、選択出力部７、定電圧回路８、チャージポンプ９、及びメモリセルマトリックス１０を備えている。メモリセルマトリックス１０はマトリックス状に配置された不揮発性のＦＥＴ型メモリセルＭＣ_OO〜ＭＣ_mnからなる。メモリセルＭＣ_OO〜ＭＣ_mn各々のゲートは、ワード線デコーダ５からのワード線Ｗ_０〜Ｗ_ｍに接続され、ドレインは定電圧回路８の出力電圧ＣＤＶ(例えば、１.４Ｖ)の出力端子に接続され、ソースはデータ線Ｄ_０〜Ｄ_ｎを介して選択出力部７に接続されている。

選択出力部７はデータ線Ｄ_０〜Ｄ_ｎ毎のＮＭＯＳＦＥＴ７_０〜７_ｎからなる。ＮＭＯＳＦＥＴ７_０〜７_ｎのゲートにはデータ線デコーダ６からデータ選択線ＤＳ_０〜ＤＳ_ｎを介して制御信号が選択的に供給され、その制御信号が供給されたＮＭＯＳＦＥＴ（７_０〜７_ｎのいずれか１）のドレイン・ソース間がオンとなる。ＮＭＯＳＦＥＴ７_０〜７_ｎのソースは互いに接続されており、選択出力部７の出力となっている。選択出力部７の出力はメモリ部２の出力として電流比較回路３の入力となるノードＮ６に接続されている。メモリセルＭＣ_OO〜ＭＣ_mnのうちのいずれかのデータ読出し時には選択出力部７から読出し電流Ｉmcが電流比較回路３に対して出力される。

電流比較回路３は、メモリ部２から読出し電流Ｉmcを受け入れると共に基準電流発生回路１から基準電流Ｉrを受け入れ、読出し電流Ｉmcを基準電流Ｉrと大小比較して論理を示す出力信号ｏｕｔを生成する。電流比較回路３としては特許文献１に読出し回路として開示されている回路を用いることができる。

かかる従来のメモリ装置において、メモリ部２のメモリセルＭＣ_OO〜ＭＣ_mnのうちのいずれかの１のメモリセルの記憶データを読み出す場合には、その１のメモリセルが図示しないコントローラの指令に応じてワード線デコーダ５及びデータ線デコーダ６により選択され、その１のメモリセルがデータ線を介してノードＮ６に接続される。すなわち、１のメモリセルからの読出し電流Ｉmcが電流比較回路３に流入する。一方、基準電流発生回路１からは電流比較回路３に基準電流Ｉrが流入する。基準電流Ｉrは論理１に対応する読出し電流Ｉmcの期待値Ａと論理０に対応する読出し電流Ｉmcの期待値Ｂとの中間値である。電流比較回路３内では基準電流Ｉrと検出電流Ｉmcとの大小の差を電圧差に変換し、その差電圧が差動増幅器で増幅され、その１のメモリセルの読出しデータとして出力される。

ところで、このようなメモリ装置においては、電源電圧Ｖccとして一般的に５Ｖ程度の電圧が用いられるが、近時、メモリ装置が組み込まれる機器の電源電圧Ｖccの低電圧化に伴い、低電圧供給でメモリセルからのデータ読出しを可能にすることが行われている（特許文献２参照）。上記の従来のメモリ装置では、低電圧(例えば、Ｖcc＝２.７Ｖより大)での読出しを可能にするために、メモリセルのゲートであるワード線には、Ｖcc依存をほとんど持たないレベルＶＣＷ(例えば、３.２Ｖ)にチャージポンプ９により昇圧した電圧を印加し、これにより低電圧での読出し電流Ｉmcの減少を抑えている。

基準電流発生回路１においては、電源電圧Ｖccに電圧依存を持たない基準電圧Ｖref(例えば、1、4Ｖ)が入力となるＰＭＯＳＦＥＴ１１，１２、ＮＭＯＳＦＥＴ１３，１４，１５で構成される差動増幅器と、差動増幅器の出力電圧がゲートに印加されるＰＭＯＳＦＥＴ１６と抵抗１７との接続点のノードＮ４の電圧を差動増幅器の他方の入力端子にフィードバックする帰還回路とにより、ＰＭＯＳＦＥＴ１６には電圧Ｖccに依存しない一定電流が流れる。また、差動増幅器の出力電圧は一定電圧となり、それがＰＭＯＳＦＥＴ１８のゲートに印加されるので、ＰＭＯＳＦＥＴ１８のドレインから電源電圧Ｖccに電圧依存を持たない読出し電流Ｉmcの中間の基準電流Ｉrを出力することができる。

よって、読出し電流Ｉmc及び基準電流Ｉr共に低電圧での電流減少が少ないため、上記した例えば、Ｖcc＝２.７Ｖ程度までの低電圧での読出し動作を可能としている。

特開昭６１−１２９８００号公報特表２００９−５２２７０５号公報

しかしながら、かかる従来のメモリ装置において、更なる低電圧動作(例えば、Ｖcc=１.８Ｖ〜２.７Ｖ)を行う場合には、負荷集中等が原因でチャージポンプ９の昇圧能力の低下が発生することがある。この昇圧能力の低下発生時には、昇圧電圧ＶＣＷの電位が低下することで読出し電流Ｉmcが減少し、これにより電流値の関係がＩmc(期待値Ｂ)＜Ｉr＜Ｉmc(期待値Ａ)となるべきところが、図２に示すように、Ｉmc(期待値Ｂ)＜Ｉmc(期待値Ａ)＜Ｉrとなるため期待値Ａの読み出しができず、更なる低電圧動作ができないという不具合が発生していた。

そこで、本発明の目的は、かかる点を鑑みてなされたものであり、メモリセルから安定して正常な読出しが可能な低電圧動作の範囲を拡げることができるメモリ装置を提供することである。

本発明のメモリ装置は、不揮発性のＦＥＴ（電界効果トランジスタ）型メモリセルに記憶されたデータに対応して読出し電流を出力するメモリ部と、基準電流を発生する基準電流発生部と、前記読出し電流と前記基準電流とを大小比較してその比較結果を出力する電流比較部と、を備えるメモリ装置であって、前記メモリ部は電源電圧を昇圧して昇圧電圧を発生する昇圧手段を有し、前記データの読出し時に前記昇圧電圧を前記メモリセルのゲート電圧として印加して前記読出し電流を出力し、前記基準電流発生部は、前記昇圧電圧に応じた電圧が一方の入力端子に印加される差動増幅器と、前記差動増幅器の出力電圧に応じた電圧を前記差動増幅器の他方の入力端子に印加する帰還手段と、前記差動増幅器の出力電圧に応じて前記基準電流を生成する電流出力手段と、一端が前記昇圧手段の出力に接続され他端が接地されて前記昇圧電圧を分圧して分圧電圧を生成する分圧回路と、を有し、前記分圧電圧が前記差動増幅器の前記一方の入力端子に印加されることを特徴としている。

本発明のメモリ装置によれば、メモリセルから読出し電流を得るためにメモリセルのゲートに印加される昇圧手段による昇圧電圧が基準電流発生部に供給され、その昇圧電圧に応じて基準電流のレベルが定まるので、電源電圧が低電圧動作でも従来よりも更に低い電圧範囲でメモリセルからの読出し電流と基準電流との大小比較を正確に行うことができ、これによりメモリセルから安定して正常な読出し動作が可能な低電圧動作の範囲を拡大させることができる。

従来のメモリ装置の構成を示す図である。図１のメモリ装置による読出し電流と基準電流との関係を示す図である。本発明によるメモリ装置の構成を示す図である。図３のメモリ装置による読出し電流と基準電流との関係を示す図である。

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

図３は本発明の実施例としてメモリ装置の構成を示している。このメモリ装置は、図１に示した従来のメモリ装置と同様に、基準電流発生回路（基準電流発生部に相当する）１、メモリ部２、及び電流比較回路（電流比較部に相当する）３から構成される。メモリ部２及び電流比較回路３は従来のメモリ装置のものと同一である。

基準電流発生回路１は、従来のメモリ装置のものと同様に、ＰＭＯＳＦＥＴ１１，１２，１６，１８、ＮＭＯＳＦＥＴ１３〜１５及び抵抗１７を備える他に、抵抗１０１，１０２を備えている。抵抗１０１と抵抗１０２とは直列に接続されて分圧回路を構成している。抵抗１０１の一端である分圧回路の一端にはチャージポンプ９の出力電圧ＶＣＷが印加され、抵抗１０１の他端と抵抗１０２の一端とが接続された接続点（ノードＮ１００）が分圧回路の出力であり、ＮＭＯＳＦＥＴ１３のゲートに接続されている。抵抗１０２の他端である分圧回路の他端は接地電位Ｖssの端子に接続されている。

基準電流発生回路１のその他の構成は従来のメモリ装置のものと同一であるので、ここでの更なる説明は省略される。

かかる本発明によるメモリ装置においては、昇圧手段であるチャージポンプ９の低電圧動作として昇圧能力が十分に満たされる第１の低電圧範囲（例えば、Ｖcc＝２.７Ｖより大)と、昇圧能力の低下が発生する第２の低電圧範囲(例えば、Ｖcc=１.８Ｖ〜２.７Ｖ)とがあるとする。

チャージポンプ９の出力電圧ＶＣＷはワード線デコーダ５を介してワード線Ｗ_０〜Ｗ_ｍのうちのいずれか１のワード線Ｗ_ｉに印加される。また、データ線デコーダ６からの制御信号がデータ選択線ＤＳ_０〜ＤＳ_ｎのうちのいずれか１のデータ選択線ＤＳ_ｊにゲートが接続されたＮＭＯＳＦＥＴ７_ｊ（ＮＭＯＳＦＥＴ７_０〜７_ｎのうちのいずれ１のＮＭＯＳＦＥＴ）に供給され、そのＮＭＯＳＦＥＴ７_ｊがオン状態にされる。ＮＭＯＳＦＥＴ７_ｊのドレインにソースが接続された１のデータ線Ｄ_ｊ（データ線Ｄ_０〜Ｄ_ｎのうちのいずれか１）上のメモリセルＭＣ_ijに記憶されたデータに応じて読出し電流Ｉmcがそのオン状態にあるＮＭＯＳＦＥＴ７_ｊを介して電流比較回路３に出力される。

読出し電流Ｉmcは図４に示すように、第１の低電圧範囲では期待値Ａ（論理１に対応）及び期待値Ｂ（論理０に対応）共にほぼ一定である。第２の低電圧範囲では期待値Ａ及び期待値Ｂ共に電圧Ｖccの低下に従って低下する。

また、チャージポンプ９の出力電圧ＶＣＷは基準電流発生回路１内の抵抗１０１と抵抗１０２とからなる分圧回路に印加される。この分圧回路の出力電圧が基準電圧Ｖrefとなって差動増幅器の一方の入力端子であるＮＭＯＳＦＥＴ１３のゲートに供給される。

第２の低電圧範囲において、チャージポンプ９の昇圧能力の低下が発生すると、チャージポンプ９の出力電圧ＶＣＷに応じて基準電圧Ｖrefが低く設定されることになる。

差動増幅器は一方の入力端子の基準電圧Ｖrefと他方の入力端子（ＮＭＯＳＦＥＴ１４のゲート）の電圧とが等しくなるように動作するので、差動増幅器の出力電圧（ノードＮ１の電圧）はチャージポンプ９の昇圧能力の低下時には上昇し、これにより、ＰＭＯＳＦＥＴ１６に流れる電流及びＰＭＯＳＦＥＴ１８に流れる基準電流Ｉrが低下する。すなわち、図４に示すように、第２の低電圧範囲では電圧Ｖccの低下に従って読出し電流Ｉmcの期待値Ａ及び期待値Ｂは基準電流Ｉrと共に低下し、また基準電流Ｉrは期待値Ａと期待値Ｂとの中間値となる。

よって、第２の低電圧範囲の動作において、電流比較回路３は読出し電流Ｉmcが基準電流Ｉrに対する差電流が電圧差に変換され、その差電圧が差動増幅器で増幅され、上記のメモリセルＭＣ_ijの読出しデータとして出力されるので、第１の低電圧範囲に加えて第２の低電圧範囲が正常動作範囲となる。

なお、上記した実施例においては、昇圧手段としてチャージポンプが用いられているが、本発明はチャージポンプ以外の昇圧手段を用いても良い。

１基準電流発生回路
２メモリ部
３電流比較回路
９チャージポンプ
１０メモリセルマトリックス

Claims

不揮発性のＦＥＴ（電界効果トランジスタ）型メモリセルに記憶されたデータに対応して読出し電流を出力するメモリ部と、基準電流を発生する基準電流発生部と、前記読出し電流と前記基準電流とを大小比較してその比較結果を出力する電流比較部と、を備えるメモリ装置であって、
前記メモリ部は電源電圧を昇圧して昇圧電圧を発生する昇圧手段を有し、前記データの読出し時に前記昇圧電圧を前記メモリセルのゲート電圧として印加して前記読出し電流を出力し、
前記基準電流発生部は、前記昇圧電圧に応じた電圧が一方の入力端子に印加される差動増幅器と、前記差動増幅器の出力電圧に応じた電圧を前記差動増幅器の他方の入力端子に印加する帰還手段と、前記差動増幅器の出力電圧に応じて前記基準電流を生成する電流出力手段と、一端が前記昇圧手段の出力に接続され他端が接地されて前記昇圧電圧を分圧して分圧電圧を生成する分圧回路と、を有し、前記分圧電圧が前記差動増幅器の前記一方の入力端子に印加されることを特徴とするメモリ装置。
前記帰還手段は、前記差動増幅器の出力電圧がゲートに印加される第１のＰチャンネルＦＥＴと、前記第１のＰチャンネルＦＥＴのドレインに一端が接続された抵抗と、を有し、前記第１のＰチャンネルＦＥＴのソースに前記電源電圧が印加され、前記抵抗の他端が接地され、前記第１のＰチャンネルＦＥＴのドレインの電圧が前記差動増幅器の出力電圧に応じた電圧として前記差動増幅器の他方の入力端子に印加され、
前記電流出力手段は、前記差動増幅器の出力電圧がゲートに印加される第２のＰチャンネルＦＥＴを有し、前記第２のＰチャンネルＦＥＴのソースに前記電源電圧が印加され、前記第２のＰチャンネルＦＥＴのドレインから前記基準電流が出力されることを特徴とする請求項１記載のメモリ装置。
前記メモリセルは、前記メモリ部にマトリックス状に配列された複数のメモリセルのうちのいずれか１のメモリセルであり、前記メモリ部はコントローラからの指令に応じて前記１のメモリセルを選択して、その選択したメモリセルからの前記読出し電流を出力することを特徴とする請求項１記載のメモリ装置。
前記基準電流発生部は、前記昇圧電圧を分圧して分圧電圧を生成する分圧回路を有し、前記分圧電圧が前記差動増幅器の前記一方の入力端子に印加されることを特徴とする請求項１又は２記載のメモリ装置。
前記昇圧手段はチャージポンプからなることを特徴とする請求項１記載のメモリ装置。