JPS6043300A - 感知増幅回路 - Google Patents
感知増幅回路Info
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- JPS6043300A JPS6043300A JP58149977A JP14997783A JPS6043300A JP S6043300 A JPS6043300 A JP S6043300A JP 58149977 A JP58149977 A JP 58149977A JP 14997783 A JP14997783 A JP 14997783A JP S6043300 A JPS6043300 A JP S6043300A
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- Japan
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- voltage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は入力信号電圧と基準電圧とを比較増幅して入
力信号に応じた出力信号を得る感知増幅回路に関する。
力信号に応じた出力信号を得る感知増幅回路に関する。
入力信号電圧と基準□電圧とを比較増幅して入力信号に
対応した出力信号を得るに＆知増幅回Ｆｆ’６いわゆる
センスアジゾは、メモリを始めとする種々の回路で用い
られている。
対応した出力信号を得るに＆知増幅回Ｆｆ’６いわゆる
センスアジゾは、メモリを始めとする種々の回路で用い
られている。
第１図は良く知られた従来の感知増幅回Ｆ１１のブロッ
ク図である。この感知増幅回路は、一定電圧ｖｃとアー
スとの間に２個の抵抗Ｒ１＊Ｒ２を直列接続して構成さ
れる電圧分割回路１０で得られた基準電圧ＶＩＩＩＰと
、入力信号電圧ＶＩＮとを感知回路２０によって比較増
幅するようＫしている。
ク図である。この感知増幅回路は、一定電圧ｖｃとアー
スとの間に２個の抵抗Ｒ１＊Ｒ２を直列接続して構成さ
れる電圧分割回路１０で得られた基準電圧ＶＩＩＩＰと
、入力信号電圧ＶＩＮとを感知回路２０によって比較増
幅するようＫしている。
上−記感知回路２０は、入力（ｉ分電圧ｖＩＮが基準′
４圧ＶＲＥＦよりも高ければ出力信号ＯＵＴとして１”
レベルを出力し、入力信号電、圧’／ＩＮが基準電圧Ｖ
ＲＥＦよりも低ければ出力信号ＯＵＴとして１０ ｊレ
ベルを出力する。
４圧ＶＲＥＦよりも高ければ出力信号ＯＵＴとして１”
レベルを出力し、入力信号電、圧’／ＩＮが基準電圧Ｖ
ＲＥＦよりも低ければ出力信号ＯＵＴとして１０ ｊレ
ベルを出力する。
なお、感知回路２０としては第２図に示すような歿動部
互ヱとデータラッチ部−４０−とからなる周知の差増増
増回路や、交差形増幅回路等が用いられている。
互ヱとデータラッチ部−４０−とからなる周知の差増増
増回路や、交差形増幅回路等が用いられている。
このような′４体成でなる感知増幅回路では、感知すべ
き入力信号としてアナログ的に変化する微少信号、半導
体メモリにおけ番外部入力信号たとえばアドレス入力信
号、あるいはメモリセルから読み出された微少信号等が
与えられる。
き入力信号としてアナログ的に変化する微少信号、半導
体メモリにおけ番外部入力信号たとえばアドレス入力信
号、あるいはメモリセルから読み出された微少信号等が
与えられる。
ところで、上記第１１に示ずような感知増幅回路は感反
が極めて高くなるように感知回路２０が設定されている
ので、微少な入力信号を良好に検出することができる。
が極めて高くなるように感知回路２０が設定されている
ので、微少な入力信号を良好に検出することができる。
しかしその反面、製造工程で発生するバラツキ勢により
基準電圧ＶＢｌｅＦが変わったり、感知回ｐ２０におけ
る回路的なバランス状態がずれてくると、検出レベルが
ず・れてしまい、動作マージンが悪化したり動作不能と
なる場合もある。また従来では、使用目的によって種々
の検出レベルを５持つものたとえば入力信号のＩｔ＃、
″′０”の検出レベルが１．５ Ｖ 、 ２．ＯＶ 、
２．５ Ｖ＠を必要とする場合には、その都度電圧分
割回路１０を新たに設ｉｔ Ｌ直さなければならないと
いう不都合もある。
基準電圧ＶＢｌｅＦが変わったり、感知回ｐ２０におけ
る回路的なバランス状態がずれてくると、検出レベルが
ず・れてしまい、動作マージンが悪化したり動作不能と
なる場合もある。また従来では、使用目的によって種々
の検出レベルを５持つものたとえば入力信号のＩｔ＃、
″′０”の検出レベルが１．５ Ｖ 、 ２．ＯＶ 、
２．５ Ｖ＠を必要とする場合には、その都度電圧分
割回路１０を新たに設ｉｔ Ｌ直さなければならないと
いう不都合もある。
この発明は上記のような事情を考Ｍｆ してなされたも
のであり、その目的は動作マージンの悪′化や動作不能
状態が発生せず、しかも入力信号の検出レベルを自由に
設定することができる汎用性のある感知増幅回路を提供
することにある。
のであり、その目的は動作マージンの悪′化や動作不能
状態が発生せず、しかも入力信号の検出レベルを自由に
設定することができる汎用性のある感知増幅回路を提供
することにある。
この発明による感知増幅回路は、不揮発性データ記憶素
子であるヒユーズを設け、このヒユーズの状態に応じて
基準電圧の値を変化させるようにしたものである。
子であるヒユーズを設け、このヒユーズの状態に応じて
基準電圧の値を変化させるようにしたものである。
以下図面を参照してこの発明の一実施例を説明する。
第３図はこの発明に係る感知増幅回路の一実施例に従っ
た回路図である。この実施例回路が第１図に示す従来の
ものと異なるところは、新たな電圧分割回路５０が設け
られ、この回路５０からの出力電圧が基準電、圧ＶＩＬ
ｇＦとして前記感知回路２０に与えられている点にある
。上記番□□ 電圧分割回路５０は、一定電圧ｖｃと基準電圧ｖｎｚｖ
の出力点５１との間に抵抗Ｒ１１を接続し、上記出力点
５１とアースとの間に抵抗Ｒ１２とヒユーズ５２とを直
列接続し、同様に上記出力点５１とアースとの間に抵抗
８１３とヒユーズ５３とを直列接続し、同様に上記出力
点５１とアースとの間に抵抗Ｒ１４とヒユーズ５４とを
直列接続して構−成されている。すなわち、この電圧分
割口’Ｊｊ５５ Ｑでは複数の分割電圧を得る。ために
抵抗Ｒ１２ｙ Ｒ１３＃ Ｒ１４それぞれからなる分校
部が設けられ、さらにこれらの分校部に選択的に電流を
流して動作させるために途中にヒユーズ５２゜５３．５
４それぞれが挿入されている。また上ｉｃ電圧分割回路
５０内の上記３つのヒユーズ５２〜５４は、たとえばレ
ーザ光等の照射によって妃択的に切断され、その状態は
一定電圧■。の供給状（ｌｊにかかわず不変である。す
なわち、上記ヒユーズ５２〜６４はデータを不揮発的に
記１．（１する不揮発性データ記憶素子として用いられ
ている。
た回路図である。この実施例回路が第１図に示す従来の
ものと異なるところは、新たな電圧分割回路５０が設け
られ、この回路５０からの出力電圧が基準電、圧ＶＩＬ
ｇＦとして前記感知回路２０に与えられている点にある
。上記番□□ 電圧分割回路５０は、一定電圧ｖｃと基準電圧ｖｎｚｖ
の出力点５１との間に抵抗Ｒ１１を接続し、上記出力点
５１とアースとの間に抵抗Ｒ１２とヒユーズ５２とを直
列接続し、同様に上記出力点５１とアースとの間に抵抗
８１３とヒユーズ５３とを直列接続し、同様に上記出力
点５１とアースとの間に抵抗Ｒ１４とヒユーズ５４とを
直列接続して構−成されている。すなわち、この電圧分
割口’Ｊｊ５５ Ｑでは複数の分割電圧を得る。ために
抵抗Ｒ１２ｙ Ｒ１３＃ Ｒ１４それぞれからなる分校
部が設けられ、さらにこれらの分校部に選択的に電流を
流して動作させるために途中にヒユーズ５２゜５３．５
４それぞれが挿入されている。また上ｉｃ電圧分割回路
５０内の上記３つのヒユーズ５２〜５４は、たとえばレ
ーザ光等の照射によって妃択的に切断され、その状態は
一定電圧■。の供給状（ｌｊにかかわず不変である。す
なわち、上記ヒユーズ５２〜６４はデータを不揮発的に
記１．（１する不揮発性データ記憶素子として用いられ
ている。
このような構成において、電圧分割回路５゜内の４つの
抵抗Ｒ１１〜Ｒ１４の値を適当に設２ドした上でヒユー
ズ５２〜５４を選択的に切１ｉ１することによって（た
だしいずれのヒユーズ５２〜６４も切断しないときを含
む）、基’４” ’ｆ１．ｊ圧ｖＲオとして最大で７つ
の異なる値のものをＹｌることかできる。すなわち、こ
の集施例回貯では不揮発性データ記憶素子としてのヒユ
ーズ５２〜５４の状態に対応した記憶データに応じて、
ｊ：を圧分割回路５ｏの出方電圧すなわち基ハヘ電１−
ｆ−ＶＩＩＫＦの値を７種に変えるようにしている。こ
のため、製造工程で発生するバラツキ等忙よって基準電
圧■ＲＩ＋Ｆそのものが変わったり、感知回路２０にお
ける回路的なバランス状態がずれたとしても、これに対
応して基準電圧ＶＲｇＦの値を変えることができる。こ
の結果、感知回路２０における伐出゛レベルを正常レベ
ルに一致させることができ、従来のような動作マージン
の悪化や動作不能が発生することは防止できる。また基
準電圧ＶＲＫＦを種々の値に変えることができるので、
使用目的に適合した（λ々の検出レベルを必栃とする場
合にも、始めから設計をし直さなくても回路の完成後に
自由に設定でき、高い汎用性を有する。
抵抗Ｒ１１〜Ｒ１４の値を適当に設２ドした上でヒユー
ズ５２〜５４を選択的に切１ｉ１することによって（た
だしいずれのヒユーズ５２〜６４も切断しないときを含
む）、基’４” ’ｆ１．ｊ圧ｖＲオとして最大で７つ
の異なる値のものをＹｌることかできる。すなわち、こ
の集施例回貯では不揮発性データ記憶素子としてのヒユ
ーズ５２〜５４の状態に対応した記憶データに応じて、
ｊ：を圧分割回路５ｏの出方電圧すなわち基ハヘ電１−
ｆ−ＶＩＩＫＦの値を７種に変えるようにしている。こ
のため、製造工程で発生するバラツキ等忙よって基準電
圧■ＲＩ＋Ｆそのものが変わったり、感知回路２０にお
ける回路的なバランス状態がずれたとしても、これに対
応して基準電圧ＶＲｇＦの値を変えることができる。こ
の結果、感知回路２０における伐出゛レベルを正常レベ
ルに一致させることができ、従来のような動作マージン
の悪化や動作不能が発生することは防止できる。また基
準電圧ＶＲＫＦを種々の値に変えることができるので、
使用目的に適合した（λ々の検出レベルを必栃とする場
合にも、始めから設計をし直さなくても回路の完成後に
自由に設定でき、高い汎用性を有する。
第４図はこの発明に係る感知増幅回路の他の実施例に従
りた回路図である。
りた回路図である。
この実施例回路では、前記電圧分割回路５０の代りにそ
れぞれ値が異なる分割電圧を出力する３つの電圧分割回
路６０．７０．８０と、この３つの電圧分割回路６０，
７０．８０の出力′−圧のうちの１つを選択しこれを基
準電圧ＶＲＲＩとして前記感知回路２０に供給する選択
回路息が新たに設けられている。上記３つの電圧分割回
路６０，７０．８０は、一定’ｊ、！：圧■。とアース
との間に各２個の抵抗ＲｇｉとＲ２２＊Ｒ３１とＲ３２
、Ｒ４１とＲ４２それぞれを直列接ｆｆ’ｔｌｓしてイ
１”）成され、互いに値が異なる分１１電圧■１＊■２
＋ｖ３を出力する。上記分割電圧■１ ｌ■２ 。
れぞれ値が異なる分割電圧を出力する３つの電圧分割回
路６０．７０．８０と、この３つの電圧分割回路６０，
７０．８０の出力′−圧のうちの１つを選択しこれを基
準電圧ＶＲＲＩとして前記感知回路２０に供給する選択
回路息が新たに設けられている。上記３つの電圧分割回
路６０，７０．８０は、一定’ｊ、！：圧■。とアース
との間に各２個の抵抗ＲｇｉとＲ２２＊Ｒ３１とＲ３２
、Ｒ４１とＲ４２それぞれを直列接ｆｆ’ｔｌｓしてイ
１”）成され、互いに値が異なる分１１電圧■１＊■２
＋ｖ３を出力する。上記分割電圧■１ ｌ■２ 。
ｖ３は選択回路９０（７）ＭＯＳＦＥＴ ９１ 、９２
、９３それぞれの一端に供給される。そして上記３つ
のＭＯＳＦＥＴ ９１ 、９２ 、９３の他端は共通に
接に−・ｉされ、この共通接続点は前記感知回路２ｏへ
の基準電圧ＶＲｇＦ供給点となっている。
、９３それぞれの一端に供給される。そして上記３つ
のＭＯＳＦＥＴ ９１ 、９２ 、９３の他端は共通に
接に−・ｉされ、この共通接続点は前記感知回路２ｏへ
の基準電圧ＶＲｇＦ供給点となっている。
さらに上記選択回路９０において、−足電圧■。とアー
スとの間にはヒユーズ９４とディプレッショｙ 屋（１
’） ＭＯＳＦＥＴ ９５とが直列接続されてオ６す、
この直列接続点９６の信号はエンハンスメント滉ＭＯ８
ＦＥＴ及びディルッション型ＦＥＴにより４１４成され
るルΦ形インバータ９７．９８それぞれに入力されてい
る。同様に一定電圧■。とアースとの間にはヒユーズ９
９とガイプレッションｍ ノＭｏ５ｐＥＴＪ ｏ ｏと
が匝列振続されており、この直列接続点１０１の信号は
もう１つの騨形インバータ１０２に入力されている。さ
らに上記い形インバータ９７の出力はもう１つの騨形イ
ンバータ１０３に入力されている。また上記い形インバ
ータ１０２の出力は前記ＭＯ８ＦＥＴ ９３のタートに
入力されているとともに、上記動形インバータＪ ０３
．９Ｂの出力端それぞれとアースとの間に接続されてい
るＭＯ８ＦＥＴ１０４．１０５それぞれのダートに入力
されている。上記をΦ形インバータ９８の出力端の信号
は前記ＭＯ８ＦＥＴ ９２のダートに入力され、同様に
上記い形インバータ１０３の出力端の信号は前記ＭＯ８
ＦＥＴ ９ Ｊのダートに入力されている。
スとの間にはヒユーズ９４とディプレッショｙ 屋（１
’） ＭＯＳＦＥＴ ９５とが直列接続されてオ６す、
この直列接続点９６の信号はエンハンスメント滉ＭＯ８
ＦＥＴ及びディルッション型ＦＥＴにより４１４成され
るルΦ形インバータ９７．９８それぞれに入力されてい
る。同様に一定電圧■。とアースとの間にはヒユーズ９
９とガイプレッションｍ ノＭｏ５ｐＥＴＪ ｏ ｏと
が匝列振続されており、この直列接続点１０１の信号は
もう１つの騨形インバータ１０２に入力されている。さ
らに上記い形インバータ９７の出力はもう１つの騨形イ
ンバータ１０３に入力されている。また上記い形インバ
ータ１０２の出力は前記ＭＯ８ＦＥＴ ９３のタートに
入力されているとともに、上記動形インバータＪ ０３
．９Ｂの出力端それぞれとアースとの間に接続されてい
るＭＯ８ＦＥＴ１０４．１０５それぞれのダートに入力
されている。上記をΦ形インバータ９８の出力端の信号
は前記ＭＯ８ＦＥＴ ９２のダートに入力され、同様に
上記い形インバータ１０３の出力端の信号は前記ＭＯ８
ＦＥＴ ９ Ｊのダートに入力されている。
なお２４！４図の回路において特に壓を指定してい／、
Ｃ’ｖ ’ ＭＯＳＦＥＴはすべてエンハンスメント型
のものである。
Ｃ’ｖ ’ ＭＯＳＦＥＴはすべてエンハンスメント型
のものである。
このようなくＶｊ成におい−°〔、逍択回路９０内の２
つのヒユーズ９４．９９の両方を切断しない場合には、
各直列接続点９６，１０１の信号はＩＩ １ ｊｌレベ
ルとなり、これにより３つのを勺インバータ９７．９８
．１０２の出力はずべて゛′０＃レベルとなる。このと
き一端に１つの電圧分割回路８０の出力電圧■３が供給
されているＭＯＳＦＥＴ ９３はオフする。またルウ形
インバータ１０２の出力をダート入力とするＭＯ８ＦＥ
Ｔ１０５もオフし、騨形インバータ９８の出力端の（ｉ
ｆ号は３′０＃レベルにされるので、Ｖｉｌａ ＶＬｌ
つの電圧分割回路７０の出力電圧ｖ２が供給されている
ＭＯＳＦＥＴ ９２もオフする◎一方、 Ｅ／１）形イ
ンバータ１０３の出力端に接続されているＭＯ８ＦＥＴ
１０４はオフし、い形インバータ９７の出力によって上
記Ｅ／Ｄ形インバータ１０３の出力は″１＃レベルとさ
れるので、一端に１つの電圧分割回路６０の出力電圧Ｖ
、が供給されているＭＯＳＦＥＴ ９ Ｊがオンする。
つのヒユーズ９４．９９の両方を切断しない場合には、
各直列接続点９６，１０１の信号はＩＩ １ ｊｌレベ
ルとなり、これにより３つのを勺インバータ９７．９８
．１０２の出力はずべて゛′０＃レベルとなる。このと
き一端に１つの電圧分割回路８０の出力電圧■３が供給
されているＭＯＳＦＥＴ ９３はオフする。またルウ形
インバータ１０２の出力をダート入力とするＭＯ８ＦＥ
Ｔ１０５もオフし、騨形インバータ９８の出力端の（ｉ
ｆ号は３′０＃レベルにされるので、Ｖｉｌａ ＶＬｌ
つの電圧分割回路７０の出力電圧ｖ２が供給されている
ＭＯＳＦＥＴ ９２もオフする◎一方、 Ｅ／１）形イ
ンバータ１０３の出力端に接続されているＭＯ８ＦＥＴ
１０４はオフし、い形インバータ９７の出力によって上
記Ｅ／Ｄ形インバータ１０３の出力は″１＃レベルとさ
れるので、一端に１つの電圧分割回路６０の出力電圧Ｖ
、が供給されているＭＯＳＦＥＴ ９ Ｊがオンする。
したがって、この場合に感知回路２０には、１つの分割
電圧Ｖｌが基準電圧ＶＲｇＦとして与えられる。
電圧Ｖｌが基準電圧ＶＲｇＦとして与えられる。
次にこの状態から１つのヒユーズ９４が切断されると、
直列、接続点９６の信号は“０”レベルに変わり、これ
によってＥ／１）形インパータ１０３の出力端の信号は
“０″レベルに、い形インバータ９８の出力端の（ｉ号
、は１”レベルに変わる。これにより、今度は一端に１
つの電圧分割回路７０の出力電圧■２が供給されている
ＭＯＳＦＥＴ ９２がオンし、感知回路２０にはこの分
割電圧ｖ２が基準電圧ＶＲＥＦとして与えられる・ さらにこの状態からもう、１つのヒユーズ９９も切断さ
れると、直列接続点１０１の信号が６゛０”レベルとな
り、これによって騨形インバータ１０２の出力が″１＃
レベルニナ°ル。
直列、接続点９６の信号は“０”レベルに変わり、これ
によってＥ／１）形インパータ１０３の出力端の信号は
“０″レベルに、い形インバータ９８の出力端の（ｉ号
、は１”レベルに変わる。これにより、今度は一端に１
つの電圧分割回路７０の出力電圧■２が供給されている
ＭＯＳＦＥＴ ９２がオンし、感知回路２０にはこの分
割電圧ｖ２が基準電圧ＶＲＥＦとして与えられる・ さらにこの状態からもう、１つのヒユーズ９９も切断さ
れると、直列接続点１０１の信号が６゛０”レベルとな
り、これによって騨形インバータ１０２の出力が″１＃
レベルニナ°ル。
騨形インバータ１０２の出力が′１”レベルになると、
動形インバータ９８の出力端に接続されているＭＯＳＦ
ＥＴ １０５がオンしてここの信号は″０＃レベルにさ
れる。この結果、い形インバータ１０２の出力端の信号
のみが１”レベルにされ、これによりて今度は一端に１
つの電圧分割回路８０の出力電圧ｖ３が供給されている
ＭＯＳＦＥＴ ９ Ｂ’がオンし、感知回路２０にはこ
の分割電圧■３が基準電圧ＶＲｇＦとして与えられる。
動形インバータ９８の出力端に接続されているＭＯＳＦ
ＥＴ １０５がオンしてここの信号は″０＃レベルにさ
れる。この結果、い形インバータ１０２の出力端の信号
のみが１”レベルにされ、これによりて今度は一端に１
つの電圧分割回路８０の出力電圧ｖ３が供給されている
ＭＯＳＦＥＴ ９ Ｂ’がオンし、感知回路２０にはこ
の分割電圧■３が基準電圧ＶＲｇＦとして与えられる。
すなわち、この実施例回路では不揮発性データ記憶素子
としてのヒユーズ９４．９９の状態に対応した記憶デー
タに応じて、３つのｉＷ圧分割回路６０，１０．８０の
分割電圧のうちの１つを基準電圧ＶＲＥＦとして選択出
力するようにしている。このため、第３図の実施例の場
合と同様の理由によって、従来のような動作マージンの
悪化や動作不能の発生が防止でき、しかも使用目的に適
合した種々の検出レベルを必要とする場合にも始めから
設計をし直さなくても回ｈ゛１１の完成後に自由に設定
できて汎用性を高くすることができる。
としてのヒユーズ９４．９９の状態に対応した記憶デー
タに応じて、３つのｉＷ圧分割回路６０，１０．８０の
分割電圧のうちの１つを基準電圧ＶＲＥＦとして選択出
力するようにしている。このため、第３図の実施例の場
合と同様の理由によって、従来のような動作マージンの
悪化や動作不能の発生が防止でき、しかも使用目的に適
合した種々の検出レベルを必要とする場合にも始めから
設計をし直さなくても回ｈ゛１１の完成後に自由に設定
できて汎用性を高くすることができる。
なお、この発明は上記実施例に限定されるものではな（
種々の変形が可能であることはいうまでもない。たとえ
ば第３図の実施例回路°１１では基準電圧として値の異
なる７１１１の７式圧をイ）る：’に’合について、ま
た第４図の実施例回路では３つの電圧を得る場合につい
てそれぞれ説明したが、これはこれ以上の′電圧を得る
ように１１−）成してもよい。
種々の変形が可能であることはいうまでもない。たとえ
ば第３図の実施例回路°１１では基準電圧として値の異
なる７１１１の７式圧をイ）る：’に’合について、ま
た第４図の実施例回路では３つの電圧を得る場合につい
てそれぞれ説明したが、これはこれ以上の′電圧を得る
ように１１−）成してもよい。
また不揮発性データ記憶素子としてのヒユーズはレーザ
光の照射によって切断する場合について説明したが、こ
れは大きな電流をヒユーズに流すことによって切断する
ようにしてもよい。
光の照射によって切断する場合について説明したが、こ
れは大きな電流をヒユーズに流すことによって切断する
ようにしてもよい。
以上説明したようにとのシロ明によれば、動作マージン
の悪化や動作不良状態が発生せず、しかも入力信号の検
出レベルを自由に設定することができる汎用性のある感
知増幅回路が提供できる。
の悪化や動作不良状態が発生せず、しかも入力信号の検
出レベルを自由に設定することができる汎用性のある感
知増幅回路が提供できる。
第１図は従来の感知増幅回路のブロック図、第２図は第
１図中の感知回−路を具体的に示す回路図、第３図はこ
の発明の一実施例を示す回路図、第４図はこの発明の他
の実施例を示す回路図である。 ２０・・・感知回路、５０．６０，７０．８０・・・電
圧分割回路、９０・・・選択回路、５２〜５４゜９４．
９９・・・ヒユーズ＠
１図中の感知回−路を具体的に示す回路図、第３図はこ
の発明の一実施例を示す回路図、第４図はこの発明の他
の実施例を示す回路図である。 ２０・・・感知回路、５０．６０，７０．８０・・・電
圧分割回路、９０・・・選択回路、５２〜５４゜９４．
９９・・・ヒユーズ＠
Claims (3)
- （１）不揮発性データ記憶素子の記憶データに応じて値
の異なる基準電圧を発生する基準電圧発生回路と、入力
信号電圧と上記基準電圧とを比較増幅して入力信号に対
応した出力信号を出力する入力感知回路とを具備したこ
とを特徴と子る感知増幅回路。 - （２）前記３準電圧発生回路は、複数の異なる分割電圧
を出力し得るように複数の分校部が設けられ、前記不揮
発性記憶素子の記憶データに応じて上記分校部を選択的
に動作させることによって１つの分割電圧を基準′電圧
として出力子るように構成されている特許請求の範囲第
１項に記載の感知増幅回路。 - （３）前記基準電圧発生回路は、異なる値の分割電圧を
出力する複数の電圧分割回路と、上記＆数の電圧分割回
路から出力される分割電圧のうち０１つを前記不揮発性
データ記憶芥子の記憶データに応じて選択する選択回路
とから（１・を成されている特許請求の範囲第１項に記
載の感知増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58149977A JPS6043300A (ja) | 1983-08-17 | 1983-08-17 | 感知増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58149977A JPS6043300A (ja) | 1983-08-17 | 1983-08-17 | 感知増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6043300A true JPS6043300A (ja) | 1985-03-07 |
Family
ID=15486764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58149977A Pending JPS6043300A (ja) | 1983-08-17 | 1983-08-17 | 感知増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6043300A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4730129A (en) * | 1984-02-29 | 1988-03-08 | Fujitsu Limited | Integrated circuit having fuse circuit |
| JP2012160239A (ja) * | 2011-02-02 | 2012-08-23 | Lapis Semiconductor Co Ltd | メモリ装置 |
-
1983
- 1983-08-17 JP JP58149977A patent/JPS6043300A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4730129A (en) * | 1984-02-29 | 1988-03-08 | Fujitsu Limited | Integrated circuit having fuse circuit |
| JP2012160239A (ja) * | 2011-02-02 | 2012-08-23 | Lapis Semiconductor Co Ltd | メモリ装置 |
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