図13は、差動型のディレーセルを複数個用いた従来の基本的な電圧制御発振回路を示している。この回路は、レベル変換回路及び振幅制御回路1、電圧制御発振部100を構成する差動型のディレーセル2〜6、及び出力レベル変換回路7等を含んで構成されている。上記各ディレーセル2〜6は同一回路構成であり、それぞれPMOS(Pチャネル型MOS)トランジスタP1,P2とNMOS(Nチャネル型MOS)トランジスタN1〜N3で構成されている。初段のディレーセル2の差動出力信号は順次次段のディレーセル3,4,5に供給され、最終段のディレーセル6の差動出力信号Vip,Vimが出力レベル変換回路7に供給されると共に、初段のディレーセル2中のNMOSトランジスタN2,N1のゲートに帰還されることにより発振動作を行うようになっている。各ディレーセル2〜6中のMOSトランジスタP1,P2のゲートにはレベル変換回路及び振幅制御回路1から出力される振幅制御電圧Vbpが供給され、NMOSトランジスタN3のゲートにはレベル変換回路及び振幅制御回路1から出力される制御電圧Vcnが供給されて発振動作が制御される。そして、上記出力レベル変換回路7からクロック信号CKoutを出力するようになっている。なお、上記レベル変換回路及び振幅制御回路1、ディレーセル2〜6、及び出力レベル変換回路7はそれぞれ、電源電圧VDD,VSSで動作する。
図14は上記図13に示した回路におけるレベル変換回路1Aの構成例を、図15は振幅制御回路1Bの構成例を、図16は出力レベル変換回路7の構成例をそれぞれ示している。
図14に示す如く、レベル変換回路1Aは、PMOSトランジスタP3,P4、NMOSトランジスタN4,N5及び抵抗R1で構成されている。この回路は、外部から入力された制御電圧Vinの電圧/電流変換を行った後、電流/電圧変換を行って制御電圧Vcnを生成するものであり、制御電圧VinはNMOSトランジスタN4のゲートに供給され、PMOSトランジスタP4とNMOSトランジスタN5のドレイン共通接続点から制御電圧Vcnを出力するようになっている。
図15に示す振幅制御回路1Bは、基準電圧生成回路8、演算増幅回路9及び振幅制御対象回路101等から構成されている。この振幅制御対象回路101は、PMOSトランジスタP5,P6及びNMOSトランジスタN6〜N8で構成される。基準電圧生成回路8から出力される基準電圧Vrefは、演算増幅回路9の反転入力端(−)及びMOSトランジスタN7のゲートに供給される。上記レベル変換回路1Aから出力される制御電圧Vcnは、NMOSトランジスタN8のゲートに供給される。上記演算増幅回路9の出力は、PMOSトランジスタP5,P6のゲートに供給されると共に、振幅制御電圧Vbpとして出力される。
図16に示すように、出力レベル変換回路7は、PMOSトランジスタP7〜P9、及びNMOSトランジスタN9〜N12で構成されている。ディレーセル6の出力信号VimはNMOSトランジスタN9のゲートに供給され、出力信号VipはNMOSトランジスタN10のゲートに供給される。そして、上記PMOSトランジスタP9とNMOSトランジスタN12のドレイン共通接続点からクロック信号CKoutを得る。
上記のような構成において、制御電圧Vinは、レベル変換回路1Aへ入力されてディレーセル2〜6の制御電流Icntに応じた制御電圧Vcnに変換される。一方、振幅制御回路1Bでは、振幅制御対象回路101にディレーセル2〜6と同一構成の回路を用い、振幅制御対象回路101の一方の入力端子(NMOSトランジスタN6のゲート)に電源電圧VDDを印加し、他方の入力端子(NMOSトランジスタN7のゲート)に基準電圧生成回路8で生成した基準電圧Vrefを印加している。そして、振幅制御対象回路101の電源電圧VDDを入力した方の出力端子102からの出力電圧と基準電圧生成回路8で生成した基準電圧Vrefを、演算増幅回路9の正転入力端(+)と反転入力端(−)に各々入力し、この演算増幅回路9の出力を振幅制御電圧Vbpとして出力する。この振幅制御電圧Vbpを振幅制御対象回路101中のPMOSトランジスタP5,P6のゲートに印加することによって、出力端子102の出力電圧が基準電圧生成回路8で生成した基準電圧Vrefと同じ電圧になるようにフィードバック制御がかかる。この事は、振幅制御対象回路101と同一回路構成のディレーセル2〜6で構成された電圧制御発振部100に振幅制御電圧Vbpを同じように入力すると、ディレーセル2〜6の一方の入力端子の電圧が電源電圧VDDレベルの場合に、その出力端子から出力される出力電圧は基準電圧生成回路8で生成した基準電圧Vrefと同じ電圧になっている事を示している。
従って、この電圧制御発振部100は、振幅制御電圧Vbpによって、発振波形の振幅の最大値が電源電圧VDDとなり、その最小値が基準電圧生成回路8で生成した基準電圧Vrefとなるように発振波形の振幅が常に一定に保たれている。
さらに、上記振幅制御対象回路101には、電圧制御発振部100の発振周波数を制御する制御電圧Vcnも入力されている事から、制御電圧Vcnの変化に応じて振幅制御電圧Vbpも変化するために、電圧制御発振部100の発振周波数が変化しても、やはり振幅制御電圧Vbpによって、発振波形の振幅の最大値が電源電圧VDDとなり、その最小値が基準電圧生成回路8で生成した基準電圧Vrefとなるように発振波形の振幅が常に一定に保たれている。この結果、図17に示すような発振出力が得られる。図17は、出力振幅が基準電圧Vrefから電源電圧VDDに制御されている小振幅差動型のディレーセルで構成された電圧制御発振部100の発振動作波形を示している。
このようにして、電圧制御発振部100から出力される小振幅の発振出力は、出力レベル変換回路7に供給され、CMOS論理回路で用いられる接地電圧VSSから電源電圧VDDのCMOSレベルに変換されてクロック信号CKoutとして出力される。
上述したような差動型のディレーセルを用いる事の利点は、電源ノイズ等のコモンモードノイズに対して、ノイズの影響を受け難いという特徴と、高周波動作に適しているという特徴の二つを持っている点である。
ノイズの影響を受け難いという特徴は、近年の大規模集積回路(LSI)のミックスドシグナル化(アナログ回路とデジタル回路を同一チップ上に集積する事)において、デジタル回路で発生されるデジタルノイズを受け難いアナログ回路の重要な回路技術の一つとして認識されている。そして、高周波動作に適している特徴は、デバイスの微細化等により、トランジスタのゲート遅延が小さくなっていくのに伴い、LSIの信号処理性能を上げるうえで、LSIの内部クロックに高周波のクロックを用いるようになってきているために都合がよい。従って、この内部クロックを生成している電圧制御発振回路に対しても、高周波の発振周波数が求められている。
電圧制御発振回路の発振周波数foscは、
fosc=1/(N×Tdelay)
となる。但し、N:ディレーセルの段数、Tdelay:ディレーセル一段あたりの遅延時間である。
また、遅延時間Tdelayは、
Tdelay=Co×Vo/Icnt
となる。但し、Co:ディレーセルの出力負荷容量、Vo:ディレーセルの出力振幅、Icnt:ディレーセルの遅延時間を制御する制御電流である。
ここで、電圧制御発振部100の発振周波数を上げる方法としては、ディレーセルの段数Nを少なくするか、ディレーセル一段あたりの遅延時間Tdelayを少なくするかが考えられる。しかし、ディレーセルの段数Nが少ないと、ディレーセルの各段の遅延時間のばらつきが、電圧制御発振部100で生成する発振周波数に直接影響を与える恐れが有る。このため、ディレーセルの段数Nを少なくする方法は、電圧制御発振部100で生成する発振周波数の安定性を考慮すると、あまり好ましくないと考えられる。
また、ディレーセルの出力負荷容量Coは、次段のディレーセルの入力トランジスタのゲート容量であり、プロセスの微細化に依存するパラメータである。ディレーセルの遅延時間を制御する制御電流Icntの最大値は、使用するトランジスタのサイズに依存し、制御電流Icntを大きくするためにトランジスタのサイズを大きくすると、ディレーセルの出力負荷容量Coを大きくする事になり、ディレーセルの遅延時間を制御する制御電流Icntにおいてもプロセスの微細化に応じた最適値が存在すると考えられる。
以上の事から、プロセスの微細化に依存しないで、回路的に対応できる手法としては、ディレーセルの段数Nを少なくする方法とディレーセルの出力振幅Voを小さくする方法がある。
しかしながら出力振幅Voを小さくする方法は、電圧制御発振部100の発振周波数を上げる方法として有効では有るが、S/Nの比率を小さくしてしまうために、差動型のディレーセルを用いて対ノイズ性能比を上げる必要性がある。さらに、電圧制御発振部100の小振幅出力をCMOSレベルに変換する出力レベル変換回路7の動作特性から、電圧制御発振部100の出力振幅を一定にし、なおかつ中心電圧(正転出力と反転出力が交差する電圧)も一定に保つ必要性が有る。
この電圧制御発振部100の出力振幅や中心電圧が一定に保たれない場合には、電圧制御発振部100の小振幅出力をCMOSレベルに変換する出力レベル変換回路7の正常な動作を困難にし、出力レベル変換回路7から出力されるクロック信号CKoutのデューティや周波数の安定性を劣化させる。さらには出力レベル変換回路7が動作不能となり、クロック信号CKoutを出力できなくなる恐れもある。
上記電圧制御発振部100の小振幅出力をCMOSレベルに変換する出力レベル変換回路7を正常動作させるために、振幅制御対象回路101に、電圧制御発振部100を構成しているディレーセルと同一構成の回路を用いた図15に示したような振幅制御回路1Bは、ある程度は有効に機能している。しかし、電圧制御発振部100と振幅制御回路1Bは、同一のディレーセルを使用しているものの、両者の動作状態の違いによって次のような問題が引き起こされている。
すなわち、電圧制御発振部100は、発振動作をしているために、常に“H”レベル(電源電圧VDDレベル)と“L”レベル(基準電圧Vrefレベル)が交互に繰り返すAC動作をしている。これに対して、振幅制御回路1Bは、入力電圧が常に“H”レベル(電源電圧VDDレベル)と“L”レベル(基準電圧Vrefレベル)に固定されたDC動作をしている。このAC動作とDC動作の両者の動作状態の相違は、電圧制御発振部100の発振周波数が低い場合には、ほとんど無視できるほど小さいが、電圧制御発振部100の発振周波数が高くなるに従って顕著に現れてくる。それは、電圧制御発振部100の発振周波数が低い場合には、図18(a)に示すように“H”レベルと“L”レベルに安定している時間が長いため、“H”レベルと“L”レベルが振幅制御回路1Bと同様の状態で、所望のレベルに到達して安定に動作している。しかし、電圧制御発振部100の発振周波数が高くなるに従って、図18(b)に示すように“H”レベルと“L”レベルに安定している時間が短くなって来るために、出力振幅が所望のレベルに到達する前に次のサイクルの動作に移行してしまう事によって、出力振幅が小さくなって行く(出力振幅の下限値Vbottomが基準電圧Vrefよりも高くなる)という問題点、或は出力振幅の中心電圧のレベルが変動して行くという問題点が現れてくる。
この電圧制御発振部100の出力振幅が小さくなっていく問題点、或は出力振幅の中心電圧のレベルが変動していく問題点は、電圧制御発振部100の電圧と周波数の変換特性の線形性を劣化させ、また電圧制御発振部100の小振幅出力をCMOSレベルに変換する出力レベル変換回路7の正常な動作を困難にする。この結果、出力レベル変換回路7から出力されるクロック信号CKoutのデューティや周波数の安定性が劣化する。さらには出力レベル変換回路7が動作不能となり、クロック信号CKoutを出力できなくなる可能性もある。このクロック信号CKoutが出力されなくなる問題点は、PLL(フェイズ・ロックド・ループ)回路において、フィードバック制御のかからない状態に落ち込み、復帰できなくなってしまうために、致命的な問題点であると言える。
従って、従来は電圧制御発振部100のディレーセルの段数を多くするなどして、電圧制御発振部100の発振周波数が高くならないように設計する等の設計上の注意が必要となり、またアプリケーション的には、高周波領域で使用できない事から、周波数範囲の狭い電圧制御発振回路となるために、応用システムの範囲が限定されたり、使用上の制約がある等の問題点がある。
以下、本発明の実施の形態について図面を参照して説明する。
図1は、本発明の実施の形態に係る電圧制御発振回路について説明するためのもので、電圧制御発振回路で用いられるレベル変換回路の概念図である。このレベル変換回路は、入力電圧Vinを電流に変換するV/I変換部10、定電流源13、定電流源13の電流値を基準にして出力電流の最大値を所望の値以下に制限するImax制限部(第1のリミッター)11、定電流源13の電流値をもとに出力電流の最小値を所望の値以上に制限するImin制限部(第2のリミッター)14、Imax制限部11の出力電流とImin制限部14の出力電流を加算して制御電流Icntを生成する加算部15、及び制御電流Icontを電圧に変換して制御電圧Vcnを生成するI/V変換部12から構成されている。
Imax値は、電圧制御発振部の最大発振周波数、または出力レベル変換回路の最大動作周波数のいずれか小さい方の周波数を上回らない制御電流値を選択し、Imin値は、電圧制御発振部の最小発振周波数、または出力レベル変換回路の最小動作周波数のいずれか大きい方の周波数を下回らない制御電流値を選択し、各々を別々に設定できるようになっている。この事により電圧制御発振部と出力レベル変換回路の使用周波数範囲を正常動作可能な範囲のみに限定する事が可能となる事から、電圧制御発振回路の制御電圧にどの様な電圧が入力された場合においても、出力するクロック信号のデューティや周波数が安定した精度の良い発振周波数を低周波領域から高周波領域まで安定に出力する事ができる。
図2は、上記図1に示したレベル変換回路の具体的な構成例を示す回路図である。V/I変換部10は、PMOSトランジスタP13とNMOSトランジスタN16で構成され、MOSトランジスタN16のゲートに供給された入力電圧Vinをこの電圧に比例した電流に変換している。定電流源13は、PMOSトランジスタP10〜P12、NMOSトランジスタN13〜N15、及び抵抗R2で構成される。上記MOSトランジスタP10,P11、N13,N14及び抵抗R2で電流I1を生成し、MOSトランジスタP12,N15でレベルを調整して基準電流Irefを生成している。ここで、上記定電流源13の電流値I1は、
I1=(1/R2×s)×1n(N14×P10/(N13×P11))
となる。但し、sは弱反転領域のVg−logId特性の傾きを表すスロープファクタ、N14はNMOSトランジスタN14のW/L、P10はPMOSトランジスタP10のW/L、N13はNMOSトランジスタN13のW/L、及びP11はPMOSトランジスタP11のW/Lをそれぞれ示している。
また、基準電流Irefは、
Iref=I1×N15×P11/(N14×P10)
となる。そして、Imax制限部11はPMOSトランジスタP15で構成され、その制限された電流値Imaxは、
Imax=Iref×P15/P12
となり、PMOSトランジスタP12とP15のサイズ比で設定する事ができる。これにより、レベル変換回路は、入力電圧Vinが最大値になった場合においても、Imaxより大きな電流値を出力する事ができない。
一方、Imin制限部14は、PMOSトランジスタP14とNMOSトランジスタN17,N18で構成され、その制限された電流値Iminは、
Imin=Iref×P14×N18/(P12×N17)
となり、MOSトランジスタP12×N17とMOSトランジスタP14×N18のトランジスタのサイズ比で設定する事ができる。これにより、レベル変換回路は、入力電圧Vinが最小値になった場合においても、Iminより小きな電流値を出力する事ができない。そして、制御電流値がImax値とImin値の間は、V/I変換部10の変換特性に応じた出力電流を出力する。
この事により、本電圧制御発振回路で用いているレベル変換回路は、入力電圧Vinにどの様な電圧が入力された場合においても、電圧制御発振部と出力レベル変換回路の使用周波数範囲を正常動作可能な範囲のみに制限した出力電流を出力する。よって、電圧制御発振部と出力レベル変換回路の安定な動作を保証できる。
なお、上記レベル変換回路で使用する定電流源12は、図2に示した回路構成に限定されるものではない。また、Imax値とImin値を制限している定電流源は共通である必要性は無く、それぞれ別々の定電流源を持ち、各々を別々に設定する事も可能である。
図3は、本電圧制御発振回路で用いられる振幅制御回路及び電圧制御発振部を構成するディレーセルの構成例を示す概念図である。振幅制御回路は、振幅制御対象回路20、基準電圧生成回路21及び演算増幅回路22を含んで構成されている。上記振幅制御対象回路20は、振幅制御部24、1対のV/I変換部25,26及び定電流源27で構成される。V/I変換部25の入力端子には電源電圧VDDが接続され、V/I変換部26の入力端子には上記振幅制御部24からV/I変換部25への制御電圧が供給される。上記V/I変換部25,26はそれぞれ、振幅制御部24から制御電圧が供給される。また、上記V/I変換部25,26と電源VSS間には、定電流源27が接続されている。
なお、この図3では、制御対象となる電圧制御発振部を構成する1つの差動型のディレーセル23を抽出して代表的に示している。この差動型ディレーセル23は、複数個がリング状に接続されてリング型の電圧制御発振部を構成するものであり、各々が振幅制御対象回路20と実質的に同様な回路構成になっている。すなわち、振幅制御部28、1対のV/I変換部29,30及び定電流源31で構成される。
上記基準電圧生成回路21は、振幅制御の基準となる基準電圧Vrefを生成して出力するものである。また、上記演算増幅回路22には、振幅制御対象回路20の出力となる振幅制御部24からの制御電圧と基準電圧生成回路21で生成された基準電圧Vrefがその正転入力端(+)と反転入力端(−)に各々供給され、電圧制御発振部における振幅制御部28を制御する振幅制御電圧Vbpを出力する。この演算増幅回路22は、入力された振幅制御対象回路20の出力と基準電圧生成回路21で生成された基準電圧Vrefが同一の電圧値になるように、振幅制御対象回路20の振幅制御部24にフィードバック制御を加える。そして、上記振幅制御回路によって、電圧制御発振部の発振波形の振幅が制御されるようになっている。
ここで、振幅制御対象回路20の振幅制御部24の振幅制御電圧Vbpに対するgm(トランスコンダクタンス)とディレーセル23の振幅制御部28の振幅制御電圧Vbpに対するgmを同一にすると、従来例と同様の動作となり、従来例と同様の問題点を生ずる。
そこで本実施の形態では、振幅制御対象回路20の振幅制御部24のgmをディレーセル23の振幅制御部28のgmに対して大きくする事により、従来例の問題点を解決している。具体的には、振幅制御対象回路20における振幅制御部24のトランジスタサイズをディレーセル23の振幅制御部28のトランジスタサイズに対して大きくする事により、同一の制御電圧Vbpに対して、振幅制御対象回路20の出力は基準電圧生成回路21で生成された基準電圧Vrefと同一になる様に制御されるが、ディレーセル側の出力電圧は基準電圧Vrefより低い電圧(Vref−α)になる様に制御される事となる。従って、この時のディレーセル側の出力電圧は、最上点の電圧が電源電圧VDDで、最下点の電圧が(Vref−α)となり、ディレーセル23の出力振幅は(VDD−Vref+α)となる。そして、制御電圧Vcnが低く電圧制御発振部の発振周波数が低い時には、このα値は小さくなり、逆に制御電圧Vcnが高く電圧制御発振部の発振周波数が高い時には、このα値は大きくなる。
従って、電圧制御発振部の発振波形の振幅は、電圧制御発振部の発振周波数を制御する制御電圧Vcnに依存し、制御電圧Vcnが高くなり電圧制御発振部の発振周波数が高くなるにしたがって、振幅が大きくなる様に制御される。このα値を最適化する事により、従来回路で問題となった制御電圧Vcnが高くなり電圧制御発振部の発振周波数が高くなるにしたがって、電圧制御発振部の発振波形の振幅が小さくなる動作が相殺される。この結果、本実施の形態の振幅制御回路は、電圧制御発振部の低周波動作領域から高周波動作領域まで、電圧制御発振部の発振波形の振幅が略一定となるように制御することができる。
図4(a)に従来の振幅制御回路の動作特性を示し、図4(b)に本実施の形態の振幅制御回路の動作特性を示す。図4(a),(b)ともに、電圧制御発振回路の入力電圧Vinの変化に対して、ディレーセルの遅延時間を制御する制御電圧Vcn、ディレーセルの出力振幅を制御する制御電圧Vbp、電圧制御発振部を構成しているディレーセルの発振動作(AC動作)時の出力振幅の下限値を示すVbottom、及び電圧制御発振部を構成しているディレーセルの静止動作(DC動作)時の出力振幅の下限値を示すVbxの変化をそれぞれ示している。
基準電圧生成回路で生成された基準電圧Vrefは、入力電圧Vinの変化に依存しないために一定である。ディレーセルの遅延時間を制御する制御電圧Vcnは、入力電圧Vinが増加すると同様に増加して、ディレーセルの遅延時間を減少する(発振周波数を増加する)様に変化する。ディレーセルの出力振幅を制御する制御電圧Vbpは、入力電圧Vinが増加するとディレーセルを流れる電流が増加するために、その増加した電流に応じた電流を流すようにゲート・ソース間の電圧を大きくする(ソースが電源電圧VDDになるため、制御電圧Vbpは減少する方向に変化する)。この様に双方の釣り合いを取る事によりディレーセルの出力振幅を制御している。
そして、従来の振幅制御回路の動作特性を示している図4(a)では、振幅制御対象回路の出力電圧は基準電圧Vrefと同一となるように制御され、ディレーセルの静止動作時の出力振幅の下限値を示すVbxも振幅制御対象回路と同様に基準電圧Vrefと同一となるように制御されている。しかし、入力電圧Vinが増加して発振周波数が高くなるにしたがって、ディレーセルの発振動作時の出力振幅の下限値を示すVbottomが上昇して、電圧制御発振部の発振振幅が小さくなっている。
これに対して、本実施の形態の振幅制御回路の動作特性を示している図4(b)では、振幅制御対象回路の出力電圧は基準電圧Vrefと同一となるように制御されているが、ディレーセルの静止動作時の出力振幅の下限値を示すVbxは基準電圧Vrefと同一となるように制御されず、入力電圧Vinが増加して発振周波数が高くなるにしたがって、減少する(出力振幅としては大きくなる)方向に変化する。これは、ちょうど図4(a)の電圧制御発振部の発振周波数が高くなるにしたがってディレーセルの発振動作時の出力振幅の下限値を示すVbottomが上昇して行く特性と相殺する形となり、その結果として出力振幅の下限値Vbottomが一定となる。
図5は、上記振幅制御回路及び電圧制御発振部を構成するディレーセルの他の構成例を示す概念図である。この図5に示す振幅制御回路32は、制御対象となる電圧制御発振部を構成している差動型ディレーセル23の半分の回路構成、すなわち1個の振幅制御部41と入力端子を電源電圧VDDに接続したV/I変換部36を各々直列に接続し、この出力電流は制御対象となる電圧制御発振部を構成している差動型ディレーセル23の電流制御部より小さい電流値の電流制御部37に接続された回路構成となっている。
ここで、振幅制御対象回路32の振幅制御部41のgmをディレーセル23の振幅制御部42のgmと同じとし、振幅制御対象回路32の電流制御部37の電流値Icont’をディレーセル23の電流制御部31の電流値Icontの半分とすると、振幅制御対象回路32のV/I変換部36に流れる電流値がディレーセルよりも小さくなるため、図3に示した振幅制御対象回路より出力電圧は高くなり、ディレーセル側の出力電圧は低くなる。但し、このままではディレーセル23の出力振幅(VDD−Vref+α)のα値が大きくなりすぎる場合がある。
こうした場合は、振幅制御対象回路32の振幅制御部41のgmをディレーセル23の振幅制御部28のgmより小さくするか、振幅制御対象回路32の電流制御部37の電流値Icont’をディレーセル23の電流制御部31の電流値Icontの半分より大きくするか、または両者を組み合わせることで、最適なα値に設定する事ができる。α値が大きくなりすぎると、電圧制御発振回路がクロック信号を出力できなくなるという電圧制御発振回路にとっては致命的な問題点は生じないが、高周波動作領域でfmax特性が悪化するという問題点を生じさせる。以上の様に本実施の形態では従来例の問題点を解決し、なおかつ回路規模の簡略化が可能となる。
また、従来例では、電圧制御発振部を構成している差動型ディレーセルと振幅制御対象回路の同一性が求められる事から、マスクレイアウトの形状に起因する寄生素子等も同一にする必要性があるため、マスクレイアウトの形状も同一になるように配置等を考慮し、マスクレイアウトの形状に関する制約がある。しかしながら、本実施の形態では電圧制御発振部を構成している差動型ディレーセルと振幅制御対象回路においてトランジスタサイズで差をつけているために、同一性が求められない。従って、マスクレイアウトの形状に関する制約も無く、マスクレイアウトの設計も簡単である。また、この事は、本実施の形態が従来よりもトランジスタ形状のプロセス上のばらつきの影響を受け難いという事も示している。
図6及び図7はそれぞれ、上記図3及び図5に示した振幅制御回路及び電圧制御発振部を構成するディレーセルの具体的な構成例を示す回路図である。図6に示している振幅制御回路及びディレーセルは、図3に示した回路の構成例であり、差動型のディレーセル45は、PMOSトランジスタP19,P20で構成された振幅制御部と、差動の発振信号が入力されるNMOSトランジスタN23,N24で構成されたV/I変換部と、発振周波数制御電圧Vcnがゲートに入力されるNMOSトランジスタN25で構成された電流制御部とで構成されている。そして、このディレーセル45が複数個リング状に接続されて電圧制御発振部を構成している。
振幅制御対象回路43は、上記差動型ディレーセル45と同様の回路構成になっており、PMOSトランジスタP17,P18で構成された振幅制御部と、入力用のNMOSトランジスタN20,N21で構成されたV/I変換部と、発振周波数制御電圧Vcnが入力されるNMOSトランジスタN22で構成された電流制御部とで構成されている。
そして、振幅制御対象回路43の振幅制御部のPMOSトランジスタP17,P18のトランジスタサイズを、ディレーセル45の振幅制御部のPMOSトランジスタP19,P20のトランジスタサイズに対して大きくする事により、同一の振幅制御電圧Vbpに対して、振幅制御対象回路43の出力は基準電圧生成回路で生成された基準電圧Vrefと同一になる様に制御されるが、ディレーセル45側の出力電圧は基準電圧Vrefより低い電圧(Vref−α)になる様に制御される事となる。このα値は、制御電圧Vcnが低く電圧制御発振部の発振周波数が低い時には小さくなり、逆に制御電圧Vcnが高く電圧制御発振部の発振周波数が高い時には大きくなる。
従って、本実施の形態の電圧制御発振回路で用いている振幅制御回路は、電圧制御発振部の発振周波数を制御する制御電圧Vcnに依存し、制御電圧Vcnが高くなり電圧制御発振部の発振周波数が高くなるにしたがって、電圧制御発振部の出力振幅が大きくなる様に制御する。この結果、電圧制御発振部の発振周波数が高くなるにしたがってディレーセル45の出力振幅が小さくなる特性と相殺する形となり、電圧制御発振部の出力振幅が低周波動作領域から高周波動作領域まで略一定となるように制御することができる。
図7に示している振幅制御回路は、図5に示した回路の構成例であり、振幅制御対象回路46が電圧制御発振部を構成している差動型ディレーセル48の半分の回路構成からなる。すなわち、差動型ディレーセル48がPMOSトランジスタP22,P23で構成された振幅制御部と、差動の発振信号が入力されるNMOSトランジスタN28,N29で構成されたV/I変換部と、発振周波数制御電圧Vcnがゲートに入力されるNMOSトランジスタN30で構成された電流制御部とで構成されているのに対し、振幅制御対象回路46は、PMOSトランジスタP21で構成される振幅制御部と、ゲートに電源電圧VDDを印加するNMOSトランジスタN26で構成されるV/I変換部と、ゲートに制御電圧Vcnが印加されるNMOSトランジスタN27で構成される電流制御部とで構成されている。
上記振幅制御部、V/I変換部及び電流制御部は、電源VDD,VSS間に直列に接続されている。上記電流制御部の出力電流は、制御対象となる電圧制御発振部を構成している差動型ディレーセル48の電流制御部より小さい電流値となるように、NMOSトランジスタN27のトランジスタサイズを小さくしている。ここで、振幅制御対象回路46の振幅制御部のPMOSトランジスタP21のトランジスタサイズを、ディレーセル45の振幅制御部のPMOSトランジスタP22(またはPMOSトランジスタP23)のトランジスタサイズより小さくする事や、振幅制御対象回路46の電流制御部のNMOSトランジスタN27のトランジスタサイズをディレーセル48の電流制御部のNMOSトランジスタN30のトランジスタサイズの半分より大きくする事により、最適なα値に設定する事ができる。この結果、本実施の形態の電圧制御発振回路で用いている振幅制御回路は、電圧制御発振部の出力振幅が低周波動作領域から高周波動作領域まで略一定となるように制御することができるとともに、回路規模の簡略化が可能となる。
また、図6に示した振幅制御回路の場合には、振幅制御電圧Vbpのフィードバックループの他に、NMOSトランジスタN20,N21による小さなループができるために、回路的に不安定になりやすい。よって、図7に示した回路の方が、振幅制御回路のみの動作の安定度は高い。ただし、図6の振幅制御回路を採用する際には、回路設計やマスクレイアウト上の寄生素子等に十分配慮して設計すれば良い。
図8は、上記振幅制御回路及び電圧制御発振部を構成する差動型ディレーセルの他の構成例を示す回路図である。差動型ディレーセル59は、PMOSトランジスタP36,P37で構成された振幅制御部と、差動の発振信号が入力されるNMOSトランジスタN51,N52で構成されたV/I変換部と、ゲートに発振周波数制御電圧Vcnが入力されるNMOSトランジスタN53からなる電流制御部と、各々ゲートとドレインが接続され、PMOSトランジスタP36,P37に対して並列に挿入された負荷PMOSトランジスタP35,P38とで構成されている。
一方、振幅制御対象回路は、PMOSトランジスタP34で構成される振幅制御部と、ゲートとドレインが接続され、PMOSトランジスタP34に対して並列に挿入された負荷PMOSトランジスタP33と、ゲートに電源電圧VDDを印加したNMOSトランジスタN49で構成されるV/I変換部と、差動型ディレーセル59の電流制御部より小さい電流値のトランジスタN50で構成される電流制御部とによって構成されている。
ここで振幅制御対象回路57の振幅制御部のPMOSトランジスタP34のトランジスタサイズをディレーセル59の振幅制御部のPMOSトランジスタP36(またはPMOSトランジスタP37)のトランジスタサイズより小さくする事や、振幅制御対象回路57の電流制御部のNMOSトランジスタN50のトランジスタサイズをディレーセル59の電流制御部のNMOSトランジスタN53のトランジスタサイズの半分より大きくする事により、最適なα値に設定する事ができる。ゲートとドレインを接続した負荷PMOSトランジスタP33,P35,P38は、ディレーセル59の出力振幅の下限値を安定に保つ事ができ、ディレーセル59の振幅制御部の振幅制御電流と出力振幅の関係の線形性を高める事ができる特徴を持っている。
ディレーセル59の出力振幅の下限値の安定化は、電源投入時やノイズ等の外乱により電圧制御発振部が不安定な動作をしている時に、電圧制御発振部が異常動作状態へ落ち込む事を防ぎ、PLLの引き込みを助ける事ができる。また、ディレーセル59の振幅制御部の振幅制御電流と出力振幅の関係の線形性は、振幅制御を行うフィードバック制御の安定性を高める効果が有り、発振振幅の安定性や電圧制御発振部の発振特性の線形性を高める効果が有る。
図9は、上記振幅制御回路及び電圧制御発振部を構成するディレーセルの更に他の構成例を示す回路図である。ディレーセル62は、PMOSトランジスタP40,P41で構成された振幅制御部と、差動の発振信号が入力されるNMOSトランジスタN59.N60で構成されたV/I変換部と、各々PMOSトランジスタP40,41と並列に接続され、ゲートに発振周波数制御電圧Vcnが入力されるトランジスタN61からなる電流制御部と、ゲートとドレインに電源電圧VDDが印加される負荷NMOSトランジスタN57,N58で構成されている。
一方、振幅制御対象回路60は、差動型ディレーセル62の半分の回路構成、すなわちPMOSトランジスタP39で構成される振幅制御部と、PMOSトランジスタP39と並列に接続され、ゲートとドレインに電源電圧VDDが印加される負荷NMOSトランジスタN54と、ゲートに電源電圧VDDが印加されるNMOSトランジスタN55で構成されるV/I変換部と、差動型ディレーセル62の電流制御部より小さい電流値のNMOSトランジスタN56で構成される電流制御部とで構成されている。
ここで、振幅制御対象回路60の振幅制御部のPMOSトランジスタP39のトランジスタサイズを、ディレーセル62の振幅制御部のPMOSトランジスタP40(またはPMOSトランジスタP41)のトランジスタサイズより小さくする事や、あるいは振幅制御対象回路60の電流制御部のNMOSトランジスタN56のトランジスタサイズをディレーセル62の電流制御部のNMOSトランジスタN61のトランジスタサイズの半分より大きくする事により、最適なα値に設定する事ができる。ゲートとドレインに電源電圧VDDを印加している負荷NMOSトランジスタN54,N57,N58は、ディレーセル62の出力振幅の下限値を安定に保つ事ができ、ディレーセル62の振幅制御部の振幅制御電流と出力振幅の関係の線形性を高める事ができる特徴を持っている。
ディレーセル62の出力振幅の下限値の安定化は、電源投入時やノイズ等の外乱により電圧制御発振部が不安定な動作をしている時に、電圧制御発振部が異常動作状態へ落ち込む事を防ぎ、PLLの引き込みを助ける事ができる。また、ディレーセル62の振幅制御部の振幅制御電流と出力振幅の関係の線形性は、振幅制御を行うフィードバック制御の安定性を高める効果が有り、発振振幅の安定性や電圧制御発振部の発振特性の線形性を高める効果が有る。
図10は、本電圧制御発振回路における出力レベル変換回路の概念図である。この出力レベル変換回路は、小振幅出力低ゲイン入力差動段49、出力レベル調整回路50、コモンモードフィードバック増幅段51、及びCMOSバッファ増幅段52から構成されている。
差動型のディレーセルで構成された電圧制御発振部の小振幅で差動の発振信号は、小振幅出力低ゲイン入力差動段49に入力されて、低ゲイン(数倍程度)ながら増幅される。しかし、出力振幅は回路的に制限されるために、小振幅出力低ゲイン入力差動段49のゲインは、出力波形のスルーレイト(出力波形の単位時間当たりの電圧変化量)を向上させる事に寄与し、後段の増幅段の高速化(遅延時間の短縮)を助けている。小振幅出力低ゲイン入力差動段49の差動の出力信号は、次段の出力レベル調整回路50へ入力される。
出力レベル調整回路50は、小振幅出力低ゲイン入力差動段49の半分の回路構成の参照回路を構成し、この参照回路により、プロセスばらつきや電源電圧等の環境変化に対して、出力レベルが変化しないように制御している。そしてこの出力レベル調整回路50の出力信号は、コモンモードフィードバック増幅段51へ入力される。コモンモードフィードバック増幅段51は、出力レベル調整回路50の小振幅出力信号をCMOSレベルの出力信号にレベルを変換する。
コモンモードフィードバック増幅段51の出力信号レベルを参照して動作レベルを調整するコモンモードフィードバック制御回路は、プロセスばらつきや電源電圧等の環境変化に対して、コモンモードフィードバック増幅段自体の動作レベルを安定に保ち、出力するクロック信号のデューティを一定に保ち、出力するクロック信号の出力レベルをCMOSレベルに安定にレベルを変換する事ができる。そしてこのコモンモードフィードバック増幅段51の出力信号は、通常のCMOSバッファ増幅段52へ入力される。
CMOSバッファ増幅段52は、出力周波数や出力負荷(出力ファンアウト数)に応じた出力駆動電流となる様に設定され、コモンモードフィードバック増幅段51の出力信号を波形整形して出力する。
図11は、上記図10に示した出力レベル変換回路の具体的な構成例を示す回路図である。上記小振幅出力低ゲイン入力差動段49は、ドレインとゲートを接続したPMOSトランジスタP24,P25と、ゲートに入力信号Vi1,Vi2が入力されるNMOSトランジスタN31,N32と、これらのMOSトランジスタN31,N32の共通ソースに接続されバイアス電流を制御するNMOSトランジスタN33から構成されている。
上記出力レベル調整回路50は、小振幅出力低ゲイン入力差動段49の半分の回路構成の参照回路をPMOSトランジスタP26とNMOSトランジスタN38,N39で構成している。この参照回路により、プロセスばらつきや電源電圧等の環境変化に対して、小振幅出力低ゲイン入力差動段49の出力レベルが変化しないように、この小振幅出力低ゲイン入力差動段49の出力に接続されたNMOSトランジスタN34,N35のゲートに参照回路の出力電圧を入力して制御している。NMOSトランジスタN36,N37は、上記MOSトランジスタN31,N32に入力される入力信号Vi1,Vi2のコモンモードのレベル変動に対して小振幅出力低ゲイン入力差動段49の出力レベルが変化しないようにフィードバック制御をしている。
コモンモードフィードバック増幅段51には、出力レベル調整回路50でレベルを調整された小振幅出力低ゲイン入力差動段49の出力信号が入力され、小振幅の入力信号を増幅してCMOSレベルの出力信号を出力している。この出力レベル調整回路50は、NMOSトランジスタN40,N41を負荷回路とし、この負荷回路を入力用のPMOSトランジスタP29,P30のドレインにそれぞれ接続して、差動型の増幅回路を構成している。PMOSトランジスタP27,P28は、MOSトランジスタP29とP30に入力される入力信号のコモンモードのレベル変動に対して出力レベルが変化しないようにフィードバック制御をしている。
CMOSバッファ増幅段52は、PMOSトランジスタP31とNMOSトランジスタN42とからなるCMOSインバータ回路と、PMOSトランジスタP32とNMOSトランジスタN43とからなる通常のCMOSインバータ回路で構成されている。上記PMOSトランジスタP32とNMOSトランジスタN43のトランジスタサイズは、出力周波数や出力負荷(出力ファンアウト数)に応じた出力駆動電流となる様に設定される。また、初段の小振幅出力低ゲイン入力差動段49は、ゲインが低いために入力振幅が小さい場合には、複数段を直列に接続して、トータルのゲインを上げるような使用方法が取られる。
図12は、上記小振幅出力低ゲイン入力差動段49の他の構成例を示している。この回路は、ドレインとゲートを電源電圧VDDに接続したNMOSトランジスタN44,N45と、ゲートに入力信号Vi1,Vi2が入力されるNMOSトランジスタN46,N47と、これらNMOSトランジスタN46,N47の共通ソースに接続され、バイアス電流を制御するNMOSトランジスタN48から構成されている。また、出力レベル調整回路50で用いられる参照回路は、小振幅出力低ゲイン入力差動段49の半分の回路構成で構成し、プロセスばらつきや電源電圧等の環境変化に対して、出力レベルが変化しないように制御している。
上述した実施の形態におけるレベル変換回路、振幅制御回路及び出力レベル変換回路はそれぞれ、各々の回路技術を単独で用いる事も可能で有るが、複数の回路技術を選択的に組み合わせて用いる事も可能である。
また、以上に説明した回路構成は、電源電圧VDDを動作基準に動作する様になっている。これに対し、MOSトランジスタの極性を代え、Pチャネル型とNチャネル型を入れ換えた回路構成とすると、接地電圧VSSを動作基準に動作するようになり、同様の効果を得る事が可能となる。
以上説明したように、本発明の電圧制御発振回路で用いた振幅制御回路では、電圧制御発振部の発振振幅を低周波動作領域では基準電圧Vrefとなるように制御をし、高周波動作領域においては(VDD−Vref+α)となるように制御する。この事により電圧制御発振部の発振振幅が、高周波動作領域において小さくなる事を避け、電圧制御発振部の低周波動作領域から高周波動作領域まで略一定で、発振振幅の動作周波数依存性をなくす事が可能となる。
また、上記電圧制御発振回路で用いたレベル変換回路では、変換回路内部に制御電流の最大値Imaxと最小値Iminを制限するリミッターを持っており、このリミッターにより電圧制御発振部の発振動作が正常に動作する領域のみを使用可能とする事により、電圧制御発振回路が出力するクロック信号のデューティや周波数の安定性を向上させる事が可能となる。
さらに、上記電圧制御発振回路で用いた出力レベル変換回路では、電圧制御発振部の出力振幅や出力振幅の中心電圧が変動した場合でも、その出力レベル変換回路の出力波形の振幅やデューティがそれらの変動に影響されずに安定動作する事ができる。
従って、上記レベル変換回路、振幅制御回路及び出力レベル変換回路を必要に応じて選択的に用いることにより、電圧制御発振部の発振周波数が高くなっても、電圧制御発振部の出力振幅がほぼ一定となる様に制御する事ができ、低周波領域から高周波領域まで安定して精度の良い発振周波数のクロック信号を出力できる電圧制御発振回路が得られる。
また、発振周波数の可変範囲を広くでき、多様な応用システムに対応可能な電圧制御発振回路が得られる。
1…レベル変換回路及び振幅制御回路、1A…レベル変換回路、1B…振幅制御回路、2〜6,23,45,48,59,62…差動型のディレーセル、7…出力レベル変換回路、8,21,33…基準電圧生成回路、9,22,34,44,47,58,61…演算増幅回路、10…V/I変換部、11…Imaxリミッター、12…I/V変換部、13…定電流源、14…Iminリミッター、20,32,43,46,57,60,101…振幅制御対象回路、24,28,41…振幅制御部、25,26,29,30,36…V/I変換部、27,31,37…ディレーセルを構成している電流制御部、49…小振幅低ゲイン入力差動段、50…出力レベル調整回路、51…コモンモードフィードバック増幅段、52…CMOSバッファ増幅段、100…電圧制御発振部、P1〜P41…PMOSトランジスタ、N1〜N61…NMOSトランジスタ、R1,R2…抵抗素子。