JP2001016076A - 電圧制御発振回路 - Google Patents
電圧制御発振回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/187—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/20—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising resistance and either capacitance or inductance, e.g. phase-shift oscillator
- H03B5/24—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising resistance and either capacitance or inductance, e.g. phase-shift oscillator active element in amplifier being semiconductor device
-
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L1/00—Stabilisation of generator output against variations of physical values, e.g. power supply
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- H03L5/00—Automatic control of voltage, current, or power
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- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B2201/00—Aspects of oscillators relating to varying the frequency of the oscillations
- H03B2201/03—Varying beside the frequency also another parameter of the oscillator in dependence on the frequency
- H03B2201/038—Varying beside the frequency also another parameter of the oscillator in dependence on the frequency the parameter being a bias voltage or a power supply
-
- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0231—Astable circuits
Landscapes
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
- Pulse Circuits (AREA)
- Oscillators With Electromechanical Resonators (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】電圧制御発振部の発振周波数が高くなっても、
低周波領域から高周波領域まで安定して精度の良い発振
周波数のクロック信号を出力できる電圧制御発振回路を
提供することを目的としている。 【解決手段】レベル変換回路、振幅制御回路、差動型の
ディレーセルがリング状に接続された電圧制御発振部、
及び出力レベル変換回路で構成された電圧制御発振回路
である。上記レベル変換回路は、制御電流の最大値Ｉｍ
ａｘと最小値Ｉｍｉｎを制限するリミッター１１，１４
を有し、これらのリミッターにより電圧制御発振部の発
振動作が正常に動作する領域のみを使用可能とする事に
より、電圧制御発振回路が出力するクロック信号のデュ
ーティや周波数の安定性を向上させることを特徴として
いる。
低周波領域から高周波領域まで安定して精度の良い発振
周波数のクロック信号を出力できる電圧制御発振回路を
提供することを目的としている。 【解決手段】レベル変換回路、振幅制御回路、差動型の
ディレーセルがリング状に接続された電圧制御発振部、
及び出力レベル変換回路で構成された電圧制御発振回路
である。上記レベル変換回路は、制御電流の最大値Ｉｍ
ａｘと最小値Ｉｍｉｎを制限するリミッター１１，１４
を有し、これらのリミッターにより電圧制御発振部の発
振動作が正常に動作する領域のみを使用可能とする事に
より、電圧制御発振回路が出力するクロック信号のデュ
ーティや周波数の安定性を向上させることを特徴として
いる。
Description
【０００１】
【発明の属する技術分野】本発明は電圧制御発振回路
（ＶＣＯ）に関し、特に差動型のディレーセルを複数用
いたリング型の電圧制御発振回路に係り、例えばマイク
ロ・コンピュータ（ＭＣＵ）やデジタル・シグナル・プ
ロセッサ（ＤＳＰ）等のＬＳＩ内部用の高周波のクロッ
ク信号を生成するために用いられるものである。また、
ＬＳＩの外部クロックに低周波のクロックを用い、ＬＳ
Ｉの内部クロックに高周波のクロックを用いる事によ
り、ＬＳＩの処理性能を向上させたり、システム全体の
パワーを抑える様な応用分野に用いられるものである。
（ＶＣＯ）に関し、特に差動型のディレーセルを複数用
いたリング型の電圧制御発振回路に係り、例えばマイク
ロ・コンピュータ（ＭＣＵ）やデジタル・シグナル・プ
ロセッサ（ＤＳＰ）等のＬＳＩ内部用の高周波のクロッ
ク信号を生成するために用いられるものである。また、
ＬＳＩの外部クロックに低周波のクロックを用い、ＬＳ
Ｉの内部クロックに高周波のクロックを用いる事によ
り、ＬＳＩの処理性能を向上させたり、システム全体の
パワーを抑える様な応用分野に用いられるものである。
【０００２】
【従来の技術】図１３は、差動型のディレーセルを複数
個用いた従来の基本的な電圧制御発振回路を示してい
る。この回路は、レベル変換回路及び振幅制御回路１、
電圧制御発振部１００を構成する差動型のディレーセル
２〜６、及び出力レベル変換回路７等を含んで構成され
ている。上記各ディレーセル２〜６は同一回路構成であ
り、それぞれＰＭＯＳ（Ｐチャネル型ＭＯＳ）トランジ
スタＰ１，Ｐ２とＮＭＯＳ（Ｎチャネル型ＭＯＳ）トラ
ンジスタＮ１〜Ｎ３で構成されている。初段のディレー
セル２の差動出力信号は順次次段のディレーセル３，
４，５に供給され、最終段のディレーセル６の差動出力
信号Ｖｉｐ，Ｖｉｍが出力レベル変換回路７に供給され
ると共に、初段のディレーセル２中のＮＭＯＳトランジ
スタＮ２，Ｎ１のゲートに帰還されることにより発振動
作を行うようになっている。各ディレーセル２〜６中の
ＭＯＳトランジスタＰ１，Ｐ２のゲートにはレベル変換
回路及び振幅制御回路１から出力される振幅制御電圧Ｖ
ｂｐが供給され、ＮＭＯＳトランジスタＮ３のゲートに
はレベル変換回路及び振幅制御回路１から出力される制
御電圧Ｖｃｎが供給されて発振動作が制御される。そし
て、上記出力レベル変換回路７からクロック信号ＣＫｏ
ｕｔを出力するようになっている。なお、上記レベル変
換回路及び振幅制御回路１、ディレーセル２〜６、及び
出力レベル変換回路７はそれぞれ、電源電圧ＶＤＤ，Ｖ
ＳＳで動作する。
個用いた従来の基本的な電圧制御発振回路を示してい
る。この回路は、レベル変換回路及び振幅制御回路１、
電圧制御発振部１００を構成する差動型のディレーセル
２〜６、及び出力レベル変換回路７等を含んで構成され
ている。上記各ディレーセル２〜６は同一回路構成であ
り、それぞれＰＭＯＳ（Ｐチャネル型ＭＯＳ）トランジ
スタＰ１，Ｐ２とＮＭＯＳ（Ｎチャネル型ＭＯＳ）トラ
ンジスタＮ１〜Ｎ３で構成されている。初段のディレー
セル２の差動出力信号は順次次段のディレーセル３，
４，５に供給され、最終段のディレーセル６の差動出力
信号Ｖｉｐ，Ｖｉｍが出力レベル変換回路７に供給され
ると共に、初段のディレーセル２中のＮＭＯＳトランジ
スタＮ２，Ｎ１のゲートに帰還されることにより発振動
作を行うようになっている。各ディレーセル２〜６中の
ＭＯＳトランジスタＰ１，Ｐ２のゲートにはレベル変換
回路及び振幅制御回路１から出力される振幅制御電圧Ｖ
ｂｐが供給され、ＮＭＯＳトランジスタＮ３のゲートに
はレベル変換回路及び振幅制御回路１から出力される制
御電圧Ｖｃｎが供給されて発振動作が制御される。そし
て、上記出力レベル変換回路７からクロック信号ＣＫｏ
ｕｔを出力するようになっている。なお、上記レベル変
換回路及び振幅制御回路１、ディレーセル２〜６、及び
出力レベル変換回路７はそれぞれ、電源電圧ＶＤＤ，Ｖ
ＳＳで動作する。
【０００３】図１４は上記図１３に示した回路における
レベル変換回路１Ａの構成例を、図１５は振幅制御回路
１Ｂの構成例を、図１６は出力レベル変換回路７の構成
例をそれぞれ示している。
レベル変換回路１Ａの構成例を、図１５は振幅制御回路
１Ｂの構成例を、図１６は出力レベル変換回路７の構成
例をそれぞれ示している。
【０００４】図１４に示す如く、レベル変換回路１Ａ
は、ＰＭＯＳトランジスタＰ３，Ｐ４、ＮＭＯＳトラン
ジスタＮ４，Ｎ５及び抵抗Ｒ１で構成されている。この
回路は、外部から入力された制御電圧Ｖｉｎの電圧／電
流変換を行った後、電流／電圧変換を行って制御電圧Ｖ
ｃｎを生成するものであり、制御電圧ＶｉｎはＮＭＯＳ
トランジスタＮ４のゲートに供給され、ＰＭＯＳトラン
ジスタＰ４とＮＭＯＳトランジスタＮ５のドレイン共通
接続点から制御電圧Ｖｃｎを出力するようになってい
る。
は、ＰＭＯＳトランジスタＰ３，Ｐ４、ＮＭＯＳトラン
ジスタＮ４，Ｎ５及び抵抗Ｒ１で構成されている。この
回路は、外部から入力された制御電圧Ｖｉｎの電圧／電
流変換を行った後、電流／電圧変換を行って制御電圧Ｖ
ｃｎを生成するものであり、制御電圧ＶｉｎはＮＭＯＳ
トランジスタＮ４のゲートに供給され、ＰＭＯＳトラン
ジスタＰ４とＮＭＯＳトランジスタＮ５のドレイン共通
接続点から制御電圧Ｖｃｎを出力するようになってい
る。
【０００５】図１５に示す振幅制御回路１Ｂは、基準電
圧生成回路８、演算増幅回路９及び振幅制御対象回路１
０１等から構成されている。この振幅制御対象回路１０
１は、ＰＭＯＳトランジスタＰ５，Ｐ６及びＮＭＯＳト
ランジスタＮ６〜Ｎ８で構成される。基準電圧生成回路
８から出力される基準電圧Ｖｒｅｆは、演算増幅回路９
の反転入力端（−）及びＭＯＳトランジスタＮ７のゲー
トに供給される。上記レベル変換回路１Ａから出力され
る制御電圧Ｖｃｎは、ＮＭＯＳトランジスタＮ８のゲー
トに供給される。上記演算増幅回路９の出力は、ＰＭＯ
ＳトランジスタＰ５，Ｐ６のゲートに供給されると共
に、振幅制御電圧Ｖｂｐとして出力される。
圧生成回路８、演算増幅回路９及び振幅制御対象回路１
０１等から構成されている。この振幅制御対象回路１０
１は、ＰＭＯＳトランジスタＰ５，Ｐ６及びＮＭＯＳト
ランジスタＮ６〜Ｎ８で構成される。基準電圧生成回路
８から出力される基準電圧Ｖｒｅｆは、演算増幅回路９
の反転入力端（−）及びＭＯＳトランジスタＮ７のゲー
トに供給される。上記レベル変換回路１Ａから出力され
る制御電圧Ｖｃｎは、ＮＭＯＳトランジスタＮ８のゲー
トに供給される。上記演算増幅回路９の出力は、ＰＭＯ
ＳトランジスタＰ５，Ｐ６のゲートに供給されると共
に、振幅制御電圧Ｖｂｐとして出力される。
【０００６】図１６に示すように、出力レベル変換回路
７は、ＰＭＯＳトランジスタＰ７〜Ｐ９、及びＮＭＯＳ
トランジスタＮ９〜Ｎ１２で構成されている。ディレー
セル６の出力信号ＶｉｍはＮＭＯＳトランジスタＮ９の
ゲートに供給され、出力信号ＶｉｐはＮＭＯＳトランジ
スタＮ１０のゲートに供給される。そして、上記ＰＭＯ
ＳトランジスタＰ９とＮＭＯＳトランジスタＮ１２のド
レイン共通接続点からクロック信号ＣＫｏｕｔを得る。
７は、ＰＭＯＳトランジスタＰ７〜Ｐ９、及びＮＭＯＳ
トランジスタＮ９〜Ｎ１２で構成されている。ディレー
セル６の出力信号ＶｉｍはＮＭＯＳトランジスタＮ９の
ゲートに供給され、出力信号ＶｉｐはＮＭＯＳトランジ
スタＮ１０のゲートに供給される。そして、上記ＰＭＯ
ＳトランジスタＰ９とＮＭＯＳトランジスタＮ１２のド
レイン共通接続点からクロック信号ＣＫｏｕｔを得る。
【０００７】上記のような構成において、制御電圧Ｖｉ
ｎは、レベル変換回路１Ａへ入力されてディレーセル２
〜６の制御電流Ｉｃｎｔに応じた制御電圧Ｖｃｎに変換
される。一方、振幅制御回路１Ｂでは、振幅制御対象回
路１０１にディレーセル２〜６と同一構成の回路を用
い、振幅制御対象回路１０１の一方の入力端子（ＮＭＯ
ＳトランジスタＮ６のゲート）に電源電圧ＶＤＤを印加
し、他方の入力端子（ＮＭＯＳトランジスタＮ７のゲー
ト）に基準電圧生成回路８で生成した基準電圧Ｖｒｅｆ
を印加している。そして、振幅制御対象回路１０１の電
源電圧ＶＤＤを入力した方の出力端子１０２からの出力
電圧と基準電圧生成回路８で生成した基準電圧Ｖｒｅｆ
を、演算増幅回路９の正転入力端（＋）と反転入力端
（−）に各々入力し、この演算増幅回路９の出力を振幅
制御電圧Ｖｂｐとして出力する。この振幅制御電圧Ｖｂ
ｐを振幅制御対象回路１０１中のＰＭＯＳトランジスタ
Ｐ５，Ｐ６のゲートに印加することによって、出力端子
１０２の出力電圧が基準電圧生成回路８で生成した基準
電圧Ｖｒｅｆと同じ電圧になるようにフィードバック制
御がかかる。この事は、振幅制御対象回路１０１と同一
回路構成のディレーセル２〜６で構成された電圧制御発
振部１００に振幅制御電圧Ｖｂｐを同じように入力する
と、ディレーセル２〜６の一方の入力端子の電圧が電源
電圧ＶＤＤレベルの場合に、その出力端子から出力され
る出力電圧は基準電圧生成回路８で生成した基準電圧Ｖ
ｒｅｆと同じ電圧になっている事を示している。
ｎは、レベル変換回路１Ａへ入力されてディレーセル２
〜６の制御電流Ｉｃｎｔに応じた制御電圧Ｖｃｎに変換
される。一方、振幅制御回路１Ｂでは、振幅制御対象回
路１０１にディレーセル２〜６と同一構成の回路を用
い、振幅制御対象回路１０１の一方の入力端子（ＮＭＯ
ＳトランジスタＮ６のゲート）に電源電圧ＶＤＤを印加
し、他方の入力端子（ＮＭＯＳトランジスタＮ７のゲー
ト）に基準電圧生成回路８で生成した基準電圧Ｖｒｅｆ
を印加している。そして、振幅制御対象回路１０１の電
源電圧ＶＤＤを入力した方の出力端子１０２からの出力
電圧と基準電圧生成回路８で生成した基準電圧Ｖｒｅｆ
を、演算増幅回路９の正転入力端（＋）と反転入力端
（−）に各々入力し、この演算増幅回路９の出力を振幅
制御電圧Ｖｂｐとして出力する。この振幅制御電圧Ｖｂ
ｐを振幅制御対象回路１０１中のＰＭＯＳトランジスタ
Ｐ５，Ｐ６のゲートに印加することによって、出力端子
１０２の出力電圧が基準電圧生成回路８で生成した基準
電圧Ｖｒｅｆと同じ電圧になるようにフィードバック制
御がかかる。この事は、振幅制御対象回路１０１と同一
回路構成のディレーセル２〜６で構成された電圧制御発
振部１００に振幅制御電圧Ｖｂｐを同じように入力する
と、ディレーセル２〜６の一方の入力端子の電圧が電源
電圧ＶＤＤレベルの場合に、その出力端子から出力され
る出力電圧は基準電圧生成回路８で生成した基準電圧Ｖ
ｒｅｆと同じ電圧になっている事を示している。
【０００８】従って、この電圧制御発振部１００は、振
幅制御電圧Ｖｂｐによって、発振波形の振幅の最大値が
電源電圧ＶＤＤとなり、その最小値が基準電圧生成回路
８で生成した基準電圧Ｖｒｅｆとなるように発振波形の
振幅が常に一定に保たれている。
幅制御電圧Ｖｂｐによって、発振波形の振幅の最大値が
電源電圧ＶＤＤとなり、その最小値が基準電圧生成回路
８で生成した基準電圧Ｖｒｅｆとなるように発振波形の
振幅が常に一定に保たれている。
【０００９】さらに、上記振幅制御対象回路１０１に
は、電圧制御発振部１００の発振周波数を制御する制御
電圧Ｖｃｎも入力されている事から、制御電圧Ｖｃｎの
変化に応じて振幅制御電圧Ｖｂｐも変化するために、電
圧制御発振部１００の発振周波数が変化しても、やはり
振幅制御電圧Ｖｂｐによって、発振波形の振幅の最大値
が電源電圧ＶＤＤとなり、その最小値が基準電圧生成回
路８で生成した基準電圧Ｖｒｅｆとなるように発振波形
の振幅が常に一定に保たれている。この結果、図１７に
示すような発振出力が得られる。図１７は、出力振幅が
基準電圧Ｖｒｅｆから電源電圧ＶＤＤに制御されている
小振幅差動型のディレーセルで構成された電圧制御発振
部１００の発振動作波形を示している。
は、電圧制御発振部１００の発振周波数を制御する制御
電圧Ｖｃｎも入力されている事から、制御電圧Ｖｃｎの
変化に応じて振幅制御電圧Ｖｂｐも変化するために、電
圧制御発振部１００の発振周波数が変化しても、やはり
振幅制御電圧Ｖｂｐによって、発振波形の振幅の最大値
が電源電圧ＶＤＤとなり、その最小値が基準電圧生成回
路８で生成した基準電圧Ｖｒｅｆとなるように発振波形
の振幅が常に一定に保たれている。この結果、図１７に
示すような発振出力が得られる。図１７は、出力振幅が
基準電圧Ｖｒｅｆから電源電圧ＶＤＤに制御されている
小振幅差動型のディレーセルで構成された電圧制御発振
部１００の発振動作波形を示している。
【００１０】このようにして、電圧制御発振部１００か
ら出力される小振幅の発振出力は、出力レベル変換回路
７に供給され、ＣＭＯＳ論理回路で用いられる接地電圧
ＶＳＳから電源電圧ＶＤＤのＣＭＯＳレベルに変換され
てクロック信号ＣＫｏｕｔとして出力される。
ら出力される小振幅の発振出力は、出力レベル変換回路
７に供給され、ＣＭＯＳ論理回路で用いられる接地電圧
ＶＳＳから電源電圧ＶＤＤのＣＭＯＳレベルに変換され
てクロック信号ＣＫｏｕｔとして出力される。
【００１１】上述したような差動型のディレーセルを用
いる事の利点は、電源ノイズ等のコモンモードノイズに
対して、ノイズの影響を受け難いという特徴と、高周波
動作に適しているという特徴の二つを持っている点であ
る。
いる事の利点は、電源ノイズ等のコモンモードノイズに
対して、ノイズの影響を受け難いという特徴と、高周波
動作に適しているという特徴の二つを持っている点であ
る。
【００１２】ノイズの影響を受け難いという特徴は、近
年の大規模集積回路（ＬＳＩ）のミックスドシグナル化
（アナログ回路とデジタル回路を同一チップ上に集積す
る事）において、デジタル回路で発生されるデジタルノ
イズを受け難いアナログ回路の重要な回路技術の一つと
して認識されている。そして、高周波動作に適している
特徴は、デバイスの微細化等により、トランジスタのゲ
ート遅延が小さくなっていくのに伴い、ＬＳＩの信号処
理性能を上げるうえで、ＬＳＩの内部クロックに高周波
のクロックを用いるようになってきているために都合が
よい。従って、この内部クロックを生成している電圧制
御発振回路に対しても、高周波の発振周波数が求められ
ている。
年の大規模集積回路（ＬＳＩ）のミックスドシグナル化
（アナログ回路とデジタル回路を同一チップ上に集積す
る事）において、デジタル回路で発生されるデジタルノ
イズを受け難いアナログ回路の重要な回路技術の一つと
して認識されている。そして、高周波動作に適している
特徴は、デバイスの微細化等により、トランジスタのゲ
ート遅延が小さくなっていくのに伴い、ＬＳＩの信号処
理性能を上げるうえで、ＬＳＩの内部クロックに高周波
のクロックを用いるようになってきているために都合が
よい。従って、この内部クロックを生成している電圧制
御発振回路に対しても、高周波の発振周波数が求められ
ている。
【００１３】電圧制御発振回路の発振周波数ｆｏｓｃ
は、 ｆｏｓｃ＝１／（Ｎ×Ｔｄｅｌａｙ） となる。但し、Ｎ：ディレーセルの段数、Ｔｄｅｌａ
ｙ：ディレーセル一段あたりの遅延時間である。
は、 ｆｏｓｃ＝１／（Ｎ×Ｔｄｅｌａｙ） となる。但し、Ｎ：ディレーセルの段数、Ｔｄｅｌａ
ｙ：ディレーセル一段あたりの遅延時間である。
【００１４】また、遅延時間Ｔｄｅｌａｙは、 Ｔｄｅｌａｙ＝Ｃｏ×Ｖｏ／Ｉｃｎｔ となる。但し、Ｃｏ：ディレーセルの出力負荷容量、Ｖ
ｏ：ディレーセルの出力振幅、Ｉｃｎｔ：ディレーセル
の遅延時間を制御する制御電流である。
ｏ：ディレーセルの出力振幅、Ｉｃｎｔ：ディレーセル
の遅延時間を制御する制御電流である。
【００１５】ここで、電圧制御発振部１００の発振周波
数を上げる方法としては、ディレーセルの段数Ｎを少な
くするか、ディレーセル一段あたりの遅延時間Ｔｄｅｌ
ａｙを少なくするかが考えられる。しかし、ディレーセ
ルの段数Ｎが少ないと、ディレーセルの各段の遅延時間
のばらつきが、電圧制御発振部１００で生成する発振周
波数に直接影響を与える恐れが有る。このため、ディレ
ーセルの段数Ｎを少なくする方法は、電圧制御発振部１
００で生成する発振周波数の安定性を考慮すると、あま
り好ましくないと考えられる。
数を上げる方法としては、ディレーセルの段数Ｎを少な
くするか、ディレーセル一段あたりの遅延時間Ｔｄｅｌ
ａｙを少なくするかが考えられる。しかし、ディレーセ
ルの段数Ｎが少ないと、ディレーセルの各段の遅延時間
のばらつきが、電圧制御発振部１００で生成する発振周
波数に直接影響を与える恐れが有る。このため、ディレ
ーセルの段数Ｎを少なくする方法は、電圧制御発振部１
００で生成する発振周波数の安定性を考慮すると、あま
り好ましくないと考えられる。
【００１６】また、ディレーセルの出力負荷容量Ｃｏ
は、次段のディレーセルの入力トランジスタのゲート容
量であり、プロセスの微細化に依存するパラメータであ
る。ディレーセルの遅延時間を制御する制御電流Ｉｃｎ
ｔの最大値は、使用するトランジスタのサイズに依存
し、制御電流Ｉｃｎｔを大きくするためにトランジスタ
のサイズを大きくすると、ディレーセルの出力負荷容量
Ｃｏを大きくする事になり、ディレーセルの遅延時間を
制御する制御電流Ｉｃｎｔにおいてもプロセスの微細化
に応じた最適値が存在すると考えられる。
は、次段のディレーセルの入力トランジスタのゲート容
量であり、プロセスの微細化に依存するパラメータであ
る。ディレーセルの遅延時間を制御する制御電流Ｉｃｎ
ｔの最大値は、使用するトランジスタのサイズに依存
し、制御電流Ｉｃｎｔを大きくするためにトランジスタ
のサイズを大きくすると、ディレーセルの出力負荷容量
Ｃｏを大きくする事になり、ディレーセルの遅延時間を
制御する制御電流Ｉｃｎｔにおいてもプロセスの微細化
に応じた最適値が存在すると考えられる。
【００１７】以上の事から、プロセスの微細化に依存し
ないで、回路的に対応できる手法としては、ディレーセ
ルの段数Ｎを少なくする方法とディレーセルの出力振幅
Ｖｏを小さくする方法がある。
ないで、回路的に対応できる手法としては、ディレーセ
ルの段数Ｎを少なくする方法とディレーセルの出力振幅
Ｖｏを小さくする方法がある。
【００１８】しかしながら出力振幅Ｖｏを小さくする方
法は、電圧制御発振部１００の発振周波数を上げる方法
として有効では有るが、Ｓ／Ｎの比率を小さくしてしま
うために、差動型のディレーセルを用いて対ノイズ性能
比を上げる必要性がある。さらに、電圧制御発振部１０
０の小振幅出力をＣＭＯＳレベルに変換する出力レベル
変換回路７の動作特性から、電圧制御発振部１００の出
力振幅を一定にし、なおかつ中心電圧（正転出力と反転
出力が交差する電圧）も一定に保つ必要性が有る。
法は、電圧制御発振部１００の発振周波数を上げる方法
として有効では有るが、Ｓ／Ｎの比率を小さくしてしま
うために、差動型のディレーセルを用いて対ノイズ性能
比を上げる必要性がある。さらに、電圧制御発振部１０
０の小振幅出力をＣＭＯＳレベルに変換する出力レベル
変換回路７の動作特性から、電圧制御発振部１００の出
力振幅を一定にし、なおかつ中心電圧（正転出力と反転
出力が交差する電圧）も一定に保つ必要性が有る。
【００１９】この電圧制御発振部１００の出力振幅や中
心電圧が一定に保たれない場合には、電圧制御発振部１
００の小振幅出力をＣＭＯＳレベルに変換する出力レベ
ル変換回路７の正常な動作を困難にし、出力レベル変換
回路７から出力されるクロック信号ＣＫｏｕｔのデュー
ティや周波数の安定性を劣化させる。さらには出力レベ
ル変換回路７が動作不能となり、クロック信号ＣＫｏｕ
ｔを出力できなくなる恐れもある。
心電圧が一定に保たれない場合には、電圧制御発振部１
００の小振幅出力をＣＭＯＳレベルに変換する出力レベ
ル変換回路７の正常な動作を困難にし、出力レベル変換
回路７から出力されるクロック信号ＣＫｏｕｔのデュー
ティや周波数の安定性を劣化させる。さらには出力レベ
ル変換回路７が動作不能となり、クロック信号ＣＫｏｕ
ｔを出力できなくなる恐れもある。
【００２０】上記電圧制御発振部１００の小振幅出力を
ＣＭＯＳレベルに変換する出力レベル変換回路７を正常
動作させるために、振幅制御対象回路１０１に、電圧制
御発振部１００を構成しているディレーセルと同一構成
の回路を用いた図１５に示したような振幅制御回路１Ｂ
は、ある程度は有効に機能している。しかし、電圧制御
発振部１００と振幅制御回路１Ｂは、同一のディレーセ
ルを使用しているものの、両者の動作状態の違いによっ
て次のような問題が引き起こされている。
ＣＭＯＳレベルに変換する出力レベル変換回路７を正常
動作させるために、振幅制御対象回路１０１に、電圧制
御発振部１００を構成しているディレーセルと同一構成
の回路を用いた図１５に示したような振幅制御回路１Ｂ
は、ある程度は有効に機能している。しかし、電圧制御
発振部１００と振幅制御回路１Ｂは、同一のディレーセ
ルを使用しているものの、両者の動作状態の違いによっ
て次のような問題が引き起こされている。
【００２１】すなわち、電圧制御発振部１００は、発振
動作をしているために、常に“Ｈ”レベル（電源電圧Ｖ
ＤＤレベル）と“Ｌ”レベル（基準電圧Ｖｒｅｆレベ
ル）が交互に繰り返すＡＣ動作をしている。これに対し
て、振幅制御回路１Ｂは、入力電圧が常に“Ｈ”レベル
（電源電圧ＶＤＤレベル）と“Ｌ”レベル（基準電圧Ｖ
ｒｅｆレベル）に固定されたＤＣ動作をしている。この
ＡＣ動作とＤＣ動作の両者の動作状態の相違は、電圧制
御発振部１００の発振周波数が低い場合には、ほとんど
無視できるほど小さいが、電圧制御発振部１００の発振
周波数が高くなるに従って顕著に現れてくる。それは、
電圧制御発振部１００の発振周波数が低い場合には、図
１８（ａ）に示すように“Ｈ”レベルと“Ｌ”レベルに
安定している時間が長いため、“Ｈ”レベルと“Ｌ”レ
ベルが振幅制御回路１Ｂと同様の状態で、所望のレベル
に到達して安定に動作している。しかし、電圧制御発振
部１００の発振周波数が高くなるに従って、図１８
（ｂ）に示すように“Ｈ”レベルと“Ｌ”レベルに安定
している時間が短くなって来るために、出力振幅が所望
のレベルに到達する前に次のサイクルの動作に移行して
しまう事によって、出力振幅が小さくなって行く（出力
振幅の下限値Ｖｂｏｔｔｏｍが基準電圧Ｖｒｅｆよりも
高くなる）という問題点、或は出力振幅の中心電圧のレ
ベルが変動して行くという問題点が現れてくる。
動作をしているために、常に“Ｈ”レベル（電源電圧Ｖ
ＤＤレベル）と“Ｌ”レベル（基準電圧Ｖｒｅｆレベ
ル）が交互に繰り返すＡＣ動作をしている。これに対し
て、振幅制御回路１Ｂは、入力電圧が常に“Ｈ”レベル
（電源電圧ＶＤＤレベル）と“Ｌ”レベル（基準電圧Ｖ
ｒｅｆレベル）に固定されたＤＣ動作をしている。この
ＡＣ動作とＤＣ動作の両者の動作状態の相違は、電圧制
御発振部１００の発振周波数が低い場合には、ほとんど
無視できるほど小さいが、電圧制御発振部１００の発振
周波数が高くなるに従って顕著に現れてくる。それは、
電圧制御発振部１００の発振周波数が低い場合には、図
１８（ａ）に示すように“Ｈ”レベルと“Ｌ”レベルに
安定している時間が長いため、“Ｈ”レベルと“Ｌ”レ
ベルが振幅制御回路１Ｂと同様の状態で、所望のレベル
に到達して安定に動作している。しかし、電圧制御発振
部１００の発振周波数が高くなるに従って、図１８
（ｂ）に示すように“Ｈ”レベルと“Ｌ”レベルに安定
している時間が短くなって来るために、出力振幅が所望
のレベルに到達する前に次のサイクルの動作に移行して
しまう事によって、出力振幅が小さくなって行く（出力
振幅の下限値Ｖｂｏｔｔｏｍが基準電圧Ｖｒｅｆよりも
高くなる）という問題点、或は出力振幅の中心電圧のレ
ベルが変動して行くという問題点が現れてくる。
【００２２】この電圧制御発振部１００の出力振幅が小
さくなっていく問題点、或は出力振幅の中心電圧のレベ
ルが変動していく問題点は、電圧制御発振部１００の電
圧と周波数の変換特性の線形性を劣化させ、また電圧制
御発振部１００の小振幅出力をＣＭＯＳレベルに変換す
る出力レベル変換回路７の正常な動作を困難にする。こ
の結果、出力レベル変換回路７から出力されるクロック
信号ＣＫｏｕｔのデューティや周波数の安定性が劣化す
る。さらには出力レベル変換回路７が動作不能となり、
クロック信号ＣＫｏｕｔを出力できなくなる可能性もあ
る。このクロック信号ＣＫｏｕｔが出力されなくなる問
題点は、ＰＬＬ（フェイズ・ロックド・ループ）回路に
おいて、フィードバック制御のかからない状態に落ち込
み、復帰できなくなってしまうために、致命的な問題点
であると言える。
さくなっていく問題点、或は出力振幅の中心電圧のレベ
ルが変動していく問題点は、電圧制御発振部１００の電
圧と周波数の変換特性の線形性を劣化させ、また電圧制
御発振部１００の小振幅出力をＣＭＯＳレベルに変換す
る出力レベル変換回路７の正常な動作を困難にする。こ
の結果、出力レベル変換回路７から出力されるクロック
信号ＣＫｏｕｔのデューティや周波数の安定性が劣化す
る。さらには出力レベル変換回路７が動作不能となり、
クロック信号ＣＫｏｕｔを出力できなくなる可能性もあ
る。このクロック信号ＣＫｏｕｔが出力されなくなる問
題点は、ＰＬＬ（フェイズ・ロックド・ループ）回路に
おいて、フィードバック制御のかからない状態に落ち込
み、復帰できなくなってしまうために、致命的な問題点
であると言える。
【００２３】従って、従来は電圧制御発振部１００のデ
ィレーセルの段数を多くするなどして、電圧制御発振部
１００の発振周波数が高くならないように設計する等の
設計上の注意が必要となり、またアプリケーション的に
は、高周波領域で使用できない事から、周波数範囲の狭
い電圧制御発振回路となるために、応用システムの範囲
が限定されたり、使用上の制約がある等の問題点があ
る。
ィレーセルの段数を多くするなどして、電圧制御発振部
１００の発振周波数が高くならないように設計する等の
設計上の注意が必要となり、またアプリケーション的に
は、高周波領域で使用できない事から、周波数範囲の狭
い電圧制御発振回路となるために、応用システムの範囲
が限定されたり、使用上の制約がある等の問題点があ
る。
【００２４】
【発明が解決しようとする課題】上記のように従来の電
圧制御発振回路は、電圧制御発振部の発振周波数を高く
すると、電圧制御発振部の出力振幅が小さくなったり、
出力振幅の中心電圧のレベルが変動しするという問題が
あった。
圧制御発振回路は、電圧制御発振部の発振周波数を高く
すると、電圧制御発振部の出力振幅が小さくなったり、
出力振幅の中心電圧のレベルが変動しするという問題が
あった。
【００２５】また、高周波領域で使用できないために、
利用できる周波数範囲が狭く、応用システムの範囲が限
定されたり、使用上の制約がある等の問題があった。
利用できる周波数範囲が狭く、応用システムの範囲が限
定されたり、使用上の制約がある等の問題があった。
【００２６】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、電圧制御発振部
の発振周波数が高くなっても、電圧制御発振部の出力振
幅が一定となる様に制御する事により、低周波領域から
高周波領域まで安定して精度の良い発振周波数のクロッ
ク信号を出力できる電圧制御発振回路を提供することに
ある。
れたもので、その目的とするところは、電圧制御発振部
の発振周波数が高くなっても、電圧制御発振部の出力振
幅が一定となる様に制御する事により、低周波領域から
高周波領域まで安定して精度の良い発振周波数のクロッ
ク信号を出力できる電圧制御発振回路を提供することに
ある。
【００２７】また、この発明の他の目的は、発振周波数
の可変範囲を広くでき、多様な応用システムに対応可能
な電圧制御発振回路を提供することにある。
の可変範囲を広くでき、多様な応用システムに対応可能
な電圧制御発振回路を提供することにある。
【００２８】
【課題を解決するための手段】この発明の請求項１に記
載した電圧制御発振回路は、入力された制御電圧を電圧
制御発振部を制御する制御電流に変換するＶ／Ｉ変換部
と、この変換した電流に対して制御電流の最大値を制限
する第１のリミッターと、前記制御電流の最小値を制限
する第２のリミッターと、前記第１，第２のリミッター
の基準となる電流を生成する定電流源とを具備するレベ
ル変換回路を用いることを特徴としている。
載した電圧制御発振回路は、入力された制御電圧を電圧
制御発振部を制御する制御電流に変換するＶ／Ｉ変換部
と、この変換した電流に対して制御電流の最大値を制限
する第１のリミッターと、前記制御電流の最小値を制限
する第２のリミッターと、前記第１，第２のリミッター
の基準となる電流を生成する定電流源とを具備するレベ
ル変換回路を用いることを特徴としている。
【００２９】また、この発明の請求項２に記載した電圧
制御発振回路は、電圧制御発振部と、この電圧制御発振
部から出力される信号の振幅を制御する振幅制御回路と
を備える電圧制御発振回路において、前記電圧制御発振
部は、第１の振幅制御手段と、入力端子に差動の信号が
入力される第１のＶ／Ｉ変換手段と、前記第１のＶ／Ｉ
変換手段の出力電流が共通に供給される第１の電流制御
手段とを有する差動型ディレーセルが複数個リング状に
接続されて構成され、前記振幅制御回路は、第２の振幅
制御手段と、入力端子に電源電圧が印加され、前記第２
の振幅制御手段の出力で制御される第２のＶ／Ｉ変換手
段と、前記第２のＶ／Ｉ変換手段の出力電流が供給され
る第２の電流制御手段とを有する振幅制御対象回路と、
振幅制御の基準となる基準電圧を生成して出力する基準
電圧生成回路と、基準電圧生成回路から出力される基準
電圧と前記振幅制御対象回路の出力電圧が入力され、両
者の電位差が無くなるように前記差動型ディレーセルの
第１の振幅制御手段と前記振幅制御対象回路の第２の振
幅制御手段を制御する制御電圧を出力する演算増幅回路
とを具備し、前記演算増幅回路から出力される制御電圧
によって、ＡＣ動作している差動型ディレーセルの発振
振幅の下限値と、ＤＣ動作している振幅制御対象回路の
出力電圧との誤差を補正することを特徴としている。
制御発振回路は、電圧制御発振部と、この電圧制御発振
部から出力される信号の振幅を制御する振幅制御回路と
を備える電圧制御発振回路において、前記電圧制御発振
部は、第１の振幅制御手段と、入力端子に差動の信号が
入力される第１のＶ／Ｉ変換手段と、前記第１のＶ／Ｉ
変換手段の出力電流が共通に供給される第１の電流制御
手段とを有する差動型ディレーセルが複数個リング状に
接続されて構成され、前記振幅制御回路は、第２の振幅
制御手段と、入力端子に電源電圧が印加され、前記第２
の振幅制御手段の出力で制御される第２のＶ／Ｉ変換手
段と、前記第２のＶ／Ｉ変換手段の出力電流が供給され
る第２の電流制御手段とを有する振幅制御対象回路と、
振幅制御の基準となる基準電圧を生成して出力する基準
電圧生成回路と、基準電圧生成回路から出力される基準
電圧と前記振幅制御対象回路の出力電圧が入力され、両
者の電位差が無くなるように前記差動型ディレーセルの
第１の振幅制御手段と前記振幅制御対象回路の第２の振
幅制御手段を制御する制御電圧を出力する演算増幅回路
とを具備し、前記演算増幅回路から出力される制御電圧
によって、ＡＣ動作している差動型ディレーセルの発振
振幅の下限値と、ＤＣ動作している振幅制御対象回路の
出力電圧との誤差を補正することを特徴としている。
【００３０】更に、この発明の請求項３に記載した電圧
制御発振回路は、電圧制御発振部と、この電圧制御発振
部から出力される信号の振幅を制御する振幅制御回路と
を備える電圧制御発振回路において、前記電圧制御発振
部は、第１の振幅制御部と各々の入力端子に差動の信号
が入力される第１，第２のＶ／Ｉ変換部と、前記第１，
第２のＶ／Ｉ変換部の出力電流が共通に供給される第１
の電流制御部とを有する差動型ディレーセルが複数個リ
ング状に接続されて構成され、前記振幅制御回路は、第
２の振幅制御部と、入力端子に電源電圧が印加され、前
記第２の振幅制御部の出力で制御される第３のＶ／Ｉ変
換部と、前記第３のＶ／Ｉ変換部の出力電圧が入力端子
に供給され、前記第２の振幅制御部の出力で制御される
第４のＶ／Ｉ変換部と、前記第３，第４のＶ／Ｉ変換部
の出力電流が共通に供給され、前記第１の電流制御部と
同等の電流値の第２の電流制御部とを有する振幅制御対
象回路と、振幅制御の基準となる基準電圧を生成して出
力する基準電圧生成回路と、基準電圧生成回路から出力
される基準電圧と前記振幅制御対象回路の出力電圧が入
力され、両者の電位差が無くなるように前記差動型ディ
レーセルの第１の振幅制御部と前記振幅制御対象回路の
第２の振幅制御部を制御する制御電圧を出力する演算増
幅回路とを具備し、前記演算増幅回路から出力される同
一の制御電圧に対して前記電圧制御発振部を構成してい
る差動型ディレーセルの第１の振幅制御部のトランスコ
ンダクタンスより、前記振幅制御対象回路の第２の振幅
制御部のトランスコンダクタンスの方が大きいことを特
徴としている。
制御発振回路は、電圧制御発振部と、この電圧制御発振
部から出力される信号の振幅を制御する振幅制御回路と
を備える電圧制御発振回路において、前記電圧制御発振
部は、第１の振幅制御部と各々の入力端子に差動の信号
が入力される第１，第２のＶ／Ｉ変換部と、前記第１，
第２のＶ／Ｉ変換部の出力電流が共通に供給される第１
の電流制御部とを有する差動型ディレーセルが複数個リ
ング状に接続されて構成され、前記振幅制御回路は、第
２の振幅制御部と、入力端子に電源電圧が印加され、前
記第２の振幅制御部の出力で制御される第３のＶ／Ｉ変
換部と、前記第３のＶ／Ｉ変換部の出力電圧が入力端子
に供給され、前記第２の振幅制御部の出力で制御される
第４のＶ／Ｉ変換部と、前記第３，第４のＶ／Ｉ変換部
の出力電流が共通に供給され、前記第１の電流制御部と
同等の電流値の第２の電流制御部とを有する振幅制御対
象回路と、振幅制御の基準となる基準電圧を生成して出
力する基準電圧生成回路と、基準電圧生成回路から出力
される基準電圧と前記振幅制御対象回路の出力電圧が入
力され、両者の電位差が無くなるように前記差動型ディ
レーセルの第１の振幅制御部と前記振幅制御対象回路の
第２の振幅制御部を制御する制御電圧を出力する演算増
幅回路とを具備し、前記演算増幅回路から出力される同
一の制御電圧に対して前記電圧制御発振部を構成してい
る差動型ディレーセルの第１の振幅制御部のトランスコ
ンダクタンスより、前記振幅制御対象回路の第２の振幅
制御部のトランスコンダクタンスの方が大きいことを特
徴としている。
【００３１】この発明の請求項４に記載した電圧制御発
振回路は、差動型ディレーセルが複数個リング状に接続
されて構成された電圧制御発振部と、この電圧制御発振
部から出力される信号の振幅を制御する振幅制御回路と
を備える電圧制御発振回路において、前記振幅制御回路
は、振幅制御対象回路と、振幅制御の基準となる基準電
圧を生成して出力する基準電圧生成回路と、基準電圧生
成回路から出力される基準電圧と前記振幅制御対象回路
の出力電圧が入力され、両者の電位差が無くなるように
前記差動型ディレーセルの振幅制御部と前記振幅制御対
象回路の振幅制御部を制御する制御電圧を出力する演算
増幅回路とを具備し、前記差動型ディレーセルは、第１
の振幅制御部及び第１の電流制御部を有するとともに、
これら第１の振幅制御部と第１の電流制御部の間に、各
々の入力端子に差動の信号が入力される第１，第２のＶ
／Ｉ変換部の対が接続されてなり、かつ、前記振幅制御
対象回路は、第２の振幅制御部及び第２の電流制御部を
有するとともに、これら第２の振幅制御部と第２の電流
制御部の間に、入力端子に電源電圧が入力される単一の
第３のＶ／Ｉ変換部が接続されてなることを特徴として
いる。
振回路は、差動型ディレーセルが複数個リング状に接続
されて構成された電圧制御発振部と、この電圧制御発振
部から出力される信号の振幅を制御する振幅制御回路と
を備える電圧制御発振回路において、前記振幅制御回路
は、振幅制御対象回路と、振幅制御の基準となる基準電
圧を生成して出力する基準電圧生成回路と、基準電圧生
成回路から出力される基準電圧と前記振幅制御対象回路
の出力電圧が入力され、両者の電位差が無くなるように
前記差動型ディレーセルの振幅制御部と前記振幅制御対
象回路の振幅制御部を制御する制御電圧を出力する演算
増幅回路とを具備し、前記差動型ディレーセルは、第１
の振幅制御部及び第１の電流制御部を有するとともに、
これら第１の振幅制御部と第１の電流制御部の間に、各
々の入力端子に差動の信号が入力される第１，第２のＶ
／Ｉ変換部の対が接続されてなり、かつ、前記振幅制御
対象回路は、第２の振幅制御部及び第２の電流制御部を
有するとともに、これら第２の振幅制御部と第２の電流
制御部の間に、入力端子に電源電圧が入力される単一の
第３のＶ／Ｉ変換部が接続されてなることを特徴として
いる。
【００３２】この発明の請求項５に記載した電圧制御発
振回路は、電圧制御発振部と、この電圧制御発振部から
出力される信号の振幅を制御する振幅制御回路とを備え
る電圧制御発振回路において、前記電圧制御発振部は、
第１の振幅制御部と、各々の入力端子に差動の信号が入
力される第１，第２のＶ／Ｉ変換部と、前記第１，第２
のＶ／Ｉ変換部の出力電流が共通に供給される第１の電
流制御部とを有する差動型ディレーセルが複数個リング
状に接続されて構成され、前記振幅制御回路は、第２の
振幅制御部と、入力端子に電源電圧が印加され、前記第
２の振幅制御部の出力で制御される第３のＶ／Ｉ変換部
と、前記第３のＶ／Ｉ変換部の出力電流が供給され、前
記第１の電流制御部の電流値より低く且つ１／２より大
きい電流値の第２の電流制御部とを有する振幅制御対象
回路と、振幅制御の基準となる基準電圧を生成して出力
する基準電圧生成回路と、基準電圧生成回路から出力さ
れる基準電圧と前記振幅制御対象回路の出力電圧が入力
され、両者の電位差が無くなるように前記差動型ディレ
ーセルの第１の振幅制御部と前記振幅制御対象回路の第
２の振幅制御部を制御する制御電圧を出力する演算増幅
回路とを具備し、前記演算増幅回路から出力される同一
の制御電圧に対して前記電圧制御発振部を構成している
差動型ディレーセルの第１の振幅制御部のトランスコン
ダクタンスが、前記振幅制御対象回路の第２の振幅制御
部のトランスコンダクタンスと実質的に等しいことを特
徴としている。
振回路は、電圧制御発振部と、この電圧制御発振部から
出力される信号の振幅を制御する振幅制御回路とを備え
る電圧制御発振回路において、前記電圧制御発振部は、
第１の振幅制御部と、各々の入力端子に差動の信号が入
力される第１，第２のＶ／Ｉ変換部と、前記第１，第２
のＶ／Ｉ変換部の出力電流が共通に供給される第１の電
流制御部とを有する差動型ディレーセルが複数個リング
状に接続されて構成され、前記振幅制御回路は、第２の
振幅制御部と、入力端子に電源電圧が印加され、前記第
２の振幅制御部の出力で制御される第３のＶ／Ｉ変換部
と、前記第３のＶ／Ｉ変換部の出力電流が供給され、前
記第１の電流制御部の電流値より低く且つ１／２より大
きい電流値の第２の電流制御部とを有する振幅制御対象
回路と、振幅制御の基準となる基準電圧を生成して出力
する基準電圧生成回路と、基準電圧生成回路から出力さ
れる基準電圧と前記振幅制御対象回路の出力電圧が入力
され、両者の電位差が無くなるように前記差動型ディレ
ーセルの第１の振幅制御部と前記振幅制御対象回路の第
２の振幅制御部を制御する制御電圧を出力する演算増幅
回路とを具備し、前記演算増幅回路から出力される同一
の制御電圧に対して前記電圧制御発振部を構成している
差動型ディレーセルの第１の振幅制御部のトランスコン
ダクタンスが、前記振幅制御対象回路の第２の振幅制御
部のトランスコンダクタンスと実質的に等しいことを特
徴としている。
【００３３】また、この発明の請求項６に記載した電圧
制御発振回路は、電圧制御発振部と、この電圧制御発振
部から出力される信号の振幅を制御する振幅制御回路と
を備える電圧制御発振回路において、前記電圧制御発振
部は、第１の振幅制御部と、各々の入力端子に差動の信
号が入力される第１，第２のＶ／Ｉ変換部と、前記第
１，第２のＶ／Ｉ変換部の出力電流が共通に供給される
第１の電流制御部とを有する差動型ディレーセルが複数
個リング状に接続されて構成され、前記振幅制御回路
は、第２の振幅制御部と、入力端子に電源電圧が印加さ
れ、前記第２の振幅制御部の出力で制御される第３のＶ
／Ｉ変換部と、前記第３のＶ／Ｉ変換部の出力電流が供
給され、前記第１の電流制御部の電流値の実質的に１／
２の電流値の第２の電流制御部とを有する振幅制御対象
回路と、振幅制御の基準となる基準電圧を生成して出力
する基準電圧生成回路と、基準電圧生成回路から出力さ
れる基準電圧と前記振幅制御対象回路の出力電圧が入力
され、両者の電位差が無くなるように前記差動型ディレ
ーセルの第１の振幅制御部と前記振幅制御対象回路の第
２の振幅制御部を制御する制御電圧を出力する演算増幅
回路とを具備し、前記演算増幅回路から出力される同一
の制御電圧に対して前記電圧制御発振部を構成している
差動型ディレーセルの第１の振幅制御部のトランスコン
ダクタンスより、前記振幅制御対象回路の第２の振幅制
御部のトランスコンダクタンスの方が小さいことを特徴
としている。
制御発振回路は、電圧制御発振部と、この電圧制御発振
部から出力される信号の振幅を制御する振幅制御回路と
を備える電圧制御発振回路において、前記電圧制御発振
部は、第１の振幅制御部と、各々の入力端子に差動の信
号が入力される第１，第２のＶ／Ｉ変換部と、前記第
１，第２のＶ／Ｉ変換部の出力電流が共通に供給される
第１の電流制御部とを有する差動型ディレーセルが複数
個リング状に接続されて構成され、前記振幅制御回路
は、第２の振幅制御部と、入力端子に電源電圧が印加さ
れ、前記第２の振幅制御部の出力で制御される第３のＶ
／Ｉ変換部と、前記第３のＶ／Ｉ変換部の出力電流が供
給され、前記第１の電流制御部の電流値の実質的に１／
２の電流値の第２の電流制御部とを有する振幅制御対象
回路と、振幅制御の基準となる基準電圧を生成して出力
する基準電圧生成回路と、基準電圧生成回路から出力さ
れる基準電圧と前記振幅制御対象回路の出力電圧が入力
され、両者の電位差が無くなるように前記差動型ディレ
ーセルの第１の振幅制御部と前記振幅制御対象回路の第
２の振幅制御部を制御する制御電圧を出力する演算増幅
回路とを具備し、前記演算増幅回路から出力される同一
の制御電圧に対して前記電圧制御発振部を構成している
差動型ディレーセルの第１の振幅制御部のトランスコン
ダクタンスより、前記振幅制御対象回路の第２の振幅制
御部のトランスコンダクタンスの方が小さいことを特徴
としている。
【００３４】更にまた、この発明の請求項７に記載した
電圧制御発振回路は、差動型ディレーセルで構成された
電圧制御発振部の小振幅出力信号を入力して増幅する小
振幅出力低ゲイン入力差動段と、この小振幅出力低ゲイ
ン入力差動段の出力のＤＣレベルを調整する出力レベル
調整回路と、この出力レベルを調整された小振幅出力低
ゲイン入力差動段の出力を入力してＣＭＯＳレベルの出
力へ増幅するコモンモードフィードバック増幅段と、こ
のコモンモードフィードバック増幅段の出力が入力され
て波形整形した出力信号を出力するＣＭＯＳバッファ増
幅段とを具備する出力レベル変換回路を用いることを特
徴としている。
電圧制御発振回路は、差動型ディレーセルで構成された
電圧制御発振部の小振幅出力信号を入力して増幅する小
振幅出力低ゲイン入力差動段と、この小振幅出力低ゲイ
ン入力差動段の出力のＤＣレベルを調整する出力レベル
調整回路と、この出力レベルを調整された小振幅出力低
ゲイン入力差動段の出力を入力してＣＭＯＳレベルの出
力へ増幅するコモンモードフィードバック増幅段と、こ
のコモンモードフィードバック増幅段の出力が入力され
て波形整形した出力信号を出力するＣＭＯＳバッファ増
幅段とを具備する出力レベル変換回路を用いることを特
徴としている。
【００３５】上記のような構成によれば、レベル変換回
路が、内部に制御電流の最大値Ｉｍａｘと最小値Ｉｍｉ
ｎを制限するリミッターを有し、これらのリミッターに
より電圧制御発振部の発振動作が正常に動作する領域の
みを使用可能とする事により、電圧制御発振回路が出力
するクロック信号のデューティや周波数の安定性を向上
できる。
路が、内部に制御電流の最大値Ｉｍａｘと最小値Ｉｍｉ
ｎを制限するリミッターを有し、これらのリミッターに
より電圧制御発振部の発振動作が正常に動作する領域の
みを使用可能とする事により、電圧制御発振回路が出力
するクロック信号のデューティや周波数の安定性を向上
できる。
【００３６】また、電圧制御発振部に使用しているディ
レーセルと振幅制御回路の振幅制御対象回路で使用して
いるディレーセルを同一回路構成にし、振幅制御回路
は、電圧制御発振部におけるディレーセルの出力電圧の
最下点が、低周波動作領域において基準電圧Ｖｒｅｆ−
αとなるように制御する。これにより、電圧制御発振部
の発振振幅が、高周波動作領域において小さくなる事を
避け、電圧制御発振部の小振幅出力をＣＭＯＳレベルに
変換する出力レベル変換回路の正常な動作を可能とし、
出力レベル変換回路が出力するクロック信号のデューテ
ィや周波数の安定性を向上できる。
レーセルと振幅制御回路の振幅制御対象回路で使用して
いるディレーセルを同一回路構成にし、振幅制御回路
は、電圧制御発振部におけるディレーセルの出力電圧の
最下点が、低周波動作領域において基準電圧Ｖｒｅｆ−
αとなるように制御する。これにより、電圧制御発振部
の発振振幅が、高周波動作領域において小さくなる事を
避け、電圧制御発振部の小振幅出力をＣＭＯＳレベルに
変換する出力レベル変換回路の正常な動作を可能とし、
出力レベル変換回路が出力するクロック信号のデューテ
ィや周波数の安定性を向上できる。
【００３７】さらに、出力レベル変換回路は、電圧制御
発振部の出力振幅や出力振幅の中心電圧が変動した場合
でも、その出力レベル変換回路の出力波形の振幅やデュ
ーティがそれらの変動に影響されずに安定動作する事が
できる。
発振部の出力振幅や出力振幅の中心電圧が変動した場合
でも、その出力レベル変換回路の出力波形の振幅やデュ
ーティがそれらの変動に影響されずに安定動作する事が
できる。
【００３８】従って、本発明のレベル変換回路や振幅制
御回路や出力レベル変換回路を用いる事により、電圧制
御発振部の動作周波数範囲において、電圧制御発振部の
出力振幅が一定となる様に制御する事が可能になり、低
周波領域から高周波領域までデューティや周波数の安定
した精度の良い発振周波数を出力できることから、電圧
制御発振回路の発振周波数の可変範囲を広くし、多様な
応用システムに対応可能とする事ができる。
御回路や出力レベル変換回路を用いる事により、電圧制
御発振部の動作周波数範囲において、電圧制御発振部の
出力振幅が一定となる様に制御する事が可能になり、低
周波領域から高周波領域までデューティや周波数の安定
した精度の良い発振周波数を出力できることから、電圧
制御発振回路の発振周波数の可変範囲を広くし、多様な
応用システムに対応可能とする事ができる。
【００３９】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。 ［第１の実施の形態］図１は、本発明の第１の実施の形
態に係る電圧制御発振回路について説明するためのもの
で、電圧制御発振回路で用いられるレベル変換回路の概
念図である。このレベル変換回路は、入力電圧Ｖｉｎを
電流に変換するＶ／Ｉ変換部１０、定電流源１３、定電
流源１３の電流値を基準にして出力電流の最大値を所望
の値以下に制限するＩｍａｘ制限部（第１のリミッタ
ー）１１、定電流源１３の電流値をもとに出力電流の最
小値を所望の値以上に制限するＩｍｉｎ制限部（第２の
リミッター）１４、Ｉｍａｘ制限部１１の出力電流とＩ
ｍｉｎ制限部１４の出力電流を加算して制御電流Ｉｃｎ
ｔを生成する加算部１５、及び制御電流Ｉｃｏｎｔを電
圧に変換して制御電圧Ｖｃｎを生成するＩ／Ｖ変換部１
２から構成されている。
いて図面を参照して説明する。 ［第１の実施の形態］図１は、本発明の第１の実施の形
態に係る電圧制御発振回路について説明するためのもの
で、電圧制御発振回路で用いられるレベル変換回路の概
念図である。このレベル変換回路は、入力電圧Ｖｉｎを
電流に変換するＶ／Ｉ変換部１０、定電流源１３、定電
流源１３の電流値を基準にして出力電流の最大値を所望
の値以下に制限するＩｍａｘ制限部（第１のリミッタ
ー）１１、定電流源１３の電流値をもとに出力電流の最
小値を所望の値以上に制限するＩｍｉｎ制限部（第２の
リミッター）１４、Ｉｍａｘ制限部１１の出力電流とＩ
ｍｉｎ制限部１４の出力電流を加算して制御電流Ｉｃｎ
ｔを生成する加算部１５、及び制御電流Ｉｃｏｎｔを電
圧に変換して制御電圧Ｖｃｎを生成するＩ／Ｖ変換部１
２から構成されている。
【００４０】Ｉｍａｘ値は、電圧制御発振部の最大発振
周波数、または出力レベル変換回路の最大動作周波数の
いずれか小さい方の周波数を上回らない制御電流値を選
択し、Ｉｍｉｎ値は、電圧制御発振部の最小発振周波
数、または出力レベル変換回路の最小動作周波数のいず
れか大きい方の周波数を下回らない制御電流値を選択
し、各々を別々に設定できるようになっている。この事
により電圧制御発振部と出力レベル変換回路の使用周波
数範囲を正常動作可能な範囲のみに限定する事が可能と
なる事から、電圧制御発振回路の制御電圧にどの様な電
圧が入力された場合においても、出力するクロック信号
のデューティや周波数が安定した精度の良い発振周波数
を低周波領域から高周波領域まで安定に出力する事がで
きる。
周波数、または出力レベル変換回路の最大動作周波数の
いずれか小さい方の周波数を上回らない制御電流値を選
択し、Ｉｍｉｎ値は、電圧制御発振部の最小発振周波
数、または出力レベル変換回路の最小動作周波数のいず
れか大きい方の周波数を下回らない制御電流値を選択
し、各々を別々に設定できるようになっている。この事
により電圧制御発振部と出力レベル変換回路の使用周波
数範囲を正常動作可能な範囲のみに限定する事が可能と
なる事から、電圧制御発振回路の制御電圧にどの様な電
圧が入力された場合においても、出力するクロック信号
のデューティや周波数が安定した精度の良い発振周波数
を低周波領域から高周波領域まで安定に出力する事がで
きる。
【００４１】図２は、上記図１に示したレベル変換回路
の具体的な構成例を示す回路図である。Ｖ／Ｉ変換部１
０は、ＰＭＯＳトランジスタＰ１３とＮＭＯＳトランジ
スタＮ１６で構成され、ＭＯＳトランジスタＮ１６のゲ
ートに供給された入力電圧Ｖｉｎをこの電圧に比例した
電流に変換している。定電流源１３は、ＰＭＯＳトラン
ジスタＰ１０〜Ｐ１２、ＮＭＯＳトランジスタＮ１３〜
Ｎ１５、及び抵抗Ｒ２で構成される。上記ＭＯＳトラン
ジスタＰ１０，Ｐ１１、Ｎ１３，Ｎ１４及び抵抗Ｒ２で
電流Ｉ１を生成し、ＭＯＳトランジスタＰ１２，Ｎ１５
でレベルを調整して基準電流Ｉｒｅｆを生成している。
ここで、上記定電流源１３の電流値Ｉ１は、 Ｉ１＝（１／Ｒ２×ｓ）×１ｎ（Ｎ１４×Ｐ１０／（Ｎ
１３×Ｐ１１）） となる。但し、ｓは弱反転領域のＶｇ−ｌｏｇＩｄ特性
の傾きを表すスロープファクタ、Ｎ１４はＮＭＯＳトラ
ンジスタＮ１４のＷ／Ｌ、Ｐ１０はＰＭＯＳトランジス
タＰ１０のＷ／Ｌ、Ｎ１３はＮＭＯＳトランジスタＮ１
３のＷ／Ｌ、及びＰ１１はＰＭＯＳトランジスタＰ１１
のＷ／Ｌをそれぞれ示している。
の具体的な構成例を示す回路図である。Ｖ／Ｉ変換部１
０は、ＰＭＯＳトランジスタＰ１３とＮＭＯＳトランジ
スタＮ１６で構成され、ＭＯＳトランジスタＮ１６のゲ
ートに供給された入力電圧Ｖｉｎをこの電圧に比例した
電流に変換している。定電流源１３は、ＰＭＯＳトラン
ジスタＰ１０〜Ｐ１２、ＮＭＯＳトランジスタＮ１３〜
Ｎ１５、及び抵抗Ｒ２で構成される。上記ＭＯＳトラン
ジスタＰ１０，Ｐ１１、Ｎ１３，Ｎ１４及び抵抗Ｒ２で
電流Ｉ１を生成し、ＭＯＳトランジスタＰ１２，Ｎ１５
でレベルを調整して基準電流Ｉｒｅｆを生成している。
ここで、上記定電流源１３の電流値Ｉ１は、 Ｉ１＝（１／Ｒ２×ｓ）×１ｎ（Ｎ１４×Ｐ１０／（Ｎ
１３×Ｐ１１）） となる。但し、ｓは弱反転領域のＶｇ−ｌｏｇＩｄ特性
の傾きを表すスロープファクタ、Ｎ１４はＮＭＯＳトラ
ンジスタＮ１４のＷ／Ｌ、Ｐ１０はＰＭＯＳトランジス
タＰ１０のＷ／Ｌ、Ｎ１３はＮＭＯＳトランジスタＮ１
３のＷ／Ｌ、及びＰ１１はＰＭＯＳトランジスタＰ１１
のＷ／Ｌをそれぞれ示している。
【００４２】また、基準電流Ｉｒｅｆは、 Ｉｒｅｆ＝Ｉ１×Ｎ１５×Ｐ１１／（Ｎ１４×Ｐ１０） となる。そして、Ｉｍａｘ制限部１１はＰＭＯＳトラン
ジスタＰ１５で構成され、その制限された電流値Ｉｍａ
ｘは、 Ｉｍａｘ＝Ｉｒｅｆ×Ｐ１５／Ｐ１２ となり、ＰＭＯＳトランジスタＰ１２とＰ１５のサイズ
比で設定する事ができる。これにより、レベル変換回路
は、入力電圧Ｖｉｎが最大値になった場合においても、
Ｉｍａｘより大きな電流値を出力する事ができない。
ジスタＰ１５で構成され、その制限された電流値Ｉｍａ
ｘは、 Ｉｍａｘ＝Ｉｒｅｆ×Ｐ１５／Ｐ１２ となり、ＰＭＯＳトランジスタＰ１２とＰ１５のサイズ
比で設定する事ができる。これにより、レベル変換回路
は、入力電圧Ｖｉｎが最大値になった場合においても、
Ｉｍａｘより大きな電流値を出力する事ができない。
【００４３】一方、Ｉｍｉｎ制限部１４は、ＰＭＯＳト
ランジスタＰ１４とＮＭＯＳトランジスタＮ１７，Ｎ１
８で構成され、その制限された電流値Ｉｍｉｎは、 Ｉｍｉｎ＝Ｉｒｅｆ×Ｐ１４×Ｎ１８／（Ｐ１２×Ｎ１
７） となり、ＭＯＳトランジスタＰ１２×Ｎ１７とＭＯＳト
ランジスタＰ１４×Ｎ１８のトランジスタのサイズ比で
設定する事ができる。これにより、レベル変換回路は、
入力電圧Ｖｉｎが最小値になった場合においても、Ｉｍ
ｉｎより小きな電流値を出力する事ができない。そし
て、制御電流値がＩｍａｘ値とＩｍｉｎ値の間は、Ｖ／
Ｉ変換部１０の変換特性に応じた出力電流を出力する。
ランジスタＰ１４とＮＭＯＳトランジスタＮ１７，Ｎ１
８で構成され、その制限された電流値Ｉｍｉｎは、 Ｉｍｉｎ＝Ｉｒｅｆ×Ｐ１４×Ｎ１８／（Ｐ１２×Ｎ１
７） となり、ＭＯＳトランジスタＰ１２×Ｎ１７とＭＯＳト
ランジスタＰ１４×Ｎ１８のトランジスタのサイズ比で
設定する事ができる。これにより、レベル変換回路は、
入力電圧Ｖｉｎが最小値になった場合においても、Ｉｍ
ｉｎより小きな電流値を出力する事ができない。そし
て、制御電流値がＩｍａｘ値とＩｍｉｎ値の間は、Ｖ／
Ｉ変換部１０の変換特性に応じた出力電流を出力する。
【００４４】この事により、本発明の電圧制御発振回路
で用いているレベル変換回路は、入力電圧Ｖｉｎにどの
様な電圧が入力された場合においても、電圧制御発振部
と出力レベル変換回路の使用周波数範囲を正常動作可能
な範囲のみに制限した出力電流を出力する。よって、電
圧制御発振部と出力レベル変換回路の安定な動作を保証
できる。
で用いているレベル変換回路は、入力電圧Ｖｉｎにどの
様な電圧が入力された場合においても、電圧制御発振部
と出力レベル変換回路の使用周波数範囲を正常動作可能
な範囲のみに制限した出力電流を出力する。よって、電
圧制御発振部と出力レベル変換回路の安定な動作を保証
できる。
【００４５】なお、本発明のレベル変換回路で使用する
定電流源１２は、図２に示した回路構成に限定されるも
のではない。また、Ｉｍａｘ値とＩｍｉｎ値を制限して
いる定電流源は共通である必要性は無く、それぞれ別々
の定電流源を持ち、各々を別々に設定する事も可能であ
る。
定電流源１２は、図２に示した回路構成に限定されるも
のではない。また、Ｉｍａｘ値とＩｍｉｎ値を制限して
いる定電流源は共通である必要性は無く、それぞれ別々
の定電流源を持ち、各々を別々に設定する事も可能であ
る。
【００４６】［第２の実施の形態］図３は、本発明の第
２の実施の形態に係る電圧制御発振回路について説明す
るためのもので、電圧制御発振回路で用いられる振幅制
御回路及び電圧制御発振部を構成するディレーセルの構
成例を示す概念図である。振幅制御回路は、振幅制御対
象回路２０、基準電圧生成回路２１及び演算増幅回路２
２を含んで構成されている。上記振幅制御対象回路２０
は、振幅制御部２４、１対のＶ／Ｉ変換部２５，２６及
び定電流源２７で構成される。Ｖ／Ｉ変換部２５の入力
端子には電源電圧ＶＤＤが接続され、Ｖ／Ｉ変換部２６
の入力端子には上記振幅制御部２４からＶ／Ｉ変換部２
５への制御電圧が供給される。上記Ｖ／Ｉ変換部２５，
２６はそれぞれ、振幅制御部２４から制御電圧が供給さ
れる。また、上記Ｖ／Ｉ変換部２５，２６と電源ＶＳＳ
間には、定電流源２７が接続されている。
２の実施の形態に係る電圧制御発振回路について説明す
るためのもので、電圧制御発振回路で用いられる振幅制
御回路及び電圧制御発振部を構成するディレーセルの構
成例を示す概念図である。振幅制御回路は、振幅制御対
象回路２０、基準電圧生成回路２１及び演算増幅回路２
２を含んで構成されている。上記振幅制御対象回路２０
は、振幅制御部２４、１対のＶ／Ｉ変換部２５，２６及
び定電流源２７で構成される。Ｖ／Ｉ変換部２５の入力
端子には電源電圧ＶＤＤが接続され、Ｖ／Ｉ変換部２６
の入力端子には上記振幅制御部２４からＶ／Ｉ変換部２
５への制御電圧が供給される。上記Ｖ／Ｉ変換部２５，
２６はそれぞれ、振幅制御部２４から制御電圧が供給さ
れる。また、上記Ｖ／Ｉ変換部２５，２６と電源ＶＳＳ
間には、定電流源２７が接続されている。
【００４７】なお、この図３では、制御対象となる電圧
制御発振部を構成する１つの差動型のディレーセル２３
を抽出して代表的に示している。この差動型ディレーセ
ル２３は、複数個がリング状に接続されてリング型の電
圧制御発振部を構成するものであり、各々が振幅制御対
象回路２０と実質的に同様な回路構成になっている。す
なわち、振幅制御部２８、１対のＶ／Ｉ変換部２９，３
０及び定電流源３１で構成される。
制御発振部を構成する１つの差動型のディレーセル２３
を抽出して代表的に示している。この差動型ディレーセ
ル２３は、複数個がリング状に接続されてリング型の電
圧制御発振部を構成するものであり、各々が振幅制御対
象回路２０と実質的に同様な回路構成になっている。す
なわち、振幅制御部２８、１対のＶ／Ｉ変換部２９，３
０及び定電流源３１で構成される。
【００４８】上記基準電圧生成回路２１は、振幅制御の
基準となる基準電圧Ｖｒｅｆを生成して出力するもので
ある。また、上記演算増幅回路２２には、振幅制御対象
回路２０の出力となる振幅制御部２４からの制御電圧と
基準電圧生成回路２１で生成された基準電圧Ｖｒｅｆが
その正転入力端（＋）と反転入力端（−）に各々供給さ
れ、電圧制御発振部における振幅制御部２８を制御する
振幅制御電圧Ｖｂｐを出力する。この演算増幅回路２２
は、入力された振幅制御対象回路２０の出力と基準電圧
生成回路２１で生成された基準電圧Ｖｒｅｆが同一の電
圧値になるように、振幅制御対象回路２０の振幅制御部
２４にフィードバック制御を加える。そして、上記振幅
制御回路によって、電圧制御発振部の発振波形の振幅が
制御されるようになっている。
基準となる基準電圧Ｖｒｅｆを生成して出力するもので
ある。また、上記演算増幅回路２２には、振幅制御対象
回路２０の出力となる振幅制御部２４からの制御電圧と
基準電圧生成回路２１で生成された基準電圧Ｖｒｅｆが
その正転入力端（＋）と反転入力端（−）に各々供給さ
れ、電圧制御発振部における振幅制御部２８を制御する
振幅制御電圧Ｖｂｐを出力する。この演算増幅回路２２
は、入力された振幅制御対象回路２０の出力と基準電圧
生成回路２１で生成された基準電圧Ｖｒｅｆが同一の電
圧値になるように、振幅制御対象回路２０の振幅制御部
２４にフィードバック制御を加える。そして、上記振幅
制御回路によって、電圧制御発振部の発振波形の振幅が
制御されるようになっている。
【００４９】ここで、振幅制御対象回路２０の振幅制御
部２４の振幅制御電圧Ｖｂｐに対するｇｍ（トランスコ
ンダクタンス）とディレーセル２３の振幅制御部２８の
振幅制御電圧Ｖｂｐに対するｇｍを同一にすると、従来
例と同様の動作となり、従来例と同様の問題点を生ず
る。
部２４の振幅制御電圧Ｖｂｐに対するｇｍ（トランスコ
ンダクタンス）とディレーセル２３の振幅制御部２８の
振幅制御電圧Ｖｂｐに対するｇｍを同一にすると、従来
例と同様の動作となり、従来例と同様の問題点を生ず
る。
【００５０】そこで本発明では、振幅制御対象回路２０
の振幅制御部２４のｇｍをディレーセル２３の振幅制御
部２８のｇｍに対して大きくする事により、従来例の問
題点を解決している。具体的には、振幅制御対象回路２
０における振幅制御部２４のトランジスタサイズをディ
レーセル２３の振幅制御部２８のトランジスタサイズに
対して大きくする事により、同一の制御電圧Ｖｂｐに対
して、振幅制御対象回路２０の出力は基準電圧生成回路
２１で生成された基準電圧Ｖｒｅｆと同一になる様に制
御されるが、ディレーセル側の出力電圧は基準電圧Ｖｒ
ｅｆより低い電圧（Ｖｒｅｆ−α）になる様に制御され
る事となる。従って、この時のディレーセル側の出力電
圧は、最上点の電圧が電源電圧ＶＤＤで、最下点の電圧
が（Ｖｒｅｆ−α）となり、ディレーセル２３の出力振
幅は（ＶＤＤ−Ｖｒｅｆ＋α）となる。そして、制御電
圧Ｖｃｎが低く電圧制御発振部の発振周波数が低い時に
は、このα値は小さくなり、逆に制御電圧Ｖｃｎが高く
電圧制御発振部の発振周波数が高い時には、このα値は
大きくなる。
の振幅制御部２４のｇｍをディレーセル２３の振幅制御
部２８のｇｍに対して大きくする事により、従来例の問
題点を解決している。具体的には、振幅制御対象回路２
０における振幅制御部２４のトランジスタサイズをディ
レーセル２３の振幅制御部２８のトランジスタサイズに
対して大きくする事により、同一の制御電圧Ｖｂｐに対
して、振幅制御対象回路２０の出力は基準電圧生成回路
２１で生成された基準電圧Ｖｒｅｆと同一になる様に制
御されるが、ディレーセル側の出力電圧は基準電圧Ｖｒ
ｅｆより低い電圧（Ｖｒｅｆ−α）になる様に制御され
る事となる。従って、この時のディレーセル側の出力電
圧は、最上点の電圧が電源電圧ＶＤＤで、最下点の電圧
が（Ｖｒｅｆ−α）となり、ディレーセル２３の出力振
幅は（ＶＤＤ−Ｖｒｅｆ＋α）となる。そして、制御電
圧Ｖｃｎが低く電圧制御発振部の発振周波数が低い時に
は、このα値は小さくなり、逆に制御電圧Ｖｃｎが高く
電圧制御発振部の発振周波数が高い時には、このα値は
大きくなる。
【００５１】従って、電圧制御発振部の発振波形の振幅
は、電圧制御発振部の発振周波数を制御する制御電圧Ｖ
ｃｎに依存し、制御電圧Ｖｃｎが高くなり電圧制御発振
部の発振周波数が高くなるにしたがって、振幅が大きく
なる様に制御される。このα値を最適化する事により、
従来回路で問題となった制御電圧Ｖｃｎが高くなり電圧
制御発振部の発振周波数が高くなるにしたがって、電圧
制御発振部の発振波形の振幅が小さくなる動作が相殺さ
れる。この結果、本発明の振幅制御回路は、電圧制御発
振部の低周波動作領域から高周波動作領域まで、電圧制
御発振部の発振波形の振幅が略一定となるように制御す
ることができる。
は、電圧制御発振部の発振周波数を制御する制御電圧Ｖ
ｃｎに依存し、制御電圧Ｖｃｎが高くなり電圧制御発振
部の発振周波数が高くなるにしたがって、振幅が大きく
なる様に制御される。このα値を最適化する事により、
従来回路で問題となった制御電圧Ｖｃｎが高くなり電圧
制御発振部の発振周波数が高くなるにしたがって、電圧
制御発振部の発振波形の振幅が小さくなる動作が相殺さ
れる。この結果、本発明の振幅制御回路は、電圧制御発
振部の低周波動作領域から高周波動作領域まで、電圧制
御発振部の発振波形の振幅が略一定となるように制御す
ることができる。
【００５２】図４（ａ）に従来の振幅制御回路の動作特
性を示し、図４（ｂ）に本発明の振幅制御回路の動作特
性を示す。図４（ａ），（ｂ）ともに、電圧制御発振回
路の入力電圧Ｖｉｎの変化に対して、ディレーセルの遅
延時間を制御する制御電圧Ｖｃｎ、ディレーセルの出力
振幅を制御する制御電圧Ｖｂｐ、電圧制御発振部を構成
しているディレーセルの発振動作（ＡＣ動作）時の出力
振幅の下限値を示すＶｂｏｔｔｏｍ、及び電圧制御発振
部を構成しているディレーセルの静止動作（ＤＣ動作）
時の出力振幅の下限値を示すＶｂｘの変化をそれぞれ示
している。
性を示し、図４（ｂ）に本発明の振幅制御回路の動作特
性を示す。図４（ａ），（ｂ）ともに、電圧制御発振回
路の入力電圧Ｖｉｎの変化に対して、ディレーセルの遅
延時間を制御する制御電圧Ｖｃｎ、ディレーセルの出力
振幅を制御する制御電圧Ｖｂｐ、電圧制御発振部を構成
しているディレーセルの発振動作（ＡＣ動作）時の出力
振幅の下限値を示すＶｂｏｔｔｏｍ、及び電圧制御発振
部を構成しているディレーセルの静止動作（ＤＣ動作）
時の出力振幅の下限値を示すＶｂｘの変化をそれぞれ示
している。
【００５３】基準電圧生成回路で生成された基準電圧Ｖ
ｒｅｆは、入力電圧Ｖｉｎの変化に依存しないために一
定である。ディレーセルの遅延時間を制御する制御電圧
Ｖｃｎは、入力電圧Ｖｉｎが増加すると同様に増加し
て、ディレーセルの遅延時間を減少する（発振周波数を
増加する）様に変化する。ディレーセルの出力振幅を制
御する制御電圧Ｖｂｐは、入力電圧Ｖｉｎが増加すると
ディレーセルを流れる電流が増加するために、その増加
した電流に応じた電流を流すようにゲート・ソース間の
電圧を大きくする（ソースが電源電圧ＶＤＤになるた
め、制御電圧Ｖｂｐは減少する方向に変化する）。この
様に双方の釣り合いを取る事によりディレーセルの出力
振幅を制御している。
ｒｅｆは、入力電圧Ｖｉｎの変化に依存しないために一
定である。ディレーセルの遅延時間を制御する制御電圧
Ｖｃｎは、入力電圧Ｖｉｎが増加すると同様に増加し
て、ディレーセルの遅延時間を減少する（発振周波数を
増加する）様に変化する。ディレーセルの出力振幅を制
御する制御電圧Ｖｂｐは、入力電圧Ｖｉｎが増加すると
ディレーセルを流れる電流が増加するために、その増加
した電流に応じた電流を流すようにゲート・ソース間の
電圧を大きくする（ソースが電源電圧ＶＤＤになるた
め、制御電圧Ｖｂｐは減少する方向に変化する）。この
様に双方の釣り合いを取る事によりディレーセルの出力
振幅を制御している。
【００５４】そして、従来の振幅制御回路の動作特性を
示している図４（ａ）では、振幅制御対象回路の出力電
圧は基準電圧Ｖｒｅｆと同一となるように制御され、デ
ィレーセルの静止動作時の出力振幅の下限値を示すＶｂ
ｘも振幅制御対象回路と同様に基準電圧Ｖｒｅｆと同一
となるように制御されている。しかし、入力電圧Ｖｉｎ
が増加して発振周波数が高くなるにしたがって、ディレ
ーセルの発振動作時の出力振幅の下限値を示すＶｂｏｔ
ｔｏｍが上昇して、電圧制御発振部の発振振幅が小さく
なっている。
示している図４（ａ）では、振幅制御対象回路の出力電
圧は基準電圧Ｖｒｅｆと同一となるように制御され、デ
ィレーセルの静止動作時の出力振幅の下限値を示すＶｂ
ｘも振幅制御対象回路と同様に基準電圧Ｖｒｅｆと同一
となるように制御されている。しかし、入力電圧Ｖｉｎ
が増加して発振周波数が高くなるにしたがって、ディレ
ーセルの発振動作時の出力振幅の下限値を示すＶｂｏｔ
ｔｏｍが上昇して、電圧制御発振部の発振振幅が小さく
なっている。
【００５５】これに対して、本発明の振幅制御回路の動
作特性を示している図４（ｂ）では、振幅制御対象回路
の出力電圧は基準電圧Ｖｒｅｆと同一となるように制御
されているが、ディレーセルの静止動作時の出力振幅の
下限値を示すＶｂｘは基準電圧Ｖｒｅｆと同一となるよ
うに制御されず、入力電圧Ｖｉｎが増加して発振周波数
が高くなるにしたがって、減少する（出力振幅としては
大きくなる）方向に変化する。これは、ちょうど図４
（ａ）の電圧制御発振部の発振周波数が高くなるにした
がってディレーセルの発振動作時の出力振幅の下限値を
示すＶｂｏｔｔｏｍが上昇して行く特性と相殺する形と
なり、その結果として出力振幅の下限値Ｖｂｏｔｔｏｍ
が一定となる。
作特性を示している図４（ｂ）では、振幅制御対象回路
の出力電圧は基準電圧Ｖｒｅｆと同一となるように制御
されているが、ディレーセルの静止動作時の出力振幅の
下限値を示すＶｂｘは基準電圧Ｖｒｅｆと同一となるよ
うに制御されず、入力電圧Ｖｉｎが増加して発振周波数
が高くなるにしたがって、減少する（出力振幅としては
大きくなる）方向に変化する。これは、ちょうど図４
（ａ）の電圧制御発振部の発振周波数が高くなるにした
がってディレーセルの発振動作時の出力振幅の下限値を
示すＶｂｏｔｔｏｍが上昇して行く特性と相殺する形と
なり、その結果として出力振幅の下限値Ｖｂｏｔｔｏｍ
が一定となる。
【００５６】図５は、本発明の第２の実施の形態に係る
電圧制御発振回路について説明するためのもので、振幅
制御回路及び電圧制御発振部を構成するディレーセルの
他の構成例を示す概念図である。この図５に示す振幅制
御回路３２は、制御対象となる電圧制御発振部を構成し
ている差動型ディレーセル２３の半分の回路構成、すな
わち１個の振幅制御部４１と入力端子を電源電圧ＶＤＤ
に接続したＶ／Ｉ変換部３６を各々直列に接続し、この
出力電流は制御対象となる電圧制御発振部を構成してい
る差動型ディレーセル２３の電流制御部より小さい電流
値の電流制御部３７に接続された回路構成となってい
る。
電圧制御発振回路について説明するためのもので、振幅
制御回路及び電圧制御発振部を構成するディレーセルの
他の構成例を示す概念図である。この図５に示す振幅制
御回路３２は、制御対象となる電圧制御発振部を構成し
ている差動型ディレーセル２３の半分の回路構成、すな
わち１個の振幅制御部４１と入力端子を電源電圧ＶＤＤ
に接続したＶ／Ｉ変換部３６を各々直列に接続し、この
出力電流は制御対象となる電圧制御発振部を構成してい
る差動型ディレーセル２３の電流制御部より小さい電流
値の電流制御部３７に接続された回路構成となってい
る。
【００５７】ここで、振幅制御対象回路３２の振幅制御
部４１のｇｍをディレーセル２３の振幅制御部４２のｇ
ｍと同じとし、振幅制御対象回路３２の電流制御部３７
の電流値Ｉｃｏｎｔ’をディレーセル２３の電流制御部
３１の電流値Ｉｃｏｎｔの半分とすると、振幅制御対象
回路３２のＶ／Ｉ変換部３６に流れる電流値がディレー
セルよりも小さくなるため、図３に示した振幅制御対象
回路より出力電圧は高くなり、ディレーセル側の出力電
圧は低くなる。但し、このままではディレーセル２３の
出力振幅（ＶＤＤ−Ｖｒｅｆ＋α）のα値が大きくなり
すぎる場合がある。
部４１のｇｍをディレーセル２３の振幅制御部４２のｇ
ｍと同じとし、振幅制御対象回路３２の電流制御部３７
の電流値Ｉｃｏｎｔ’をディレーセル２３の電流制御部
３１の電流値Ｉｃｏｎｔの半分とすると、振幅制御対象
回路３２のＶ／Ｉ変換部３６に流れる電流値がディレー
セルよりも小さくなるため、図３に示した振幅制御対象
回路より出力電圧は高くなり、ディレーセル側の出力電
圧は低くなる。但し、このままではディレーセル２３の
出力振幅（ＶＤＤ−Ｖｒｅｆ＋α）のα値が大きくなり
すぎる場合がある。
【００５８】こうした場合は、振幅制御対象回路３２の
振幅制御部４１のｇｍをディレーセル２３の振幅制御部
２８のｇｍより小さくするか、振幅制御対象回路３２の
電流制御部３７の電流値Ｉｃｏｎｔ’をディレーセル２
３の電流制御部３１の電流値Ｉｃｏｎｔの半分より大き
くするか、または両者を組み合わせることで、最適なα
値に設定する事ができる。α値が大きくなりすぎると、
電圧制御発振回路がクロック信号を出力できなくなると
いう電圧制御発振回路にとっては致命的な問題点は生じ
ないが、高周波動作領域でｆｍａｘ特性が悪化するとい
う問題点を生じさせる。以上の様に本発明では従来例の
問題点を解決し、なおかつ回路規模の簡略化が可能とな
る。
振幅制御部４１のｇｍをディレーセル２３の振幅制御部
２８のｇｍより小さくするか、振幅制御対象回路３２の
電流制御部３７の電流値Ｉｃｏｎｔ’をディレーセル２
３の電流制御部３１の電流値Ｉｃｏｎｔの半分より大き
くするか、または両者を組み合わせることで、最適なα
値に設定する事ができる。α値が大きくなりすぎると、
電圧制御発振回路がクロック信号を出力できなくなると
いう電圧制御発振回路にとっては致命的な問題点は生じ
ないが、高周波動作領域でｆｍａｘ特性が悪化するとい
う問題点を生じさせる。以上の様に本発明では従来例の
問題点を解決し、なおかつ回路規模の簡略化が可能とな
る。
【００５９】また、従来例では、電圧制御発振部を構成
している差動型ディレーセルと振幅制御対象回路の同一
性が求められる事から、マスクレイアウトの形状に起因
する寄生素子等も同一にする必要性があるため、マスク
レイアウトの形状も同一になるように配置等を考慮し、
マスクレイアウトの形状に関する制約がある。しかしな
がら、本発明では電圧制御発振部を構成している差動型
ディレーセルと振幅制御対象回路においてトランジスタ
サイズで差をつけているために、同一性が求められな
い。従って、マスクレイアウトの形状に関する制約も無
く、マスクレイアウトの設計も簡単である。また、この
事は、本発明が従来よりもトランジスタ形状のプロセス
上のばらつきの影響を受け難いという事も示している。
している差動型ディレーセルと振幅制御対象回路の同一
性が求められる事から、マスクレイアウトの形状に起因
する寄生素子等も同一にする必要性があるため、マスク
レイアウトの形状も同一になるように配置等を考慮し、
マスクレイアウトの形状に関する制約がある。しかしな
がら、本発明では電圧制御発振部を構成している差動型
ディレーセルと振幅制御対象回路においてトランジスタ
サイズで差をつけているために、同一性が求められな
い。従って、マスクレイアウトの形状に関する制約も無
く、マスクレイアウトの設計も簡単である。また、この
事は、本発明が従来よりもトランジスタ形状のプロセス
上のばらつきの影響を受け難いという事も示している。
【００６０】図６及び図７はそれぞれ、上記図３及び図
５に示した振幅制御回路及び電圧制御発振部を構成する
ディレーセルの具体的な構成例を示す回路図である。図
６に示している振幅制御回路及びディレーセルは、図３
に示した回路の構成例であり、差動型のディレーセル４
５は、ＰＭＯＳトランジスタＰ１９，Ｐ２０で構成され
た振幅制御部と、差動の発振信号が入力されるＮＭＯＳ
トランジスタＮ２３，Ｎ２４で構成されたＶ／Ｉ変換部
と、発振周波数制御電圧Ｖｃｎがゲートに入力されるＮ
ＭＯＳトランジスタＮ２５で構成された電流制御部とで
構成されている。そして、このディレーセル４５が複数
個リング状に接続されて電圧制御発振部を構成してい
る。
５に示した振幅制御回路及び電圧制御発振部を構成する
ディレーセルの具体的な構成例を示す回路図である。図
６に示している振幅制御回路及びディレーセルは、図３
に示した回路の構成例であり、差動型のディレーセル４
５は、ＰＭＯＳトランジスタＰ１９，Ｐ２０で構成され
た振幅制御部と、差動の発振信号が入力されるＮＭＯＳ
トランジスタＮ２３，Ｎ２４で構成されたＶ／Ｉ変換部
と、発振周波数制御電圧Ｖｃｎがゲートに入力されるＮ
ＭＯＳトランジスタＮ２５で構成された電流制御部とで
構成されている。そして、このディレーセル４５が複数
個リング状に接続されて電圧制御発振部を構成してい
る。
【００６１】振幅制御対象回路４３は、上記差動型ディ
レーセル４５と同様の回路構成になっており、ＰＭＯＳ
トランジスタＰ１７，Ｐ１８で構成された振幅制御部
と、入力用のＮＭＯＳトランジスタＮ２０，Ｎ２１で構
成されたＶ／Ｉ変換部と、発振周波数制御電圧Ｖｃｎが
入力されるＮＭＯＳトランジスタＮ２２で構成された電
流制御部とで構成されている。
レーセル４５と同様の回路構成になっており、ＰＭＯＳ
トランジスタＰ１７，Ｐ１８で構成された振幅制御部
と、入力用のＮＭＯＳトランジスタＮ２０，Ｎ２１で構
成されたＶ／Ｉ変換部と、発振周波数制御電圧Ｖｃｎが
入力されるＮＭＯＳトランジスタＮ２２で構成された電
流制御部とで構成されている。
【００６２】そして、振幅制御対象回路４３の振幅制御
部のＰＭＯＳトランジスタＰ１７，Ｐ１８のトランジス
タサイズを、ディレーセル４５の振幅制御部のＰＭＯＳ
トランジスタＰ１９，Ｐ２０のトランジスタサイズに対
して大きくする事により、同一の振幅制御電圧Ｖｂｐに
対して、振幅制御対象回路４３の出力は基準電圧生成回
路で生成された基準電圧Ｖｒｅｆと同一になる様に制御
されるが、ディレーセル４５側の出力電圧は基準電圧Ｖ
ｒｅｆより低い電圧（Ｖｒｅｆ−α）になる様に制御さ
れる事となる。このα値は、制御電圧Ｖｃｎが低く電圧
制御発振部の発振周波数が低い時には小さくなり、逆に
制御電圧Ｖｃｎが高く電圧制御発振部の発振周波数が高
い時には大きくなる。
部のＰＭＯＳトランジスタＰ１７，Ｐ１８のトランジス
タサイズを、ディレーセル４５の振幅制御部のＰＭＯＳ
トランジスタＰ１９，Ｐ２０のトランジスタサイズに対
して大きくする事により、同一の振幅制御電圧Ｖｂｐに
対して、振幅制御対象回路４３の出力は基準電圧生成回
路で生成された基準電圧Ｖｒｅｆと同一になる様に制御
されるが、ディレーセル４５側の出力電圧は基準電圧Ｖ
ｒｅｆより低い電圧（Ｖｒｅｆ−α）になる様に制御さ
れる事となる。このα値は、制御電圧Ｖｃｎが低く電圧
制御発振部の発振周波数が低い時には小さくなり、逆に
制御電圧Ｖｃｎが高く電圧制御発振部の発振周波数が高
い時には大きくなる。
【００６３】従って、本発明の電圧制御発振回路で用い
ている振幅制御回路は、電圧制御発振部の発振周波数を
制御する制御電圧Ｖｃｎに依存し、制御電圧Ｖｃｎが高
くなり電圧制御発振部の発振周波数が高くなるにしたが
って、電圧制御発振部の出力振幅が大きくなる様に制御
する。この結果、電圧制御発振部の発振周波数が高くな
るにしたがってディレーセル４５の出力振幅が小さくな
る特性と相殺する形となり、電圧制御発振部の出力振幅
が低周波動作領域から高周波動作領域まで略一定となる
ように制御することができる。
ている振幅制御回路は、電圧制御発振部の発振周波数を
制御する制御電圧Ｖｃｎに依存し、制御電圧Ｖｃｎが高
くなり電圧制御発振部の発振周波数が高くなるにしたが
って、電圧制御発振部の出力振幅が大きくなる様に制御
する。この結果、電圧制御発振部の発振周波数が高くな
るにしたがってディレーセル４５の出力振幅が小さくな
る特性と相殺する形となり、電圧制御発振部の出力振幅
が低周波動作領域から高周波動作領域まで略一定となる
ように制御することができる。
【００６４】図７に示している振幅制御回路は、図５に
示した回路の構成例であり、振幅制御対象回路４６が電
圧制御発振部を構成している差動型ディレーセル４８の
半分の回路構成からなる。すなわち、差動型ディレーセ
ル４８がＰＭＯＳトランジスタＰ２２，Ｐ２３で構成さ
れた振幅制御部と、差動の発振信号が入力されるＮＭＯ
ＳトランジスタＮ２８，Ｎ２９で構成されたＶ／Ｉ変換
部と、発振周波数制御電圧Ｖｃｎがゲートに入力される
ＮＭＯＳトランジスタＮ３０で構成された電流制御部と
で構成されているのに対し、振幅制御対象回路４６は、
ＰＭＯＳトランジスタＰ２１で構成される振幅制御部
と、ゲートに電源電圧ＶＤＤを印加するＮＭＯＳトラン
ジスタＮ２６で構成されるＶ／Ｉ変換部と、ゲートに制
御電圧Ｖｃｎが印加されるＮＭＯＳトランジスタＮ２７
で構成される電流制御部とで構成されている。
示した回路の構成例であり、振幅制御対象回路４６が電
圧制御発振部を構成している差動型ディレーセル４８の
半分の回路構成からなる。すなわち、差動型ディレーセ
ル４８がＰＭＯＳトランジスタＰ２２，Ｐ２３で構成さ
れた振幅制御部と、差動の発振信号が入力されるＮＭＯ
ＳトランジスタＮ２８，Ｎ２９で構成されたＶ／Ｉ変換
部と、発振周波数制御電圧Ｖｃｎがゲートに入力される
ＮＭＯＳトランジスタＮ３０で構成された電流制御部と
で構成されているのに対し、振幅制御対象回路４６は、
ＰＭＯＳトランジスタＰ２１で構成される振幅制御部
と、ゲートに電源電圧ＶＤＤを印加するＮＭＯＳトラン
ジスタＮ２６で構成されるＶ／Ｉ変換部と、ゲートに制
御電圧Ｖｃｎが印加されるＮＭＯＳトランジスタＮ２７
で構成される電流制御部とで構成されている。
【００６５】上記振幅制御部、Ｖ／Ｉ変換部及び電流制
御部は、電源ＶＤＤ，ＶＳＳ間に直列に接続されてい
る。上記電流制御部の出力電流は、制御対象となる電圧
制御発振部を構成している差動型ディレーセル４８の電
流制御部より小さい電流値となるように、ＮＭＯＳトラ
ンジスタＮ２７のトランジスタサイズを小さくしてい
る。ここで、振幅制御対象回路４６の振幅制御部のＰＭ
ＯＳトランジスタＰ２１のトランジスタサイズを、ディ
レーセル４５の振幅制御部のＰＭＯＳトランジスタＰ２
２（またはＰＭＯＳトランジスタＰ２３）のトランジス
タサイズより小さくする事や、振幅制御対象回路４６の
電流制御部のＮＭＯＳトランジスタＮ２７のトランジス
タサイズをディレーセル４８の電流制御部のＮＭＯＳト
ランジスタＮ３０のトランジスタサイズの半分より大き
くする事により、最適なα値に設定する事ができる。こ
の結果、本発明の電圧制御発振回路で用いている振幅制
御回路は、電圧制御発振部の出力振幅が低周波動作領域
から高周波動作領域まで略一定となるように制御するこ
とができるとともに、回路規模の簡略化が可能となる。
御部は、電源ＶＤＤ，ＶＳＳ間に直列に接続されてい
る。上記電流制御部の出力電流は、制御対象となる電圧
制御発振部を構成している差動型ディレーセル４８の電
流制御部より小さい電流値となるように、ＮＭＯＳトラ
ンジスタＮ２７のトランジスタサイズを小さくしてい
る。ここで、振幅制御対象回路４６の振幅制御部のＰＭ
ＯＳトランジスタＰ２１のトランジスタサイズを、ディ
レーセル４５の振幅制御部のＰＭＯＳトランジスタＰ２
２（またはＰＭＯＳトランジスタＰ２３）のトランジス
タサイズより小さくする事や、振幅制御対象回路４６の
電流制御部のＮＭＯＳトランジスタＮ２７のトランジス
タサイズをディレーセル４８の電流制御部のＮＭＯＳト
ランジスタＮ３０のトランジスタサイズの半分より大き
くする事により、最適なα値に設定する事ができる。こ
の結果、本発明の電圧制御発振回路で用いている振幅制
御回路は、電圧制御発振部の出力振幅が低周波動作領域
から高周波動作領域まで略一定となるように制御するこ
とができるとともに、回路規模の簡略化が可能となる。
【００６６】また、図６に示した振幅制御回路の場合に
は、振幅制御電圧Ｖｂｐのフィードバックループの他
に、ＮＭＯＳトランジスタＮ２０，Ｎ２１による小さな
ループができるために、回路的に不安定になりやすい。
よって、図７に示した回路の方が、振幅制御回路のみの
動作の安定度は高い。ただし、図６の振幅制御回路を採
用する際には、回路設計やマスクレイアウト上の寄生素
子等に十分配慮して設計すれば良い。
は、振幅制御電圧Ｖｂｐのフィードバックループの他
に、ＮＭＯＳトランジスタＮ２０，Ｎ２１による小さな
ループができるために、回路的に不安定になりやすい。
よって、図７に示した回路の方が、振幅制御回路のみの
動作の安定度は高い。ただし、図６の振幅制御回路を採
用する際には、回路設計やマスクレイアウト上の寄生素
子等に十分配慮して設計すれば良い。
【００６７】図８は、上記振幅制御回路及び電圧制御発
振部を構成する差動型ディレーセルの他の構成例を示す
回路図である。差動型ディレーセル５９は、ＰＭＯＳト
ランジスタＰ３６，Ｐ３７で構成された振幅制御部と、
差動の発振信号が入力されるＮＭＯＳトランジスタＮ５
１，Ｎ５２で構成されたＶ／Ｉ変換部と、ゲートに発振
周波数制御電圧Ｖｃｎが入力されるＮＭＯＳトランジス
タＮ５３からなる電流制御部と、各々ゲートとドレイン
が接続され、ＰＭＯＳトランジスタＰ３６，Ｐ３７に対
して並列に挿入された負荷ＰＭＯＳトランジスタＰ３
５，Ｐ３８とで構成されている。
振部を構成する差動型ディレーセルの他の構成例を示す
回路図である。差動型ディレーセル５９は、ＰＭＯＳト
ランジスタＰ３６，Ｐ３７で構成された振幅制御部と、
差動の発振信号が入力されるＮＭＯＳトランジスタＮ５
１，Ｎ５２で構成されたＶ／Ｉ変換部と、ゲートに発振
周波数制御電圧Ｖｃｎが入力されるＮＭＯＳトランジス
タＮ５３からなる電流制御部と、各々ゲートとドレイン
が接続され、ＰＭＯＳトランジスタＰ３６，Ｐ３７に対
して並列に挿入された負荷ＰＭＯＳトランジスタＰ３
５，Ｐ３８とで構成されている。
【００６８】一方、振幅制御対象回路は、ＰＭＯＳトラ
ンジスタＰ３４で構成される振幅制御部と、ゲートとド
レインが接続され、ＰＭＯＳトランジスタＰ３４に対し
て並列に挿入された負荷ＰＭＯＳトランジスタＰ３３
と、ゲートに電源電圧ＶＤＤを印加したＮＭＯＳトラン
ジスタＮ４９で構成されるＶ／Ｉ変換部と、差動型ディ
レーセル５９の電流制御部より小さい電流値のトランジ
スタＮ５０で構成される電流制御部とによって構成され
ている。
ンジスタＰ３４で構成される振幅制御部と、ゲートとド
レインが接続され、ＰＭＯＳトランジスタＰ３４に対し
て並列に挿入された負荷ＰＭＯＳトランジスタＰ３３
と、ゲートに電源電圧ＶＤＤを印加したＮＭＯＳトラン
ジスタＮ４９で構成されるＶ／Ｉ変換部と、差動型ディ
レーセル５９の電流制御部より小さい電流値のトランジ
スタＮ５０で構成される電流制御部とによって構成され
ている。
【００６９】ここで振幅制御対象回路５７の振幅制御部
のＰＭＯＳトランジスタＰ３４のトランジスタサイズを
ディレーセル５９の振幅制御部のＰＭＯＳトランジスタ
Ｐ３６（またはＰＭＯＳトランジスタＰ３７）のトラン
ジスタサイズより小さくする事や、振幅制御対象回路５
７の電流制御部のＮＭＯＳトランジスタＮ５０のトラン
ジスタサイズをディレーセル５９の電流制御部のＮＭＯ
ＳトランジスタＮ５３のトランジスタサイズの半分より
大きくする事により、最適なα値に設定する事ができ
る。ゲートとドレインを接続した負荷ＰＭＯＳトランジ
スタＰ３３，Ｐ３５，Ｐ３８は、ディレーセル５９の出
力振幅の下限値を安定に保つ事ができ、ディレーセル５
９の振幅制御部の振幅制御電流と出力振幅の関係の線形
性を高める事ができる特徴を持っている。
のＰＭＯＳトランジスタＰ３４のトランジスタサイズを
ディレーセル５９の振幅制御部のＰＭＯＳトランジスタ
Ｐ３６（またはＰＭＯＳトランジスタＰ３７）のトラン
ジスタサイズより小さくする事や、振幅制御対象回路５
７の電流制御部のＮＭＯＳトランジスタＮ５０のトラン
ジスタサイズをディレーセル５９の電流制御部のＮＭＯ
ＳトランジスタＮ５３のトランジスタサイズの半分より
大きくする事により、最適なα値に設定する事ができ
る。ゲートとドレインを接続した負荷ＰＭＯＳトランジ
スタＰ３３，Ｐ３５，Ｐ３８は、ディレーセル５９の出
力振幅の下限値を安定に保つ事ができ、ディレーセル５
９の振幅制御部の振幅制御電流と出力振幅の関係の線形
性を高める事ができる特徴を持っている。
【００７０】ディレーセル５９の出力振幅の下限値の安
定化は、電源投入時やノイズ等の外乱により電圧制御発
振部が不安定な動作をしている時に、電圧制御発振部が
異常動作状態へ落ち込む事を防ぎ、ＰＬＬの引き込みを
助ける事ができる。また、ディレーセル５９の振幅制御
部の振幅制御電流と出力振幅の関係の線形性は、振幅制
御を行うフィードバック制御の安定性を高める効果が有
り、発振振幅の安定性や電圧制御発振部の発振特性の線
形性を高める効果が有る。
定化は、電源投入時やノイズ等の外乱により電圧制御発
振部が不安定な動作をしている時に、電圧制御発振部が
異常動作状態へ落ち込む事を防ぎ、ＰＬＬの引き込みを
助ける事ができる。また、ディレーセル５９の振幅制御
部の振幅制御電流と出力振幅の関係の線形性は、振幅制
御を行うフィードバック制御の安定性を高める効果が有
り、発振振幅の安定性や電圧制御発振部の発振特性の線
形性を高める効果が有る。
【００７１】図９は、上記振幅制御回路及び電圧制御発
振部を構成するディレーセルの更に他の構成例を示す回
路図である。ディレーセル６２は、ＰＭＯＳトランジス
タＰ４０，Ｐ４１で構成された振幅制御部と、差動の発
振信号が入力されるＮＭＯＳトランジスタＮ５９．Ｎ６
０で構成されたＶ／Ｉ変換部と、各々ＰＭＯＳトランジ
スタＰ４０，４１と並列に接続され、ゲートに発振周波
数制御電圧Ｖｃｎが入力されるトランジスタＮ６１から
なる電流制御部と、ゲートとドレインに電源電圧ＶＤＤ
が印加される負荷ＮＭＯＳトランジスタＮ５７，Ｎ５８
で構成されている。
振部を構成するディレーセルの更に他の構成例を示す回
路図である。ディレーセル６２は、ＰＭＯＳトランジス
タＰ４０，Ｐ４１で構成された振幅制御部と、差動の発
振信号が入力されるＮＭＯＳトランジスタＮ５９．Ｎ６
０で構成されたＶ／Ｉ変換部と、各々ＰＭＯＳトランジ
スタＰ４０，４１と並列に接続され、ゲートに発振周波
数制御電圧Ｖｃｎが入力されるトランジスタＮ６１から
なる電流制御部と、ゲートとドレインに電源電圧ＶＤＤ
が印加される負荷ＮＭＯＳトランジスタＮ５７，Ｎ５８
で構成されている。
【００７２】一方、振幅制御対象回路６０は、差動型デ
ィレーセル６２の半分の回路構成、すなわちＰＭＯＳト
ランジスタＰ３９で構成される振幅制御部と、ＰＭＯＳ
トランジスタＰ３９と並列に接続され、ゲートとドレイ
ンに電源電圧ＶＤＤが印加される負荷ＮＭＯＳトランジ
スタＮ５４と、ゲートに電源電圧ＶＤＤが印加されるＮ
ＭＯＳトランジスタＮ５５で構成されるＶ／Ｉ変換部
と、差動型ディレーセル６２の電流制御部より小さい電
流値のＮＭＯＳトランジスタＮ５６で構成される電流制
御部とで構成されている。
ィレーセル６２の半分の回路構成、すなわちＰＭＯＳト
ランジスタＰ３９で構成される振幅制御部と、ＰＭＯＳ
トランジスタＰ３９と並列に接続され、ゲートとドレイ
ンに電源電圧ＶＤＤが印加される負荷ＮＭＯＳトランジ
スタＮ５４と、ゲートに電源電圧ＶＤＤが印加されるＮ
ＭＯＳトランジスタＮ５５で構成されるＶ／Ｉ変換部
と、差動型ディレーセル６２の電流制御部より小さい電
流値のＮＭＯＳトランジスタＮ５６で構成される電流制
御部とで構成されている。
【００７３】ここで、振幅制御対象回路６０の振幅制御
部のＰＭＯＳトランジスタＰ３９のトランジスタサイズ
を、ディレーセル６２の振幅制御部のＰＭＯＳトランジ
スタＰ４０（またはＰＭＯＳトランジスタＰ４１）のト
ランジスタサイズより小さくする事や、あるいは振幅制
御対象回路６０の電流制御部のＮＭＯＳトランジスタＮ
５６のトランジスタサイズをディレーセル６２の電流制
御部のＮＭＯＳトランジスタＮ６１のトランジスタサイ
ズの半分より大きくする事により、最適なα値に設定す
る事ができる。ゲートとドレインに電源電圧ＶＤＤを印
加している負荷ＮＭＯＳトランジスタＮ５４，Ｎ５７，
Ｎ５８は、ディレーセル６２の出力振幅の下限値を安定
に保つ事ができ、ディレーセル６２の振幅制御部の振幅
制御電流と出力振幅の関係の線形性を高める事ができる
特徴を持っている。
部のＰＭＯＳトランジスタＰ３９のトランジスタサイズ
を、ディレーセル６２の振幅制御部のＰＭＯＳトランジ
スタＰ４０（またはＰＭＯＳトランジスタＰ４１）のト
ランジスタサイズより小さくする事や、あるいは振幅制
御対象回路６０の電流制御部のＮＭＯＳトランジスタＮ
５６のトランジスタサイズをディレーセル６２の電流制
御部のＮＭＯＳトランジスタＮ６１のトランジスタサイ
ズの半分より大きくする事により、最適なα値に設定す
る事ができる。ゲートとドレインに電源電圧ＶＤＤを印
加している負荷ＮＭＯＳトランジスタＮ５４，Ｎ５７，
Ｎ５８は、ディレーセル６２の出力振幅の下限値を安定
に保つ事ができ、ディレーセル６２の振幅制御部の振幅
制御電流と出力振幅の関係の線形性を高める事ができる
特徴を持っている。
【００７４】ディレーセル６２の出力振幅の下限値の安
定化は、電源投入時やノイズ等の外乱により電圧制御発
振部が不安定な動作をしている時に、電圧制御発振部が
異常動作状態へ落ち込む事を防ぎ、ＰＬＬの引き込みを
助ける事ができる。また、ディレーセル６２の振幅制御
部の振幅制御電流と出力振幅の関係の線形性は、振幅制
御を行うフィードバック制御の安定性を高める効果が有
り、発振振幅の安定性や電圧制御発振部の発振特性の線
形性を高める効果が有る。
定化は、電源投入時やノイズ等の外乱により電圧制御発
振部が不安定な動作をしている時に、電圧制御発振部が
異常動作状態へ落ち込む事を防ぎ、ＰＬＬの引き込みを
助ける事ができる。また、ディレーセル６２の振幅制御
部の振幅制御電流と出力振幅の関係の線形性は、振幅制
御を行うフィードバック制御の安定性を高める効果が有
り、発振振幅の安定性や電圧制御発振部の発振特性の線
形性を高める効果が有る。
【００７５】［第３の実施の形態］図１０は、本発明の
第３の実施の形態に係る電圧制御発振回路について説明
するためのもので、出力レベル変換回路の概念図であ
る。本発明の出力レベル変換回路は、小振幅出力低ゲイ
ン入力差動段４９、出力レベル調整回路５０、コモンモ
ードフィードバック増幅段５１、及びＣＭＯＳバッファ
増幅段５２から構成されている。
第３の実施の形態に係る電圧制御発振回路について説明
するためのもので、出力レベル変換回路の概念図であ
る。本発明の出力レベル変換回路は、小振幅出力低ゲイ
ン入力差動段４９、出力レベル調整回路５０、コモンモ
ードフィードバック増幅段５１、及びＣＭＯＳバッファ
増幅段５２から構成されている。
【００７６】差動型のディレーセルで構成された電圧制
御発振部の小振幅で差動の発振信号は、小振幅出力低ゲ
イン入力差動段４９に入力されて、低ゲイン（数倍程
度）ながら増幅される。しかし、出力振幅は回路的に制
限されるために、小振幅出力低ゲイン入力差動段４９の
ゲインは、出力波形のスルーレイト（出力波形の単位時
間当たりの電圧変化量）を向上させる事に寄与し、後段
の増幅段の高速化（遅延時間の短縮）を助けている。小
振幅出力低ゲイン入力差動段４９の差動の出力信号は、
次段の出力レベル調整回路５０へ入力される。
御発振部の小振幅で差動の発振信号は、小振幅出力低ゲ
イン入力差動段４９に入力されて、低ゲイン（数倍程
度）ながら増幅される。しかし、出力振幅は回路的に制
限されるために、小振幅出力低ゲイン入力差動段４９の
ゲインは、出力波形のスルーレイト（出力波形の単位時
間当たりの電圧変化量）を向上させる事に寄与し、後段
の増幅段の高速化（遅延時間の短縮）を助けている。小
振幅出力低ゲイン入力差動段４９の差動の出力信号は、
次段の出力レベル調整回路５０へ入力される。
【００７７】出力レベル調整回路５０は、小振幅出力低
ゲイン入力差動段４９の半分の回路構成の参照回路を構
成し、この参照回路により、プロセスばらつきや電源電
圧等の環境変化に対して、出力レベルが変化しないよう
に制御している。そしてこの出力レベル調整回路５０の
出力信号は、コモンモードフィードバック増幅段５１へ
入力される。コモンモードフィードバック増幅段５１
は、出力レベル調整回路５０の小振幅出力信号をＣＭＯ
Ｓレベルの出力信号にレベルを変換する。
ゲイン入力差動段４９の半分の回路構成の参照回路を構
成し、この参照回路により、プロセスばらつきや電源電
圧等の環境変化に対して、出力レベルが変化しないよう
に制御している。そしてこの出力レベル調整回路５０の
出力信号は、コモンモードフィードバック増幅段５１へ
入力される。コモンモードフィードバック増幅段５１
は、出力レベル調整回路５０の小振幅出力信号をＣＭＯ
Ｓレベルの出力信号にレベルを変換する。
【００７８】コモンモードフィードバック増幅段５１の
出力信号レベルを参照して動作レベルを調整するコモン
モードフィードバック制御回路は、プロセスばらつきや
電源電圧等の環境変化に対して、コモンモードフィード
バック増幅段自体の動作レベルを安定に保ち、出力する
クロック信号のデューティを一定に保ち、出力するクロ
ック信号の出力レベルをＣＭＯＳレベルに安定にレベル
を変換する事ができる。そしてこのコモンモードフィー
ドバック増幅段５１の出力信号は、通常のＣＭＯＳバッ
ファ増幅段５２へ入力される。
出力信号レベルを参照して動作レベルを調整するコモン
モードフィードバック制御回路は、プロセスばらつきや
電源電圧等の環境変化に対して、コモンモードフィード
バック増幅段自体の動作レベルを安定に保ち、出力する
クロック信号のデューティを一定に保ち、出力するクロ
ック信号の出力レベルをＣＭＯＳレベルに安定にレベル
を変換する事ができる。そしてこのコモンモードフィー
ドバック増幅段５１の出力信号は、通常のＣＭＯＳバッ
ファ増幅段５２へ入力される。
【００７９】ＣＭＯＳバッファ増幅段５２は、出力周波
数や出力負荷（出力ファンアウト数）に応じた出力駆動
電流となる様に設定され、コモンモードフィードバック
増幅段５１の出力信号を波形整形して出力する。
数や出力負荷（出力ファンアウト数）に応じた出力駆動
電流となる様に設定され、コモンモードフィードバック
増幅段５１の出力信号を波形整形して出力する。
【００８０】図１１は、上記図１０に示した出力レベル
変換回路の具体的な構成例を示す回路図である。上記小
振幅出力低ゲイン入力差動段４９は、ドレインとゲート
を接続したＰＭＯＳトランジスタＰ２４，Ｐ２５と、ゲ
ートに入力信号Ｖｉ１，Ｖｉ２が入力されるＮＭＯＳト
ランジスタＮ３１，Ｎ３２と、これらのＭＯＳトランジ
スタＮ３１，Ｎ３２の共通ソースに接続されバイアス電
流を制御するＮＭＯＳトランジスタＮ３３から構成され
ている。
変換回路の具体的な構成例を示す回路図である。上記小
振幅出力低ゲイン入力差動段４９は、ドレインとゲート
を接続したＰＭＯＳトランジスタＰ２４，Ｐ２５と、ゲ
ートに入力信号Ｖｉ１，Ｖｉ２が入力されるＮＭＯＳト
ランジスタＮ３１，Ｎ３２と、これらのＭＯＳトランジ
スタＮ３１，Ｎ３２の共通ソースに接続されバイアス電
流を制御するＮＭＯＳトランジスタＮ３３から構成され
ている。
【００８１】上記出力レベル調整回路５０は、小振幅出
力低ゲイン入力差動段４９の半分の回路構成の参照回路
をＰＭＯＳトランジスタＰ２６とＮＭＯＳトランジスタ
Ｎ３８，Ｎ３９で構成している。この参照回路により、
プロセスばらつきや電源電圧等の環境変化に対して、小
振幅出力低ゲイン入力差動段４９の出力レベルが変化し
ないように、この小振幅出力低ゲイン入力差動段４９の
出力に接続されたＮＭＯＳトランジスタＮ３４，Ｎ３５
のゲートに参照回路の出力電圧を入力して制御してい
る。ＮＭＯＳトランジスタＮ３６，Ｎ３７は、上記ＭＯ
ＳトランジスタＮ３１，Ｎ３２に入力される入力信号Ｖ
ｉ１，Ｖｉ２のコモンモードのレベル変動に対して小振
幅出力低ゲイン入力差動段４９の出力レベルが変化しな
いようにフィードバック制御をしている。
力低ゲイン入力差動段４９の半分の回路構成の参照回路
をＰＭＯＳトランジスタＰ２６とＮＭＯＳトランジスタ
Ｎ３８，Ｎ３９で構成している。この参照回路により、
プロセスばらつきや電源電圧等の環境変化に対して、小
振幅出力低ゲイン入力差動段４９の出力レベルが変化し
ないように、この小振幅出力低ゲイン入力差動段４９の
出力に接続されたＮＭＯＳトランジスタＮ３４，Ｎ３５
のゲートに参照回路の出力電圧を入力して制御してい
る。ＮＭＯＳトランジスタＮ３６，Ｎ３７は、上記ＭＯ
ＳトランジスタＮ３１，Ｎ３２に入力される入力信号Ｖ
ｉ１，Ｖｉ２のコモンモードのレベル変動に対して小振
幅出力低ゲイン入力差動段４９の出力レベルが変化しな
いようにフィードバック制御をしている。
【００８２】コモンモードフィードバック増幅段５１に
は、出力レベル調整回路５０でレベルを調整された小振
幅出力低ゲイン入力差動段４９の出力信号が入力され、
小振幅の入力信号を増幅してＣＭＯＳレベルの出力信号
を出力している。この出力レベル調整回路５０は、ＮＭ
ＯＳトランジスタＮ４０，Ｎ４１を負荷回路とし、この
負荷回路を入力用のＰＭＯＳトランジスタＰ２９，Ｐ３
０のドレインにそれぞれ接続して、差動型の増幅回路を
構成している。ＰＭＯＳトランジスタＰ２７，Ｐ２８
は、ＭＯＳトランジスタＰ２９とＰ３０に入力される入
力信号のコモンモードのレベル変動に対して出力レベル
が変化しないようにフィードバック制御をしている。
は、出力レベル調整回路５０でレベルを調整された小振
幅出力低ゲイン入力差動段４９の出力信号が入力され、
小振幅の入力信号を増幅してＣＭＯＳレベルの出力信号
を出力している。この出力レベル調整回路５０は、ＮＭ
ＯＳトランジスタＮ４０，Ｎ４１を負荷回路とし、この
負荷回路を入力用のＰＭＯＳトランジスタＰ２９，Ｐ３
０のドレインにそれぞれ接続して、差動型の増幅回路を
構成している。ＰＭＯＳトランジスタＰ２７，Ｐ２８
は、ＭＯＳトランジスタＰ２９とＰ３０に入力される入
力信号のコモンモードのレベル変動に対して出力レベル
が変化しないようにフィードバック制御をしている。
【００８３】ＣＭＯＳバッファ増幅段５２は、ＰＭＯＳ
トランジスタＰ３１とＮＭＯＳトランジスタＮ４２とか
らなるＣＭＯＳインバータ回路と、ＰＭＯＳトランジス
タＰ３２とＮＭＯＳトランジスタＮ４３とからなる通常
のＣＭＯＳインバータ回路で構成されている。上記ＰＭ
ＯＳトランジスタＰ３２とＮＭＯＳトランジスタＮ４３
のトランジスタサイズは、出力周波数や出力負荷（出力
ファンアウト数）に応じた出力駆動電流となる様に設定
される。また、初段の小振幅出力低ゲイン入力差動段４
９は、ゲインが低いために入力振幅が小さい場合には、
複数段を直列に接続して、トータルのゲインを上げるよ
うな使用方法が取られる。
トランジスタＰ３１とＮＭＯＳトランジスタＮ４２とか
らなるＣＭＯＳインバータ回路と、ＰＭＯＳトランジス
タＰ３２とＮＭＯＳトランジスタＮ４３とからなる通常
のＣＭＯＳインバータ回路で構成されている。上記ＰＭ
ＯＳトランジスタＰ３２とＮＭＯＳトランジスタＮ４３
のトランジスタサイズは、出力周波数や出力負荷（出力
ファンアウト数）に応じた出力駆動電流となる様に設定
される。また、初段の小振幅出力低ゲイン入力差動段４
９は、ゲインが低いために入力振幅が小さい場合には、
複数段を直列に接続して、トータルのゲインを上げるよ
うな使用方法が取られる。
【００８４】図１２は、上記小振幅出力低ゲイン入力差
動段４９の他の構成例を示している。この回路は、ドレ
インとゲートを電源電圧ＶＤＤに接続したＮＭＯＳトラ
ンジスタＮ４４，Ｎ４５と、ゲートに入力信号Ｖｉ１，
Ｖｉ２が入力されるＮＭＯＳトランジスタＮ４６，Ｎ４
７と、これらＮＭＯＳトランジスタＮ４６，Ｎ４７の共
通ソースに接続され、バイアス電流を制御するＮＭＯＳ
トランジスタＮ４８から構成されている。また、出力レ
ベル調整回路５０で用いられる参照回路は、小振幅出力
低ゲイン入力差動段４９の半分の回路構成で構成し、プ
ロセスばらつきや電源電圧等の環境変化に対して、出力
レベルが変化しないように制御している。
動段４９の他の構成例を示している。この回路は、ドレ
インとゲートを電源電圧ＶＤＤに接続したＮＭＯＳトラ
ンジスタＮ４４，Ｎ４５と、ゲートに入力信号Ｖｉ１，
Ｖｉ２が入力されるＮＭＯＳトランジスタＮ４６，Ｎ４
７と、これらＮＭＯＳトランジスタＮ４６，Ｎ４７の共
通ソースに接続され、バイアス電流を制御するＮＭＯＳ
トランジスタＮ４８から構成されている。また、出力レ
ベル調整回路５０で用いられる参照回路は、小振幅出力
低ゲイン入力差動段４９の半分の回路構成で構成し、プ
ロセスばらつきや電源電圧等の環境変化に対して、出力
レベルが変化しないように制御している。
【００８５】本発明の上述した各実施の形態におけるレ
ベル変換回路、振幅制御回路及び出力レベル変換回路は
それぞれ、各々の回路技術を単独で用いる事も可能で有
るが、複数の回路技術を選択的に組み合わせて用いる事
も可能である。
ベル変換回路、振幅制御回路及び出力レベル変換回路は
それぞれ、各々の回路技術を単独で用いる事も可能で有
るが、複数の回路技術を選択的に組み合わせて用いる事
も可能である。
【００８６】また、以上に説明した本発明の回路構成
は、電源電圧ＶＤＤを動作基準に動作する様になってい
る。これに対し、ＭＯＳトランジスタの極性を代え、Ｐ
チャネル型とＮチャネル型を入れ換えた回路構成とする
と、接地電圧ＶＳＳを動作基準に動作するようになり、
同様の効果を得る事が可能となる。
は、電源電圧ＶＤＤを動作基準に動作する様になってい
る。これに対し、ＭＯＳトランジスタの極性を代え、Ｐ
チャネル型とＮチャネル型を入れ換えた回路構成とする
と、接地電圧ＶＳＳを動作基準に動作するようになり、
同様の効果を得る事が可能となる。
【００８７】
【発明の効果】以上説明したように、本発明の電圧制御
発振回路で用いたレベル変換回路では、変換回路内部に
制御電流の最大値Ｉｍａｘと最小値Ｉｍｉｎを制限する
リミッターを持っており、このリミッターにより電圧制
御発振部の発振動作が正常に動作する領域のみを使用可
能とする事により、電圧制御発振回路が出力するクロッ
ク信号のデューティや周波数の安定性を向上させる事が
可能となる。
発振回路で用いたレベル変換回路では、変換回路内部に
制御電流の最大値Ｉｍａｘと最小値Ｉｍｉｎを制限する
リミッターを持っており、このリミッターにより電圧制
御発振部の発振動作が正常に動作する領域のみを使用可
能とする事により、電圧制御発振回路が出力するクロッ
ク信号のデューティや周波数の安定性を向上させる事が
可能となる。
【００８８】また、本発明の電圧制御発振回路で用いた
振幅制御回路では、電圧制御発振部の発振振幅を低周波
動作領域では基準電圧Ｖｒｅｆとなるように制御をし、
高周波動作領域においては（ＶＤＤ−Ｖｒｅｆ＋α）と
なるように制御する。この事により電圧制御発振部の発
振振幅が、高周波動作領域において小さくなる事を避
け、電圧制御発振部の低周波動作領域から高周波動作領
域まで略一定で、発振振幅の動作周波数依存性をなくす
事が可能となる。
振幅制御回路では、電圧制御発振部の発振振幅を低周波
動作領域では基準電圧Ｖｒｅｆとなるように制御をし、
高周波動作領域においては（ＶＤＤ−Ｖｒｅｆ＋α）と
なるように制御する。この事により電圧制御発振部の発
振振幅が、高周波動作領域において小さくなる事を避
け、電圧制御発振部の低周波動作領域から高周波動作領
域まで略一定で、発振振幅の動作周波数依存性をなくす
事が可能となる。
【００８９】さらに、本発明の電圧制御発振回路で用い
た出力レベル変換回路では、電圧制御発振部の出力振幅
や出力振幅の中心電圧が変動した場合でも、その出力レ
ベル変換回路の出力波形の振幅やデューティがそれらの
変動に影響されずに安定動作する事ができる。
た出力レベル変換回路では、電圧制御発振部の出力振幅
や出力振幅の中心電圧が変動した場合でも、その出力レ
ベル変換回路の出力波形の振幅やデューティがそれらの
変動に影響されずに安定動作する事ができる。
【００９０】従って、上記レベル変換回路、振幅制御回
路及び出力レベル変換回路を必要に応じて選択的に用い
ることにより、電圧制御発振部の発振周波数が高くなっ
ても、電圧制御発振部の出力振幅がほぼ一定となる様に
制御する事ができ、低周波領域から高周波領域まで安定
して精度の良い発振周波数のクロック信号を出力できる
電圧制御発振回路が得られる。
路及び出力レベル変換回路を必要に応じて選択的に用い
ることにより、電圧制御発振部の発振周波数が高くなっ
ても、電圧制御発振部の出力振幅がほぼ一定となる様に
制御する事ができ、低周波領域から高周波領域まで安定
して精度の良い発振周波数のクロック信号を出力できる
電圧制御発振回路が得られる。
【００９１】また、発振周波数の可変範囲を広くでき、
多様な応用システムに対応可能な電圧制御発振回路が得
られる。
多様な応用システムに対応可能な電圧制御発振回路が得
られる。
【図１】本発明の第１の実施の形態に係る電圧制御発振
回路について説明するためのもので、電圧制御発振回路
で用いられるレベル変換回路の概念図。
回路について説明するためのもので、電圧制御発振回路
で用いられるレベル変換回路の概念図。
【図２】図１に示したレベル変換回路の具体的な構成例
を示す回路図。
を示す回路図。
【図３】本発明の第２の実施の形態に係る電圧制御発振
回路について説明するためのもので、振幅制御回路及び
電圧制御発振部を構成するディレーセルの構成例を示す
概念図。
回路について説明するためのもので、振幅制御回路及び
電圧制御発振部を構成するディレーセルの構成例を示す
概念図。
【図４】振幅制御回路の動作特性について説明するため
のもので、（ａ）図は従来の振幅制御回路の動作特性
図、（ｂ）図は本発明の電圧制御発振回路で用いた振幅
制御回路の動作特性図。
のもので、（ａ）図は従来の振幅制御回路の動作特性
図、（ｂ）図は本発明の電圧制御発振回路で用いた振幅
制御回路の動作特性図。
【図５】本発明の第２の実施の形態に係る電圧制御発振
回路について説明するためのもので、振幅制御回路及び
電圧制御発振部を構成するディレーセルの他の構成例を
示す概念図。
回路について説明するためのもので、振幅制御回路及び
電圧制御発振部を構成するディレーセルの他の構成例を
示す概念図。
【図６】図３に示した振幅制御回路及び電圧制御発振部
を構成するディレーセルの具体的な構成例を示す回路
図。
を構成するディレーセルの具体的な構成例を示す回路
図。
【図７】図５に示した振幅制御回路及び電圧制御発振部
を構成するディレーセルの具体的な構成例を示す回路
図。
を構成するディレーセルの具体的な構成例を示す回路
図。
【図８】振幅制御回路及び電圧制御発振部を構成するデ
ィレーセルの他の具体的な構成例を示す回路図。
ィレーセルの他の具体的な構成例を示す回路図。
【図９】振幅制御回路及び電圧制御発振部を構成するデ
ィレーセルの更に他の具体的な構成例を示す回路図。
ィレーセルの更に他の具体的な構成例を示す回路図。
【図１０】本発明の第３の実施の形態に係る電圧制御発
振回路について説明するためのもので、出力レベル変換
回路の概念図。
振回路について説明するためのもので、出力レベル変換
回路の概念図。
【図１１】図１０に示した出力レベル変換回路の具体的
な構成例を示す回路図。
な構成例を示す回路図。
【図１２】図１０に示した出力レベル変換回路を構成し
ている小振幅出力低ゲイン入力差動段の他の構成例を示
す回路図。
ている小振幅出力低ゲイン入力差動段の他の構成例を示
す回路図。
【図１３】差動型のディレーセルを複数個用いた従来の
基本的な電圧制御発振回路を示す回路図。
基本的な電圧制御発振回路を示す回路図。
【図１４】図１３に示した回路におけるレベル変換回路
の構成例を示す回路図。
の構成例を示す回路図。
【図１５】図１３に示した回路における振幅制御回路の
構成例を示す回路図。
構成例を示す回路図。
【図１６】図１３に示した回路における出力レベル変換
回路の構成例を示す回路図。
回路の構成例を示す回路図。
【図１７】出力振幅が基準電圧と電源電圧の間に制御さ
れている小振幅差動型のディレーセルで構成された電圧
制御発振部の発振動作波形を示す波形図。
れている小振幅差動型のディレーセルで構成された電圧
制御発振部の発振動作波形を示す波形図。
【図１８】電圧制御発振部の発振動作について説明する
ためのもので、（ａ）図は発振周波数が低い場合の波形
図、（ｂ）図は発振周波数が高い場合の波形図。
ためのもので、（ａ）図は発振周波数が低い場合の波形
図、（ｂ）図は発振周波数が高い場合の波形図。
１…レベル変換回路及び振幅制御回路、 １Ａ…レベル変換回路、 １Ｂ…振幅制御回路、 ２〜６，２３，４５，４８，５９，６２…差動型のディ
レーセル、 ７…出力レベル変換回路、 ８，２１，３３…基準電圧生成回路、 ９，２２，３４，４４，４７，５８，６１…演算増幅回
路、 １０…Ｖ／Ｉ変換部、 １１…Ｉｍａｘリミッター、 １２…Ｉ／Ｖ変換部、 １３…定電流源、 １４…Ｉｍｉｎリミッター、 ２０，３２，４３，４６，５７，６０，１０１…振幅制
御対象回路、 ２４，２８，４１…振幅制御部、 ２５，２６，２９，３０，３６…Ｖ／Ｉ変換部、 ２７，３１，３７…ディレーセルを構成している電流制
御部、 ４９…小振幅低ゲイン入力差動段、 ５０…出力レベル調整回路、 ５１…コモンモードフィードバック増幅段、 ５２…ＣＭＯＳバッファ増幅段、 １００…電圧制御発振部、 Ｐ１〜Ｐ４１…ＰＭＯＳトランジスタ、 Ｎ１〜Ｎ６１…ＮＭＯＳトランジスタ、 Ｒ１，Ｒ２…抵抗素子。
レーセル、 ７…出力レベル変換回路、 ８，２１，３３…基準電圧生成回路、 ９，２２，３４，４４，４７，５８，６１…演算増幅回
路、 １０…Ｖ／Ｉ変換部、 １１…Ｉｍａｘリミッター、 １２…Ｉ／Ｖ変換部、 １３…定電流源、 １４…Ｉｍｉｎリミッター、 ２０，３２，４３，４６，５７，６０，１０１…振幅制
御対象回路、 ２４，２８，４１…振幅制御部、 ２５，２６，２９，３０，３６…Ｖ／Ｉ変換部、 ２７，３１，３７…ディレーセルを構成している電流制
御部、 ４９…小振幅低ゲイン入力差動段、 ５０…出力レベル調整回路、 ５１…コモンモードフィードバック増幅段、 ５２…ＣＭＯＳバッファ増幅段、 １００…電圧制御発振部、 Ｐ１〜Ｐ４１…ＰＭＯＳトランジスタ、 Ｎ１〜Ｎ６１…ＮＭＯＳトランジスタ、 Ｒ１，Ｒ２…抵抗素子。
フロントページの続き Ｆターム(参考） 5J043 AA22 AA25 AA26 AA27 BB01 DD02 DD10 DD15 5J081 AA01 CC10 DD04 DD11 EE01 EE19 FF08 FF09 FF11 FF18 GG04 KK03 KK22 LL05 MM01 MM03
Claims (7)
- 【請求項１】 入力された制御電圧を電圧制御発振部を
制御する制御電流に変換するＶ／Ｉ変換部と、この変換
した電流に対して制御電流の最大値を制限する第１のリ
ミッターと、前記制御電流の最小値を制限する第２のリ
ミッターと、前記第１，第２のリミッターの基準となる
電流を生成する定電流源とを具備するレベル変換回路を
用いることを特徴とする電圧制御発振回路。 - 【請求項２】 電圧制御発振部と、この電圧制御発振部
から出力される信号の振幅を制御する振幅制御回路とを
備える電圧制御発振回路において、 前記電圧制御発振部は、第１の振幅制御手段と、入力端
子に差動の信号が入力される第１のＶ／Ｉ変換手段と、
前記第１のＶ／Ｉ変換手段の出力電流が共通に供給され
る第１の電流制御手段とを有する差動型ディレーセルが
複数個リング状に接続されて構成され、 前記振幅制御回路は、 第２の振幅制御手段と、入力端子に電源電圧が印加さ
れ、前記第２の振幅制御手段の出力で制御される第２の
Ｖ／Ｉ変換手段と、前記第２のＶ／Ｉ変換手段の出力電
流が供給される第２の電流制御手段とを有する振幅制御
対象回路と、 振幅制御の基準となる基準電圧を生成して出力する基準
電圧生成回路と、 基準電圧生成回路から出力される基準電圧と前記振幅制
御対象回路の出力電圧が入力され、両者の電位差が無く
なるように前記差動型ディレーセルの第１の振幅制御手
段と前記振幅制御対象回路の第２の振幅制御手段を制御
する制御電圧を出力する演算増幅回路とを具備し、 前記演算増幅回路から出力される制御電圧によって、Ａ
Ｃ動作している差動型ディレーセルの発振振幅の下限値
と、ＤＣ動作している振幅制御対象回路の出力電圧との
誤差を補正することを特徴とする電圧制御発振回路。 - 【請求項３】 電圧制御発振部と、この電圧制御発振部
から出力される信号の振幅を制御する振幅制御回路とを
備える電圧制御発振回路において、 前記電圧制御発振部は、第１の振幅制御部と各々の入力
端子に差動の信号が入力される第１，第２のＶ／Ｉ変換
部と、前記第１，第２のＶ／Ｉ変換部の出力電流が共通
に供給される第１の電流制御部とを有する差動型ディレ
ーセルが複数個リング状に接続されて構成され、 前記振幅制御回路は、 第２の振幅制御部と、入力端子に電源電圧が印加され、
前記第２の振幅制御部の出力で制御される第３のＶ／Ｉ
変換部と、前記第３のＶ／Ｉ変換部の出力電圧が入力端
子に供給され、前記第２の振幅制御部の出力で制御され
る第４のＶ／Ｉ変換部と、前記第３，第４のＶ／Ｉ変換
部の出力電流が共通に供給され、前記第１の電流制御部
と同等の電流値の第２の電流制御部とを有する振幅制御
対象回路と、 振幅制御の基準となる基準電圧を生成して出力する基準
電圧生成回路と、 基準電圧生成回路から出力される基準電圧と前記振幅制
御対象回路の出力電圧が入力され、両者の電位差が無く
なるように前記差動型ディレーセルの第１の振幅制御部
と前記振幅制御対象回路の第２の振幅制御部を制御する
制御電圧を出力する演算増幅回路とを具備し、 前記演算増幅回路から出力される同一の制御電圧に対し
て前記電圧制御発振部を構成している差動型ディレーセ
ルの第１の振幅制御部のトランスコンダクタンスより、
前記振幅制御対象回路の第２の振幅制御部のトランスコ
ンダクタンスの方が大きいことを特徴とする電圧制御発
振回路。 - 【請求項４】 差動型ディレーセルが複数個リング状に
接続されて構成された電圧制御発振部と、この電圧制御
発振部から出力される信号の振幅を制御する振幅制御回
路とを備える電圧制御発振回路において、 前記振幅制御回路は、 振幅制御対象回路と、 振幅制御の基準となる基準電圧を生成して出力する基準
電圧生成回路と、 基準電圧生成回路から出力される基準電圧と前記振幅制
御対象回路の出力電圧が入力され、両者の電位差が無く
なるように前記差動型ディレーセルの振幅制御部と前記
振幅制御対象回路の振幅制御部を制御する制御電圧を出
力する演算増幅回路とを具備し、 前記差動型ディレーセルは、 第１の振幅制御部及び第１の電流制御部を有するととも
に、これら第１の振幅制御部と第１の電流制御部の間
に、各々の入力端子に差動の信号が入力される第１，第
２のＶ／Ｉ変換部の対が接続されてなり、かつ、 前記振幅制御対象回路は、 第２の振幅制御部及び第２の電流制御部を有するととも
に、これら第２の振幅制御部と第２の電流制御部の間
に、入力端子に電源電圧が入力される単一の第３のＶ／
Ｉ変換部が接続されてなることを特徴とする電圧制御発
振回路。 - 【請求項５】 電圧制御発振部と、この電圧制御発振部
から出力される信号の振幅を制御する振幅制御回路とを
備える電圧制御発振回路において、 前記電圧制御発振部は、第１の振幅制御部と、各々の入
力端子に差動の信号が入力される第１，第２のＶ／Ｉ変
換部と、前記第１，第２のＶ／Ｉ変換部の出力電流が共
通に供給される第１の電流制御部とを有する差動型ディ
レーセルが複数個リング状に接続されて構成され、 前記振幅制御回路は、 第２の振幅制御部と、入力端子に電源電圧が印加され、
前記第２の振幅制御部の出力で制御される第３のＶ／Ｉ
変換部と、前記第３のＶ／Ｉ変換部の出力電流が供給さ
れ、前記第１の電流制御部の電流値より低く且つ１／２
より大きい電流値の第２の電流制御部とを有する振幅制
御対象回路と、 振幅制御の基準となる基準電圧を生成して出力する基準
電圧生成回路と、 基準電圧生成回路から出力される基準電圧と前記振幅制
御対象回路の出力電圧が入力され、両者の電位差が無く
なるように前記差動型ディレーセルの第１の振幅制御部
と前記振幅制御対象回路の第２の振幅制御部を制御する
制御電圧を出力する演算増幅回路とを具備し、 前記演算増幅回路から出力される同一の制御電圧に対し
て前記電圧制御発振部を構成している差動型ディレーセ
ルの第１の振幅制御部のトランスコンダクタンスが、前
記振幅制御対象回路の第２の振幅制御部のトランスコン
ダクタンスと実質的に等しいことを特徴とする電圧制御
発振回路。 - 【請求項６】 電圧制御発振部と、この電圧制御発振部
から出力される信号の振幅を制御する振幅制御回路とを
備える電圧制御発振回路において、 前記電圧制御発振部は、第１の振幅制御部と、各々の入
力端子に差動の信号が入力される第１，第２のＶ／Ｉ変
換部と、前記第１，第２のＶ／Ｉ変換部の出力電流が共
通に供給される第１の電流制御部とを有する差動型ディ
レーセルが複数個リング状に接続されて構成され、 前記振幅制御回路は、 第２の振幅制御部と、入力端子に電源電圧が印加され、
前記第２の振幅制御部の出力で制御される第３のＶ／Ｉ
変換部と、前記第３のＶ／Ｉ変換部の出力電流が供給さ
れ、前記第１の電流制御部の電流値の実質的に１／２の
電流値の第２の電流制御部とを有する振幅制御対象回路
と、 振幅制御の基準となる基準電圧を生成して出力する基準
電圧生成回路と、 基準電圧生成回路から出力される基準電圧と前記振幅制
御対象回路の出力電圧が入力され、両者の電位差が無く
なるように前記差動型ディレーセルの第１の振幅制御部
と前記振幅制御対象回路の第２の振幅制御部を制御する
制御電圧を出力する演算増幅回路とを具備し、 前記演算増幅回路から出力される同一の制御電圧に対し
て前記電圧制御発振部を構成している差動型ディレーセ
ルの第１の振幅制御部のトランスコンダクタンスより、
前記振幅制御対象回路の第２の振幅制御部のトランスコ
ンダクタンスの方が小さいことを特徴とする電圧制御発
振回路。 - 【請求項７】 差動型ディレーセルで構成された電圧制
御発振部の小振幅出力信号を入力して増幅する小振幅出
力低ゲイン入力差動段と、この小振幅出力低ゲイン入力
差動段の出力のＤＣレベルを調整する出力レベル調整回
路と、この出力レベルを調整された小振幅出力低ゲイン
入力差動段の出力を入力してＣＭＯＳレベルの出力へ増
幅するコモンモードフィードバック増幅段と、このコモ
ンモードフィードバック増幅段の出力が入力されて波形
整形した出力信号を出力するＣＭＯＳバッファ増幅段と
を具備する出力レベル変換回路を用いることを特徴とす
る電圧制御発振回路。
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