CN101102110B - 用于高速压控振荡器的差分电路延迟单元 - Google Patents

Abstract

本发明公开了一种用于高速压控振荡器的差分电路延迟单元，其中第一NMOS管(M1)和第二NMOS管(M2)组成差分对管，其栅极分别接差分输入IN+和IN-，交叉耦合的MOS管(M3)和(M4)漏极分别接差分输出OUT-和OUT+，栅极分别接差分输出OUT+和OUT-，用来进行延迟控制的第三PMOS管(M5)和第四PMOS管(M6)接在差分输出节点OUT-、OUT+和电源电压VDD之间，控制电压(Vcont)连接第三PMOS管(M5)和第四PMOS管(M6)的栅极，第三PMOS管(M5)和连接成二极管的第五PMOS管(M7)并联组成复合负载，第四PMOS管(M6)和连接成二极管的第六PMOS管(M8)并联组成复合负载，第五PMOS管(M7)和第六PMOS管(M8)恒导通。本发明是一种结构简单、具有更好的工艺移植性能、其负载具有更好线性度的用于高速压控振荡器的差分电路延迟单元。

Description

用于高速压控振荡器的差分电路延迟单元 

技术领域

本发明主要涉及到锁相环及时钟数据恢复电路中的压控振荡器设计领域，特指一种用于高速压控振荡器的差分电路延迟单元。 

背景技术

压控振荡器(Voltage-Controlled-Oscillator，VCO)是锁相环及时钟数据恢复电路中的关键模块之一。在集成电路中，使用最多的振荡器结构为RC环行振荡器和LC调谐振荡器。LC调谐振荡器的抖动性能很好，但是由于片上集成电感的难度很大，需要工艺的支持；而环行振荡器由于结构简单，易于集成，所以广泛应用于频率综合器、时钟发生器和数据时钟恢复电路中。 

环行振荡器的结构也分单端和差分两种结构，分别如图1和图2所示。环行振荡器的反相次数必须是奇数，这样电路才不会锁定，所以单端环行振荡器的级数必须为奇数。而差分结构的环行振荡器的级数可以是偶数。当差分结构的环行振荡器的级数为偶数时，只需要保证其中结成反相的级数为奇数即可。 

差分电路延迟单元因为其内在的差分结构，使其具有较好的抗噪声能力。但是每级差分放大器只能产生不超过90°的相移，因此三级及以上差分延迟环可以产生振荡。随着级数的增加，面积和功耗会相应增加。同时，级数越多，环路的抗噪声能力越弱。因此，三到五级的延迟环可以达到较高的性能。本发明中的环形振荡器采用四级延迟环实现，结构如图2所示。该结构的VCO能产生多相等间隔时钟。 

用于VCO的传统的基本差分延迟单元如图3所示，其结构是一个带对称负载的差分反相器，M1管和M2管为两个对称的差分输入管，为了平衡功耗，M1和M2管的尺寸完全相同。它们的栅极分别接输入IN+和IN-。而IN+和IN-分别接前一级差分单元的输出OUT-和OUT+，这样形成环形结构。该结构的差分延迟单元有一个尾电流源，由M7管组成，其栅极接一个偏置电压Vb。为了保证差分对管M1和M2是完全可切换的，我们必须保证尾电流管M7始终工作在饱和状态，即Vb-Vp<V_TH。V_TH为M7管的阈值电压。因此，必须为尾电流源提供一个精确的偏置电压Vb。此外，随着工艺的进步，电源电压不断降低，在0.13μm工艺下，电源电压只有1.2V，尾电流源消耗的电压裕度使得整个电路的性能下降非常明显。

为了改进传统差分延迟单元的缺点，同时降低其干扰噪声，人们开始采用不带尾电流源的差分延迟单元，如图4所示。为了得到具有低抖动特性的VCO输出，VCO的延迟单元应具有低敏感度和高抗噪声的能力。同时为了提高VCO的线性度，应使其负载管具有较好的I-V特性曲线。而如图4所示的延迟单元使用MOS管M3和M4作负载管，一方面对控制电压的敏感度太高；另一方面，其I-V特性曲线也不能满足要求。由于MOS管固有的非线性效应，使得图4所示结构的振荡单元的I-V曲线也呈现出非线性特性，我们总是希望电流能够随电压的变化呈线性变化，从而使得频率随电压变化也呈线性变化，但单一MOS管的伏安特性曲线在很大范围内都不是线性的。那么，这种结构级连起来所构成的振荡器线性度必然很差。 

发明内容

本发明要解决的问题就在于：针对现有技术存在的技术问题，本发明提供一种结构简单、具有更好的工艺移植性能、其负载具有更好线性度的用于高速压控振荡器的差分电路延迟单元。 

为解决上述技术问题，本发明提出的解决方案为：一种用于高速压控振荡器的差分电路延迟单元，其特征在于：它包括第一NMOS管M1、第二NMOS管M2、第一PMOS管M3、第二PMOS管M4、第三PMOS管M5、第四PMOS管M6、第五PMOS管M7和第六PMOS管M8，第一NMOS管M1和第二NMOS管M2组成差分对管，其栅极分别接差分输入IN+和IN-，源极接地，漏极分别接差分输出OUT-和OUT+；交叉耦合的第一PMOS管M3和第二PMOS管M4漏极分别接差分输出OUT-和OUT+，源极接电源，栅极分别接差分输出OUT+和OUT-，用来进行延迟控制第三PMOS管M5和第四PMOS管M6漏极接在差分输出节点OUT-、OUT+，源极接电源电压VDD，电压Vcont连接第三PMOS管M5和第四PMOS管M6的栅极；二极管连接的负载第五PMOS管M7和第六PMOS管M8的源极接电源，栅漏短接后与分别与输出OUT-和OUT+相连；第三PMOS管M5和连接成二极管的第五PMOS管M7并联组成复合负载，第四PMOS管M6和连接成二极管的第六PMOS管M8并联组成复合负载，第五PMOS管M7和第六PMOS管M8恒导通。 

与现有技术相比，本发明的优点就在于： 

1、节省了外围电路的开销。与传统的差分级相比，本发明由于没有尾电流源，从而不需要保证电流源稳定工作的偏置电压产生电路。 

2、具有更好的工艺移植性能。与传统电路相比，本发明减少了从电源到地的MOS管层叠级数，从而减少了对电压裕度的消耗，更有利于在低电源电压下实现。 

3、负载具有更好的线性度。与单MOS管组成的负载相比，本发明具有更好的I-V特性曲线，能改进VCO的线性性能。 

附图说明

图1是单端环行振荡器结构示意图； 

图2是差分环行振荡器结构示意图； 

图3是传统的差分延迟单元； 

图4是传统不带尾电流源的差分延迟单元； 

图5是本发明差分延迟单元的结构示意图。 

具体实施方式

以下将结合附图和具体实施例对本发明做进一步详细说明。 

如图5所示，本发明用于高速压控振荡器的差分电路延迟单元，它包括第一NMOS管M1、第二NMOS管M2、第一PMOS管M3、第二PMOS管M4、第三PMOS管M5、第四PMOS管M6、第五PMOS管M7和第六PMOS管M8，该结构没有尾电流源。其中，第一NMOS管M1和第二NMOS管M2组成差分对管，其栅极分别接差分输入IN+和IN-，交叉耦合的MOS管M3和M4漏极分别接差分输出OUT-和OUT+，栅极分别接差分输出OUT+和OUT-，确保在没有尾电流源的情况下延迟单元能实现差分切换操作。用来进行延迟控制第三PMOS管M5和第四PMOS管M6接在差分输出节点OUT-、OUT+和电源电压VDD之间，电压Vcont连接第三PMOS管M5和第四PMOS管M6的栅极。当Vcont变化时，M5和M6管的栅压发生变化，导致M5和M6这两个晶体管的电阻发生变化，流过这两个晶体管的电流也发生改变，使得每个延迟单元的延迟发生相应的变化，那么整个振荡器的振荡周期将发生改变，从而实现控制VCO的振荡频率。设每个差分延迟单元的延迟为Td，本发明中振荡器的级数为4级，所以振荡器的振荡频率为f＝1/(2*4*Td)，很显然，只有通过改变单个延迟单元的延迟才能改变振荡器的振荡频率。第三PMOS管M5和连接成二极管的第五PMOS管M7并联组成复合负载，第五PMOS管M7恒导通，这里起到一个并联电阻的作用，用来调节振荡器的频率变化范围。通过适当调节M5和M7晶体管参数，该复合负载的I-V特性曲线关于控制电压的摆幅呈线性关系。根据对称性，第四PMOS管M6和连接成二极管的第六PMOS管M8并联组成复合负载，第六PMOS管M8恒导通，其复合负载的I-V特性曲线关于控制电压也呈线性关系。如果单个差分延迟单元的频率与控制电压Vcont呈线性关系，那么，级联成的振荡器的振荡频率就可以随Vcont的变化呈线性关系。

Claims (1)

1.一种用于高速压控振荡器的差分电路延迟单元，其特征在于：它包括第一NMOS管(M1)、第二NMOS管(M2)、第一PMOS管(M3)、第二PMOS管(M4)、第三PMOS管(M5)、第四PMOS管(M6)、第五PMOS管(M7)和第六PMOS管(M8)，第一NMOS管(M1)和第二NMOS管(M2)组成差分对管，其栅极分别接差分输入IN+和IN-，源极接地，漏极分别接差分输出OUT-和OUT+；交叉耦合的第一PMOS管(M3)和第二PMOS管(M4)漏极分别接差分输出OUT-和OUT+，源极接电源，栅极分别接差分输出OUT+和OUT-；用来进行延迟控制的第三PMOS管(M5)和第四PMOS管(M6)漏极接在差分输出节点OUT-、OUT+，源极接电源电压，控制电压(Vcont)连接第三PMOS管(M5)和第四PMOS管(M6)的栅极；二极管连接的负载第五PMOS管(M7)和第六PMOS管(M8)的源极接电源，栅漏短接后与分别与输出OUT-和OUT+相连；第三PMOS管(M5)和连接成二极管的第五PMOS管(M7)并联组成复合负载，第四PMOS管(M6)和连接成二极管的第六PMOS管(M8)并联组成复合负载，第五PMOS管(M7)和第六PMOS管(M8)恒导通。

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