CN105810239A - 延迟电路以及采用该延迟电路的ddr系统 - Google Patents

延迟电路以及采用该延迟电路的ddr系统 Download PDF

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Abstract

本发明提供一种延迟电路以及采用该延迟电路的DDR系统，延迟电路包括：数字延迟模块，其用于对一输入时钟信号进行延迟处理，并输出延迟后的时钟信号；插值电路包括双相位信号产生单元和相位插值单元，双相位信号产生单元基于数字延迟模块输出的时钟信号通过其第一输出端和第二输出端分别输出第一相位信号和第二相位信号；相位插值单元包括第一输入端、第二输入端和输出端，相位插值单元的第一输入端和第二输入端分别与双相位信号产生单元的第一输出端和第二输出端相连，相位插值单元通过其输出端输出相位介于第一相位信号和第二相位信号之间的输出时钟信号。与现有技术相比，本发明可以实现解析度更高的时钟的多相位输出。

Description

延迟电路以及采用该延迟电路的DDR系统
【技术领域】
本发明涉及电路设计技术领域，特别涉及延迟电路以及采用该延迟电路的DDR(DoubleDataRate，双倍速率同步动态随机存储器)系统。
【背景技术】
请参考图1所示，其为传统的数字延迟模块100在一个实施例中的电路示意图，其利用缓冲器(或延迟单元)来实现高解析度时钟的多相位应用，图1所示的数字延迟模块100包括第一级延迟单元110和第二级延迟单元120，第一级延迟单元110和第二级延迟单元120均包括第三与非门NAND3、第四与非门NAND4和第五与非门NAND5。
在第一级延迟单元110中，第三与非门NAND3的第一输入端与输入时钟信号CLK_IN相连，第三与非门NAND3的第二输入端与选择信号CS_0相连，第三与非门NAND3的输出端与第四与非门NAND4的第一输入端相连，第四与非门NAND4的输出端与第五与非门NAND5的第一输入端相连，第五与非门NAND5的第二输入端与一高电平相连，第五与非门NAND5的输出端与第一级延迟单元110的输出端相连；在第二级延迟单元120中，第三与非门NAND3的第一输入端与输入时钟信号CLK_IN相连，第三与非门NAND3的第二输入端与选择信号CS_1相连，第三与非门NAND3的输出端与第四与非门NAND4的第一输入端相连，第四与非门NAND4的输出端与第五与非门NAND5的第一输入端相连，第五与非门NAND5的第二输入端与一高电平相连，第五与非门NAND5的输出端与第二级延迟单元120的输出端相连；且第一级延迟单元110中的第四与非门NAND4的第二输入端与一高电平相连，第二级延迟单元120中的第四与非门NAND4的第二输入端与第一级延迟单元110的输出端相连，第二级延迟单元120的输出端与数字延迟模块100的输出端CLK_OUT相连。
图1所示的数字延迟模块100的优点是面积小且容易实现，但是缺点也很明显：由于一个延迟单元的延迟由两个NAND(与非门)来实现，所以它的相位解析度就很难继续提高。随着技术的发展，一个缓冲器的延时通常在40ps-60ps，这个精度已经不能满足高速DDR的应用。
因此，有必要提供一种改进的技术方案来解决上述问题。
【发明内容】
本发明的目的在于提供一种延迟电路以及采用该延迟电路的DDR系统，其可以实现解析度更高的时钟的多相位输出，从而满足高速DDR系统的应用。
为了解决上述问题，根据本发明的一个方面，本发明提供一种延迟电路，其包括：数字延迟模块，其用于对一输入时钟信号进行延迟处理，并通过其输出端输出延迟后的时钟信号；插值电路包括双相位信号产生单元和相位插值单元，所述双相位信号产生单元包括第一输出端、第二输出端和与所述数字延迟模块的输出端相连的输入端，所述双相位信号产生单元基于数字延迟模块输出的时钟信号通过其第一输出端和第二输出端分别输出第一相位信号和第二相位信号，其中，第二相位信号较第一相位信号延迟预定时长；所述相位插值单元包括第一输入端、第二输入端和输出端，所述相位插值单元的第一输入端和第二输入端分别与所述双相位信号产生单元的第一输出端和第二输出端相连，所述相位插值单元通过其输出端输出相位介于第一相位信号和第二相位信号之间的输出时钟信号。
进一步的，所述双相位信号产生单元包括第一与非门和第二与非门，第一与非门的第一输入端与所述双相位信号产生单元的输入端相连，其第二输入端与一预定电平相连，其输出端与第二与非门的第一输入端相连；第二与非门的第二输入端与所述预定电平相连，第二与非门的输出端与所述双相位信号产生单元的第二输出端相连，所述双相位信号产生单元的第一输出端与该双相位产生单元的输入端相连。
进一步的，所述相位插值单元包括一个或多个插值模块，每个插值模块均包括第一驱动部分和第二驱动部分，每个第一驱动部分包括第一输出电阻、第一MOS管和第二MOS管，其中，第一MOS管的第一连接端与电源端相连，第一MOS管的第二连接端与第二MOS管的第一连接端相连，第二MOS管的第二连接端接地，第一MOS管的栅极和第二MOS管的栅极均与所述相位插值单元的第一输入端相连，第一MOS管的第二连接端和第二MOS管第一连接端之间的连接节点与第一输出电阻的一端相连，第一输出电阻的另一端与所述相位插值单元的输出端相连；每个第二驱动部分包括第二输出电阻、第三MOS管和第四MOS管，其中，第三MOS管的第一连接端与电源端相连，第三MOS管的第二连接端与第四MOS管的第一连接端相连，第四MOS管的第二连接端接地，第三MOS管的栅极和第四MOS管的栅极均与所述相位插值单元的第二输入端相连，第三MOS管的第二连接端和第四MOS管的第一连接端之间的连接节点与第二输出电阻的一端相连，第二输出电阻的另一端与所述相位插值单元的输出端相连。
进一步的，每个第一驱动部分还包括第五MOS管和第六MOS管，其中，第五MOS管的第一连接端与电源端相连，其第二连接端与第一MOS管的第一连接端相连，其栅极与第一开关信号相连，所述第一开关信号用于控制第五MOS管导通或截止；第六MOS管的第一连接端与所述第二MOS管的第二连接端相连，其第二连接端与接地端相连，其栅极与第二开关信号，所述第二开关信号用于控制第六MOS管的导通或截止，每个第二驱动部分还包括第七MOS管和第八MOS管，其中，第七MOS管的第一连接端与电源端相连，其第二连接端与第三MOS管的第一连接端相连，其栅极与第三开关信号相连，所述第三开关信号用于控制第七MOS管导通或截止；第八MOS管的第一连接端与所述第四MOS管的第二连接端相连，其第二连接端与接地端相连，其栅极与第四开关信号，所述第四开关信号用于控制第八MOS管的导通或截止。
进一步的，每个第一驱动部分还包括第一电阻和第二电阻，其中，第一电阻的一端与电源端相连，其另一端与第五MOS管的第一连接端相连；第二电阻的一端与第六MOS管的第二连接端相连，其另一端接地，每个第二驱动部分还包括第三电阻和第四电阻，其中，第三电阻的一端与电源端相连，其另一端与第七MOS管的第一连接端相连；第四电阻的一端与第八MOS管的第二连接端相连，其另一端接地。
进一步的，所述预定电平为高电平；所述第一MOS管、第三MOS管、第五MOS管和第七MOS管为PMOS晶体管；所述第一MOS管、第三MOS管、第五MOS管和第七MOS管的第一连接端和第二连接端分别为所述第一MOS管、第三MOS管、第五MOS管和第七MOS管的源极和漏极，所述第二MOS管、第四MOS管、第六MOS管和第八MOS管为NMOS晶体管；所述第二MOS管、第四MOS管、第六MOS管和第八MOS管的第一连接端和第二连接端分别为所述第二MOS管、第四MOS管、第六MOS管和第八MOS管的漏极和源极。
进一步的，当一个第一驱动部分的第五MOS管和第六MOS管都导通时，则该第一驱动部分处于工作状态；当一个第一驱动部分的第五MOS管和第六MOS管都截止时，则该第一驱动部分处于非工作状态，当一个第二驱动部分的第七MOS管和第八MOS管都导通时，则该第二驱动部分处于工作状态；当一个第二驱动部分的第七MOS管和第八MOS管都截止时，则该第二驱动部分处于非工作状态。
进一步的，通过调整与第一相位信号相连的第一驱动部分处于工作状态的个数，和/或通过调整与第二相位信号相连的第二驱动部分处于工作状态的个数，来调节所述相位插值单元输出介于第一相位信号相位或第二相位信号相位之间的输出时钟信号的相位。
进一步的，所述数字延迟模块包括一级或多级延迟单元，每级延迟单元包括第三与非门、第四与非门和第五与非门，其中，第三与非门的第一输入端与输入时钟信号相连，其第二输入端与选择信号相连，其输出端与第四与非门的第一输入端相连；第四与非门的输出端与第五与非门的第一输入端相连，第五与非门的第二输入端与所述预定电平相连，第五与非门的输出端与该延迟单元的输出端相连；第一级延迟单元中的第四与非门的第二输入端与所述预定电平相连，非第一级延迟单元的中的第四与非门的第二输入端与其紧邻的前一级延迟单元的输出端相连最后一级延迟单元的输出端与所述数字延迟模块的输出端相连。
根据本发明的另一个方面，本发明提供一种1DDR系统，其特征在于，其延迟电路，所述延迟电路为所述DDR系统提供时钟信号。延迟电路，其包括：数字延迟模块，其用于对一输入时钟信号进行延迟处理，并通过其输出端输出延迟后的时钟信号；插值电路包括双相位信号产生单元和相位插值单元，所述双相位信号产生单元包括第一输出端、第二输出端和与所述数字延迟模块的输出端相连的输入端，所述双相位信号产生单元基于数字延迟模块输出的时钟信号通过其第一输出端和第二输出端分别输出第一相位信号和第二相位信号，其中，第二相位信号较第一相位信号延迟预定时长；所述相位插值单元包括第一输入端、第二输入端和输出端，所述相位插值单元的第一输入端和第二输入端分别与所述双相位信号产生单元的第一输出端和第二输出端相连，所述相位插值单元通过其输出端输出相位介于第一相位信号和第二相位信号之间的输出时钟信号。
与现有技术相比，本发明在传统数字延迟模块的基础上加入一个插值电路，通过插值相位的方法实现解析度更高的时钟的多相位输出，从而满足高速DDR系统的应用。
【附图说明】
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：
图1为传统的数字延迟模块在一个实施例中的电路示意图；
图2为本发明在一个实施例中的延迟电路的电路示意图；
图3为本发明中的相位插值单元在一个实施例中的电路示意图；
图4为本发明中的相位插值单元在另一个实施例中的电路示意图；和
图5为图4所示的相位插值单元中各输入信号和输出信号的波形图。
【具体实施方式】
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。除非特别说明，本文中的连接、相连、相接的表示电性连接的词均表示直接或间接电性相连。
本发明在传统数字延迟模块的基础上加入一个插值电路，通过插值相位的方法实现解析度更高的时钟的多相位输出。请参考图2所示，其为本发明在一个实施例中的延迟电路的电路示意图。图2所示的延迟电路包括数字延迟模块100和差值电路200。
图2中的数字延迟模块100为传统的数字延迟模块，其包括一级或多级延迟单元，每级延迟单元包括第三与非门NAND3、第四与非门NAND4和第五与非门NAND5，其中，第三与非门的第一输入端与输入时钟信号相连，其第二输入端与选择信号相连，其输出端与第四与非门的第一输入端相连；第四与非门的输出端与第五与非门的第一输入端相连，第五与非门的第二输入端与一预定电平相连，第五与非门的输出端与该延迟单元的输出端相连；第一级延迟单元中的第四与非门的第二输入端与所述预定电平相连，非第一级延迟单元的中的第四与非门的第二输入端与其紧邻的前一级延迟单元的输出端相连，最后一级延迟单元的输出端与所述数字延迟模块的输出端相连。
在图2所示的实施例中，数字延迟模块100与图1所示的延迟模块的电路结构完全相同，都包括第一级延迟单元110和第二级延迟单元120，其具体连接关系请参见上述对图1所示的延迟模块的描述。由于图2中的数字延迟模块100为现有技术，因此，在此不再赘述其工作过程。
所述差值电路200包括双相位信号产生单元210和相位插值单元220。
所述双相位信号产生单元210包括第一输出端1、第二输出端2和与所述数字延迟模块100的输出端相连的输入端3，所述双相位信号产生单元210基于数字延迟模块100输出的时钟信号通过其第一输出端1和第二输出端2分别输出第一相位信号Phase_0和第二相位信号Phase_1，其中，第二相位信号Phase_1较第一相位信号Phase_0延迟预定时长。
在图2所示的实施例中，所述双相位信号产生单元210包括第一与非门NAND1和第二与非门NAND2，第一与非门NAND1的第一输入端与所述双相位信号产生单元210的输入端3相连，其第二输入端与一预定电平(在图2所示的实施例中，该预定电平为高电平)相连，其输出端与第二与非门NAND2的第一输入端相连；第二与非门NAND2的第二输入端与所述预定电平相连，第二与非门NAND2的输出端与所述双相位信号产生单元210的第二输出端2相连，所述双相位信号产生单元210的第一输出端1与该双相位产生电路的输入端1相连。即第一相位信号Phase_0为数字延迟模块100输出的时钟信号，第二相位信号Phase_1为将第一相位信号Phase_0经过两个与非门后的时钟信号。
所述相位插值单元220包括第一输入端、第二输入端和输出端CLK_OUT，所述相位插值单元220的第一输入端和第二输入端分别与所述双相位信号产生单元210的第一输出端1和第二输出端2相连，所述相位插值单元220通过其输出端输出相位介于第一相位信号Phase_0和第二相位信号Phase_1之间的输出时钟信号CLK_OUT。
请参考图3所示，其为图2中的所述相位插值单元在一个实施例中的电路示意图。图3所示的相位差值单元仅包括一个插值模块，该差值模块包括第一驱动部分310和第二驱动部分320。第一驱动部分310包括第一输出电阻Rout_0、第一MOS管MP1和第二MOS管MN1，其中，第一MOS管MP1的第一连接端与电源端VDD相连，第一MOS管MP1的第二连接端与第二MOS管MN1的第一连接端相连，第二MOS管MN1的第二连接端接地，第一MOS管MP1的栅极和第二MOS管MN1的栅极均与所述相位插值单元220的第一输入端Phase_0相连，第一MOS管MP1的第二连接端和第二MOS管MN1第一连接端之间的连接节点与第一输出电阻Rout_0的一端相连，第一输出电阻Rout_0的另一端与所述相位插值单元的输出端相连CLK_OUT。第二驱动部分320包括第二输出电阻Rout_1、第三MOS管MP3和第四MOS管MN3，其中，第三MOS管MP3的第一连接端与电源端VDD相连，第三MOS管MP3的第二连接端与第四MOS管MN3的第一连接端相连，第四MOS管MN3的第二连接端接地，第三MOS管MP3的栅极和第四MOS管MN3的栅极均与所述插值单元的第二输入端相连，第三MOS管MP3的第二连接端和第四MOS管MN3的第一连接端之间的连接节点与第二输出电阻Rout_1的一端相连，第二输出电阻Rout_1的另一端与所述插值单元的输出端相连。
在图3所示的实施例中，第一驱动部分310还包括第五MOS管MP0和第六MOS管MN0，其中，第五MOS管MP0的第一连接端与电源端VDD相连，其第二连接端与第一MOS管MP1的第一连接端相连，其栅极与第一开关信号ONB_0相连，所述第一开关信号ONB_0用于控制第五MOS管MP0的导通或截止；第六MOS管MN0的第一连接端与所述第二MOS管MN1的第二连接端相连，其第二连接端与接地端相连，其栅极与第二开关信号ON_0相连，所述第二开关信号ON_0用于控制第六MOS管MN0的导通或截止。当第一驱动部分310的第五MOS管MP0和第六MOS管MN0都导通时，则该第一驱动部分310处于工作状态；当第一驱动部分310的第五MOS管MP0和第六MOS管MN0都截止时，则该第一驱动部分310处于非工作状态。
在图3所示的实施例中，第二驱动部分320还包括第七MOS管MP2和第八MOS管MN2，其中，第七MOS管MP2的第一连接端与电源端VDD相连，其第二连接端与第三MOS管MP3的第一连接端相连，其栅极与第三开关信号ONB_1相连，所述第三开关信号ONB_1用于控制第七MOS管MP2导通或截止；第八MOS管MN1的第一连接端与所述第四MOS管MN2的第二连接端相连，其第二连接端与接地端相连，其栅极与第四开关信号ON_1，所述第四开关信号ON_1用于控制第八MOS管的导通或截止。当第二驱动部分320的第七MOS管MP2和第八MOS管MN2都导通时，则该第二驱动部分320处于工作状态；当第二驱动部分320的第七MOS管MP2和第八MOS管MN2都截止时，则该第二驱动部分320处于非工作状态。
在图3所示的实施例中，第一驱动部分310还包括第一电阻Rop和第二电阻Ron，其中，第一电阻Rop的一端与电源端VDD相连，其另一端与第五MOS管MP0的第一连接端相连；第二电阻Ron的一端与第六MOS管MN0的第二连接端相连，其另一端接地。第二驱动部分320还包括第三电阻R1p和第四电阻R1n，其中，第三电阻R1p的一端与电源端VDD相连，其另一端与第七MOS管MP2的第一连接端相连；第四电阻R1n的一端与第八MOS管MN2的第二连接端相连，其另一端接地。
在图3所示的实施例中，所述第一MOS管MP1、第三MOS管MP3、第五MOS管MP0和第七MOS管MP2均为PMOS晶体管；所述第一MOS管MP1、第三MOS管MP3、第五MOS管MP0和第七MOS管MP2的第一连接端和第二连接端分别为所述第一MOS管MP1、第三MOS管MP3、第五MOS管MP0和第七MOS管MP2的源极和漏极。在图3所示的实施例中，所述第二MOS管MN1、第四MOS管MN3、第六MOS管MN0和第八MOS管MN2均为NMOS晶体管；所述第二MOS管MN1、第四MOS管MN3、第六MOS管MN0和第八MOS管MN2的第一连接端和第二连接端分别为所述第二MOS管MN1、第四MOS管MN3、第六MOS管MN0和第八MOS管MN2的漏极和源极。
请参考图4所示，其为图2中的相位插值单元在另一个实施例中的电路示意图，图4所示的相位差值单元包括多个如图3所示的插值模块。
若采用图3所示的相位插值单元，利用图2中的第一相位信号Phase_0和第二相位信号Phase_1作为相位插值单元的输入，其输出端会产生一个相位介于第一相位信号Phase_0和第二相位信号Phase_1之间的输出时钟信号CLK_OUT。如果希望得到更高的解析度，则可采用图4所示的相位插值单元，通过调整第一相位信号Phase_0和第二相位信号Phase_1的驱动来得到更加靠近第一相位信号Phase_0相位或第二相位信号Phase_1相位的输出时钟信号Phase_Mixer_Out。在一个实施例中，调整第一相位信号Phase_0的驱动是通过调整与第一相位信号Phase_0相连的第一驱动部分310处于工作状态的个数来实现的(参见图4)；调整第二相位信号Phase_1的驱动是通过调整与第二相位信号Phase_1相连的第二驱动部分320处于工作状态的个数来实现的。这样，本发明中的延迟电路就可以实现解析度更高的时钟的多相位输出，从而满足高速DDR系统的应用。
请参考图5所示，其为图4所示的相位插值单元中的输入信号和多相位输出信号的波形图。图5中，Phase_0和Phase_1分别为图4所示相位插值单元的第一输入端和第二输入端接收到的第一相位信号和第二相位信号。图5中，Clk_Out0、Clk_Out1和Clk_Out2为图4所示相位插值单元的输出端Phase_Mixer_Out输出的三个输出时钟信号，信号Clk_Out1意味着第一相位信号Phase_0所连接电路(即图4所示相位插值单元中的第一驱动部分)的驱动能力和第二相位信号Phase_1所连接电路(即图4所示相位插值单元中的第一驱动部分)的驱动能力是一致的；信号Clk_Out0意味着第一相位信号Phase_0所连接电路的驱动能力大于第二相位信号Phase_1所连接电路的驱动能力；信号Clk_Out2反之。
综上所述，传统的数字延迟模块只能输出信号Phase_0/Phase_1，如果想在两者之间加入更多的相位是做不到的，而本发明通过在传统数字延迟模块100的输出端加入一个插值电路220，利用模拟混合的电路设计，产生相位介于信号Phase_0和Phase_1之间的、解析度更高的时钟信号的多相位输出，从而满足高速DDR系统的应用。
在本发明中，“连接”、相连、“连”、“接”等表示电性相连的词语，如无特别说明，则表示直接或间接的电性连接。
需要指出的是，熟悉该领域的技术人员对本发明的具体实施方式所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式。

Claims (10)

1.一种延迟电路，其特征在于，其包括：
数字延迟模块，其用于对一输入时钟信号进行延迟处理，并通过其输出端输出延迟后的时钟信号；
插值电路包括双相位信号产生单元和相位插值单元，
所述双相位信号产生单元包括第一输出端、第二输出端和与所述数字延迟模块的输出端相连的输入端，所述双相位信号产生单元基于数字延迟模块输出的时钟信号通过其第一输出端和第二输出端分别输出第一相位信号和第二相位信号，其中，第二相位信号较第一相位信号延迟预定时长；
所述相位插值单元包括第一输入端、第二输入端和输出端，所述相位插值单元的第一输入端和第二输入端分别与所述双相位信号产生单元的第一输出端和第二输出端相连，所述相位插值单元通过其输出端输出相位介于第一相位信号和第二相位信号之间的输出时钟信号。
2.根据权利要求1所述的延迟电路，其特征在于，
所述双相位信号产生单元包括第一与非门和第二与非门，第一与非门的第一输入端与所述双相位信号产生单元的输入端相连，其第二输入端与一预定电平相连，其输出端与第二与非门的第一输入端相连；第二与非门的第二输入端与所述预定电平相连，第二与非门的输出端与所述双相位信号产生单元的第二输出端相连，所述双相位信号产生单元的第一输出端与该双相位产生单元的输入端相连。
3.根据权利要求2所述的延迟电路，其特征在于，
所述相位插值单元包括一个或多个插值模块，每个插值模块均包括第一驱动部分和第二驱动部分，
每个第一驱动部分包括第一输出电阻、第一MOS管和第二MOS管，其中，第一MOS管的第一连接端与电源端相连，第一MOS管的第二连接端与第二MOS管的第一连接端相连，第二MOS管的第二连接端接地，第一MOS管的栅极和第二MOS管的栅极均与所述相位插值单元的第一输入端相连，第一MOS管的第二连接端和第二MOS管第一连接端之间的连接节点与第一输出电阻的一端相连，第一输出电阻的另一端与所述相位插值单元的输出端相连；
每个第二驱动部分包括第二输出电阻、第三MOS管和第四MOS管，其中，第三MOS管的第一连接端与电源端相连，第三MOS管的第二连接端与第四MOS管的第一连接端相连，第四MOS管的第二连接端接地，第三MOS管的栅极和第四MOS管的栅极均与所述相位插值单元的第二输入端相连，第三MOS管的第二连接端和第四MOS管的第一连接端之间的连接节点与第二输出电阻的一端相连，第二输出电阻的另一端与所述相位插值单元的输出端相连。
4.根据权利要求3所述的延迟电路，其特征在于，
每个第一驱动部分还包括第五MOS管和第六MOS管，其中，第五MOS管的第一连接端与电源端相连，其第二连接端与第一MOS管的第一连接端相连，其栅极与第一开关信号相连，所述第一开关信号用于控制第五MOS管导通或截止；第六MOS管的第一连接端与所述第二MOS管的第二连接端相连，其第二连接端与接地端相连，其栅极与第二开关信号，所述第二开关信号用于控制第六MOS管的导通或截止，
每个第二驱动部分还包括第七MOS管和第八MOS管，其中，第七MOS管的第一连接端与电源端相连，其第二连接端与第三MOS管的第一连接端相连，其栅极与第三开关信号相连，所述第三开关信号用于控制第七MOS管导通或截止；第八MOS管的第一连接端与所述第四MOS管的第二连接端相连，其第二连接端与接地端相连，其栅极与第四开关信号，所述第四开关信号用于控制第八MOS管的导通或截止。
5.根据权利要求4所述的延迟电路，其特征在于，
每个第一驱动部分还包括第一电阻和第二电阻，其中，第一电阻的一端与电源端相连，其另一端与第五MOS管的第一连接端相连；第二电阻的一端与第六MOS管的第二连接端相连，其另一端接地，
每个第二驱动部分还包括第三电阻和第四电阻，其中，第三电阻的一端与电源端相连，其另一端与第七MOS管的第一连接端相连；第四电阻的一端与第八MOS管的第二连接端相连，其另一端接地。
6.根据权利要求5所述的延迟电路，其特征在于，
所述预定电平为高电平；
所述第一MOS管、第三MOS管、第五MOS管和第七MOS管为PMOS晶体管；所述第一MOS管、第三MOS管、第五MOS管和第七MOS管的第一连接端和第二连接端分别为所述第一MOS管、第三MOS管、第五MOS管和第七MOS管的源极和漏极，
所述第二MOS管、第四MOS管、第六MOS管和第八MOS管为NMOS晶体管；所述第二MOS管、第四MOS管、第六MOS管和第八MOS管的第一连接端和第二连接端分别为所述第二MOS管、第四MOS管、第六MOS管和第八MOS管的漏极和源极。
7.根据权利要求4所述的延迟电路，其特征在于，
当一个第一驱动部分的第五MOS管和第六MOS管都导通时，则该第一驱动部分处于工作状态；当一个第一驱动部分的第五MOS管和第六MOS管都截止时，则该第一驱动部分处于非工作状态，
当一个第二驱动部分的第七MOS管和第八MOS管都导通时，则该第二驱动部分处于工作状态；当一个第二驱动部分的第七MOS管和第八MOS管都截止时，则该第二驱动部分处于非工作状态。
8.根据权利要求7所述的延迟电路，其特征在于，
通过调整与第一相位信号相连的第一驱动部分处于工作状态的个数，和/或通过调整与第二相位信号相连的第二驱动部分处于工作状态的个数，来调节所述相位插值单元输出介于第一相位信号相位或第二相位信号相位之间的输出时钟信号的相位。
9.根据权利要求1所述的延迟电路，其特征在于，
所述数字延迟模块包括一级或多级延迟单元，每级延迟单元包括第三与非门、第四与非门和第五与非门，其中，第三与非门的第一输入端与输入时钟信号相连，其第二输入端与选择信号相连，其输出端与第四与非门的第一输入端相连；第四与非门的输出端与第五与非门的第一输入端相连，第五与非门的第二输入端与所述预定电平相连，第五与非门的输出端与该延迟单元的输出端相连；第一级延迟单元中的第四与非门的第二输入端与所述预定电平相连，非第一级延迟单元的中的第四与非门的第二输入端与其紧邻的前一级延迟单元的输出端相连最后一级延迟单元的输出端与所述数字延迟模块的输出端相连。
10.一种DDR系统，其特征在于，其包括如权利要求1-9任一所述的延迟电路，所述延迟电路为所述DDR系统提供时钟信号。
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