CN100525173C

CN100525173C - 一种通信设备中实现主备时钟相位对齐的方法

Info

Publication number: CN100525173C
Application number: CNB2004100057862A
Authority: CN
Inventors: 胡龙根
Original assignee: Huawei Technologies Co Ltd
Current assignee: Huawei Technologies Co Ltd
Priority date: 2004-02-18
Filing date: 2004-02-18
Publication date: 2009-08-05
Anticipated expiration: 2024-02-18
Also published as: CN1658546A

Abstract

一种通信设备中实现主备时钟相位对齐的方法，主用时钟板和备用时钟板上各设置至少一个调频直接数字频率合成器(DDS)和至少一个调相DDS，其中调频DDS通过跟踪外部时钟基准源合成输出时钟所需要的频率，并在调相DDS上写入与所述调频DDS的频率调节字相同或成固定比例关系的频率调节字，输出相应频率的时钟；对主备用时钟板相位关系进行检测，并根据检测结果调整备用时钟板上调相DDS的相位寄存器的值，调整备用时钟板的输出相位，使主备输出时钟的相位对齐。本发明提高了相位对齐的精度，减少了主备时钟相位对齐对频率的同步要求，提高了时钟系统的可靠性。

Description

一种通信设备中实现主备时钟相位对齐的方法

技术领域

本发明涉及数字通信设备，尤其涉及一种通信设备中实现主备时钟相位对齐的方法。

背景技术

时钟是保证数字通信设备运行的一个基础，几乎所有的数字通信设备都需要采用专门的时钟提供模块为整个设备的运行提供时钟。数字同步网可以为整个通信网提供高精度和高稳定度时钟源，属于电信网络中支撑网的范畴，在电信网络中有着举足轻重的地位。BITS(通信楼综合定时供给系统)设备是数字同步网中专门的时钟提供单元，可以通过逐级跟踪锁相的方式将所有接到同步网上的通信设备实现时钟同步。

时钟板指通信设备中的时钟提供模块，它可以是特定设备中一块单独的单板，也可以是特定单板上一个单独的模块；主用时钟指时钟提供设备或者模块中主用单板或者模块输出的时钟，即主用时钟板提供的时钟；备用时钟指时钟提供设备或者模块中备用单板或者模块输出的时钟，即备用时钟板提供的时钟。

如图1所示为数字同步网的等级结构图，一级节点时钟一般由高精度高稳定度的铯原子钟或者氢原子钟提供，也可由具有跟踪GPS(全球卫星定位系统)或GLONASS(全球卫星导航系统)的BITS设备提供，它为整个时间同步网或者区域内的时间同步网提供基准时钟。二级、三级节点时钟则由专门的BITS设备提供，它们输出的时钟同步于上一级输出的时钟；而各个通信设备根据需要同步于节点时钟。这样整个区域内的通信网络设备都可同步到一级基准时钟上，保证通信设备的可靠运行。

正因为时钟对通信设备的重要性，所以无论是图中专门时钟提供设备(节点时钟)还是其它接受时钟同步的通信设备，其时钟部分都采用热备份的主备工作方式，图中实线箭头代表主用定时基准，虚线箭头代表备用定时基准，各节点和设备的时钟采用主从同步方式或者互同步方式进行连接。

主备时钟板所提供的时钟要求频率和相位都进行同步，这样才能够保证主用时钟板在故障时能够相位无损伤地倒换到备用时钟板上。一般时钟提供部分都会采用锁相环来实现，这样，只要锁定同一个外部时钟基准源，其频率就和时钟基准源保持一致，从而主备时钟板的频率可以实现同步，这个锁定时钟基准源的过程也称为定时。而对于相位对齐，则需要检测主备时钟的相位关系，根据相位关系来调整备用时钟的相位，使其与主用时钟相位一致。

对于主备时钟的相位对齐，目前通常采用的一种做法是：采用FPGA/EPLD等可编程逻辑器件将输入的较高频率的时钟分频到较低频率的时钟，向外部提供较低频率的时钟，并且通过电路检测到备用时钟在与主用时钟存在相位不一致时，在主用时钟的沿上对备用时钟强制复位分频，使这个时刻主备两个时钟同时产生时钟沿，实现相位对齐。

如图2所示为采用分频实现相位对齐电路结构示意图，主备用时钟都是由同一个10MHz的时钟备源分频到1MHz输出。DTSOU_1MHZ_ME信号为该时钟板输出的时钟，DTSOU_1MHZ_AN为另一块时钟板的输出时钟。/ACT_ME_STATUS信号表示该时钟板的主备用状态，低电平表示该时钟板为主用，高电平表示该时钟板为备用。VC表示电源(高电平)，GD表示接地(低电平)，/POWERUP_RESET是上电复位信号，目的是将计数器74161和T触发器(TFF)清零，使上电时DTSOU_1MHZ_ME输出低电平。

下面分两种情况来对图2电路图进行具体说明：

假设该板为主用的时钟板，那么/ACT_ME_STATUS将为低电平，此时TONGBU信号将是高电平，这样计数器74161就是个实现5分频的计数器，其原理是：每一个10M时钟的上升沿，计数器累加1；在计数器计数到5的瞬间，计数器74161的QC输出端为高，经过非门(NOT)后使得计数器74161的LDN(load)端为低，由于计数器的A、B、C、D输入端都是接低电平，所以此时计数器装载全0(清零)。计数器74161输出后接的一个T触发器(TFF)是个2分频器，与计数器74161串联构成一个10分频器，所以DTSOU_1MHZ_ME输出1MHz信号。

当该时钟板是备用板时，DTSOU_1MHZ_ME输出的时钟是备用时钟，所以其相位要去跟踪另一块主用时钟板的输出时钟DTSOU_1MHZ_AN，此时/ACT_ME_STATUS信号为常高电平，TONGBU信号可以反映DTSOU_AMHZ_ME和DTSOU_1MHZ_AN的相位关系。当在10M信号的下降沿检查DTSOU_AMHZ_ME和DTSOU_1MHZ_AN电平时，如果电平一致，异或门(XOR)输出为0，该电平在被分频的10M信号的下降沿锁存到D触发器(DFF)中，并送入到与非门(NAND2)中输出高电平的TONGBU信号，从而不影响计数器74161的计数，如果每个10M信号的下降沿都检测到这样的结果，表示主备1M信号都在10M信号的同一个上升沿开始分频，因此相位1M信号的相位关系直接反映了10M被分频信号的相位关系；如果DTSOU_AMHZ_ME和DTSOU_1MHZ_AN在某个10M信号的下降沿检测到不一致，那么异或门(XOR)输出的高电平此时将锁存在D触发器(DFF)中并使TONGBU信号输出为低电平信号，该低电平TONGBU信号在下一个10M信号的上升沿导致计数器74161和T触发器强制装载全0(清零)，从而重新分频输出1M信号，保证本板1M的分频和对板1M的分频在同一个10M上升沿上开始进行。这里说的同一个是指两块单板计数器74161开始从0计数时的10M上升沿是相隔时间最短的，也就是在10M信号的半周期(50ns)内。

总之，这个电路对齐的原理是，保证主备时钟板都在10M信号的同一个上升沿进行1MHz输出时钟的反转，这样，如果输入两块单板的10M信号相位完全一样，那么输出的1M信号可以完全对齐，如果不一致，那么对齐的误差可能在10M信号的半周期(50ns)内。因此这样的相位对齐效果实际上就依赖于输入的10M信号的相位对齐效果。

如图4中所示，如果A1是主用板上的10M信号，B1是其分频输出的1M信号，A2为备用板上的10M时钟信号，B2为其分频输出的1M信号，那么上面的对齐电路在备用板上发挥作用时，就是保证：如果B1在A1的P1时刻开始分频，那么B2一定是在A2的P2时刻开始分频，因为P2相位最靠近P1的上升沿。

现有技术中，如果相位不对齐，备用板的时钟将被强制设置为与主用时钟信号的电平一致，如此反复，从而实现主备时钟相位对齐。这种主备时钟相位对齐的方法的缺点在于：

1、要求对齐相位的时钟来源于同一个频率源，该频率源的频率要是输出时钟的整数倍，这样才能够通过分频实现相位对齐。而且，如果该同一频率源如果有小于半周期的相位差(如上例中的50ns)，对齐中无法消除该相位差，即对齐精度也将在这个范围内。

2、如果主备时钟频率相差比较大，这时候将经常对备用输出时钟的分频器进行复位处理，导致备用时钟的相位抖动会很大。这是因为，主备用时钟存在比较大的频率差时，在通过强制清零的方式对备用时钟分频实现初始相位对齐后，随着时间的变化，频率差带来主备时钟相位的变化，从而需要重新对齐，这样的结果是导致备用时钟输出相位抖动很大，而且既使主备时钟频率相同，实际相位对齐的精度也无法达到1ns以内的精度。

发明内容

本发明所要解决的技术问题是：克服现有的主备时钟相位对齐方式要求主备时钟来源于同一频率源，而且相位对齐精度差及备用时钟抖动大的不足，提供一种通信设备中主备时钟相位对齐的方法，从而提高相位对齐的精度，减少主备时钟相位对齐对频率的同步要求，提高时钟系统的可靠性。

本发明为解决上述技术问题所采用的技术方案为：

这种通信设备中实现主备时钟相位对齐的方法，包括以下步骤：

主用时钟板和备用时钟板上各设置一个调频直接数字频率合成器(DDS)和至少一个调相DDS，其中调频DDS通过跟踪外部时钟基准源合成输出时钟所需要的频率，并在调相DDS上写入与所述调频DDS的频率调节字相同或成固定比例关系的频率调节字，调相DDS输出相应频率的时钟；

对主备用时钟板相位关系进行检测，并根据检测结果调整备用时钟板上调相DDS的相位寄存器的值，调整备用时钟板的输出相位，使主备输出时钟的相位对齐。

对主备用时钟板相位关系进行检测时，在第一时钟信号的上升沿采样第二时钟的电平，如果采样得到的电平为高，则第一时钟相位滞后于第二时钟；如果采样得到的电平为低，则第一时钟相位超前于第二时钟，其中，所述第一时钟为备用时钟板的输出时钟，所述第二时钟为主用时钟板的输出时钟。

采用相位关系检测模块进行相位关系的检测，将检测结果输入相位调节模块对备用时钟板上调相DDS的相位寄存器进行调节，使主备时钟相位对齐。

将相位关系检测模块固定在任一时钟板上，并将检测到的相位关系结果送给本时钟板和另一块时钟板，来调节备用时钟板上调相DDS的输出相位。或者，控制主备板输出时钟信号的走线相等，并控制主备输出时钟到相位关系检测模块的走线长度也相等，将相位关系检测模块固定在备用时钟板上进行检测，来调节备用时钟板上调相DDS的输出相位。

所述的调频DDS和调相DDS采用AD9852芯片。

对相位进行调节时，如果两块时钟板频率都锁定到了同一个外部时钟基准源上时，采用小步长缓慢调节；如果两块时钟板调频DDS的输出时钟频率还没实现同步，则采用大步长进行相位调节。

对相位进行调节时，循环进行以下步骤：

a、判断当前板是否为备用板；

b、如果当前板不是备用板，则不需要调节相位，延时后直接返回；如果是备用板，则读调相DDS中的相位寄存器值；

c、读取主备相位关系状态，并判断备用时钟相位是否超前于主用时钟，如果不是，则计算相位寄存器值与相位调节步长累加的值；如果是，则计算相位寄存器值减去相位调节步长的值；

d、将计算出的值写入调相DDS相位寄存器，并向调相DDS发送更新信号，使写入的相位值生效。

本发明的有益效果为：本发明采用双DDS方法同时实现调频和调相，通过调节DDS的相位寄存器来实现相位的主备对齐。调节相位寄存器的速度可以根据频率的锁定情况来改变调节步长，实现变速调节。通过可编程逻辑器件检查主备时钟的相位关系。充分利用了的DDS器件调相和调频的能力，将主备合成时钟的相位对齐在1ns以内，提高了主备时钟的相位对齐精度，提高了时钟模块的相位不连续性性能。同时由于主备用时钟都在频率上分别跟踪外部时钟基准，这样就增强了主备时钟合成独立性，不要求对来源于同一个时钟源的时钟进行分频后对齐相位，减少了主备时钟相位对齐中对频率的同步要求。总体上看，既提高了时钟输出的性能指标，又由于主备时钟频率合成上的相互独立，提高了时钟系统的可靠性。

本发明主备时钟相位对齐的速度和带来的备用时钟的抖动可以进行控制。这样，即使在主备时钟频率存在一定的偏差时，备用时钟仍然可以比较平滑地对齐到主用时钟上。本发明还可以将相位关系固定到一块时钟板上进行检测，通过其他连线来传递相位关系到另一块时钟板，以减少时钟走线延时对相位检测的影响，这样在主备倒换时钟板时，提高了输出时钟的性能。

利用本发明还可以实现同一块时钟板上两个DDS输出频率不同时的主备用时钟板的相位对齐，而且，还可以在两块时钟板上分别再添加一个或多个DDS，可以输出两种(或多种)频率不同但各自相位对齐的时钟，这样极大地方便了主备相位对齐时钟的实现。

附图说明

图1为数字同步网的等级结构图；

图2为采用分频实现相位对齐电路结构示意图；

图3为采用分频实现相位对齐的相位关系示意图；

图4为DDS时钟合成技术原理示意图；

图5为本发明采用双DDS实现相位对齐的原理示意图；

图6为主备时钟的相位关系示意图；

图7为本发明采用双DDS进行相位调节的流程图。

具体实施方式

下面根据附图和实施例对本发明作进一步详细说明：

本发明利用DDS器件调相和调频的能力，对每块时钟板采用两个DDS(Direct Digital Synthesis，即直接数字频率合成器)来合成时钟，一个DDS调节输出时钟的频率，另一个DDS调节输出时钟的相位，从而达到主备输出时钟实现频率和相位的同步。

直接数字频率合成是采用数字化技术，通过控制相位的变化速度，直接产生各种不同频率信号的一种频率合成方法。下面对DDS的工作方式进行一些介绍：

如图4所示为DDS时钟合成技术原理示意图，DDS由相位累加器、相位/正弦波转换电路、数/模转换器等组成。参考时钟(Ref Clock)一般采用稳定度比较高的铷钟或者恒温晶体钟，用它来同步整个DDS的各个组成部分。N表示DDS相位累加器的长度(以bit数表示)。DDS的工作原理是：在参考时钟f_ref的控制下，频率控制字M由相位累加器累加以得到相应的相位数据，把此数据作为取样地址，来寻址正弦ROM表进行相位/正弦波转换，输出不同的幅度编码；再经过数/模转换器得到相应的阶梯波；最后经低通滤波器对阶梯波进行平滑处理，即可得到由频率控制字决定的连续变化的输出正弦波。根据DDS的工作原理，其输出频率可用如下公式计算：

f_out＝M/2^N*f_ref

这样，如果参考时钟频率f_ref稳定，只要选择合适的M值，就可以输出稳定频率的时钟。

另外，DDS有个专门的相位调节寄存器，它保存着当前DDS输出时钟的相位数据，当对此相位寄存器中的值进行增加或者减少操作时，就可以将输出时钟的相位进行往前或者向后调节。本发明正是利用DDS的这个特性来调节相位实现主备输出时钟的相位对齐。

通过上面对DDS工作方式的理解，本发明采用如图5所示的设计原理来提供主备热备份的时钟。主用时钟板和备用时钟板都各采用两个DDS(DDS1和DDS2)，其中DDS1通过跟踪外部时钟基准源合成输出时钟所需要的频率，而DDS2通过调整其相位寄存器的值实现主备输出时钟的相位对齐。图中高稳振荡源提供DDS工作所需要的参考时钟，而通过锁相算法调整DDS1频率调节字M，主备用时钟都可在频率上同步到外部时钟频率基准源上。而主备用单板上的DDS2分别写与DDS1相同的频率调节字M，那么两块板上的DDS2输出的时钟的频率也是相同的。这样备用时钟板检测到时钟的相位关系后，根据相位关系调节备用时钟板上DDS2的相位寄存器，使备用时钟板的DDS2输出时钟的相位动态地与主用时钟板DDS2输出的时钟相位对齐。图中采用相位关系检测模块进行相位关系的检测，将检测结果输入备用时钟板的相位调节模块对备用时钟板上DDS2的相位寄存器进行调节，实现主备时钟相位对齐。

如图6所示为时钟的相位关系示意图，两个频率相同的时钟(假定为主用时钟A和备用时钟B)，它们在一个特定的时刻只有两种关系：A超前于B，如图6中(a)所示；或者A滞后于B，如图6中(b)所示。

这样，如果在B的上升沿采样A的电平，如果采样得到的电平为高，就可以判断A相位超前于B；如果采样得到的电平为低，就可以判断A相位滞后于B。这样的判断可以采用可编程逻辑器件来实现。

如果考虑时钟信号在走线后会有延迟，这个延迟可能对送往相位检测模块的主备时钟是不相等的，那么送往检测模块的时钟相位关系并不能够真实反应两块时钟板实际输出时钟的相位关系。由于通常总是调节备用时钟板的时钟相位，如果检测时钟相位关系也总是在备用时钟板上进行，那么当发生时钟板单板倒换时，原来的相位对齐的误差会累加到输出时钟上，这样如果发生多次主备时钟板倒换，那么整个系统输出的时钟就会出现阶梯状的相位误差累加。针对这种情况，可以固定在任一时钟板上检测相位关系，这块单板可以是主用时钟板，也可是备用时钟板，并将检测到的相位关系结果送给本板和另一块时钟板，而备用时钟板根据这个相位关系检测结果来调节自身输出时钟的相位，使其输出的时钟相位与主用时钟板输出的时钟相位保持动态的一致，这样，避免了多次倒换时输出时钟出现阶梯状的相位误差累加。

本发明采用两片Analog Devices公司的DDS芯片AD9852来合成输出时钟的频率和相位。采用其中的一个DDS来调节频率，并通过往第二个DDS中写相同的频率调节字，保证第二个DDS的输出时钟频率与第一个DDS一致。同时将第二个DDS的输出时钟作为本板的输出时钟送往相位检测关系模块，调节相位时也只调节第二个DDS相位寄存器值，这样避免对第一个DDS的频率调节产生影响。AD9852具有14位相位寄存器，如果设置其内部工作频率为200MHz，输出时钟频率为20MHz，那么其相位调节的最小单位可以达到0.003ns，实际应用中可以取0.1ns～10ns这样的变步长调节，改变步长的依据是：如果两块时钟板频率都锁定到了同一个外部时钟基准源上时，由于频率变化引起的相位变化很小，所以可以采用小步长缓慢调节，从而提高相位对齐的精度；如果两块时钟板DDS的输出时钟频率还没实现同步，那么两者之间的频率差会导致相位在短期内发生比较大的变化，这时需要将相位调节步长调节大一些。整个相位调节模块的程序框图如下：

如图7所示为本发明采用双DDS进行相位调节的流程图，备用板软件循环读取相位关系状态，根据相位状态是超前还是滞后，将备用板第二个DDS的相位寄存器值写小或者写大，其中写入相位值后，立即向DDS发UPDATE(更新)信号，使写入的相位值生效。每个循环之间的延时可以取很小甚至为0。具体步骤如下：

1、首先判断当前板是否为备用板。

2、如果当前板不是备用板，则不需要调节相位，延时后直接返回；如果是备用板，则读DDS2中的相位寄存器值PO。

3、读取主备相位关系状态，并判断备用时钟相位是否超前于主用时钟，如果不是则计算P＝PO+Pstep；如果是，则计算P＝PO-Pstep。Pstep为前面叙述的相位调节步长，可以根据DDS的频率锁定情况选择合适的值。

4、将计算出的P值写入DDS2相位寄存器，并向DDS2发送UPDATE(更新)信号，使写入的相位值生效。

经过这样的相位调整算法，备用板的时钟相位一般在主用板的时间相位对应处来回摆动，摆动的幅度就是2倍的Pstep，由于Pstep可以取到0.1ns，即使考虑走线延时等因素，对齐精度也可以达到1ns以内，很好地满足时钟相位不连续性要求。

本发明充分利用了的DDS器件调相和调频的能力，将主备合成时钟的相位对齐在1ns以内，大大提高了时钟模块的相位不连续性性能。同时由于主备用时钟都在频率上分别跟踪外部时钟基准，这样就增强了主备时钟合成独立性，减少了主备时钟相位对齐中对频率的同步要求。总体上看，既提高了时钟输出的性能指标，又由于主备时钟频率合成上的相互独立，提高了时钟系统的可靠性。

当然上述只是本发明的一个具体实施例，并非对本发明技术方案的限定，如果只控制主备板输出时钟信号的走线相等，并且控制主备输出时钟到相位关系检测模块的走线长度也相等，那么可以将相位关系检测模块固定在备用时钟板上进行检测，即不考虑时钟信号走线延时对相位检测关系的影响，固定在当前为备用的时钟板上检测相位关系，调节备用时钟板DDS2的输出相位，也可以达到相位对齐主用时钟板的目的。

如果DDS2输出频率f2与DDS1的输出频率f1成固定比例关系，也就是DDS2的频率调节字M2与DDS1的频率调节字M1成固定比例关系，这样可以在DDS2中写入与DDS1的频率调节字M1成固定比例关系的频率调节字M2，使DDS2输出不同于DDS1频率的时钟，即DDS2输出时钟频率与DDS1输出时钟频率可以不相同，同样也可采用本发明所述的方法来对齐主备用时钟板DDS2的相位。

这样，利用上述方法，还可以在两块时钟板上分别再添加一个或多个DDS(如DDS3等)，其输出频率f3与DDS2的输出频率f2不同，这样利用f3与f1的固定比例关系，在DDS3中写入与DDS1成固定比例关系的频率调节字M3，再采用与DDS2同样的方法，增加对主备时钟板上DDS3输出时钟的相位对齐，这样每块时钟板上只采用一个DDS1来跟踪外部基准源的频率，采用DDS2、DDS3(或更多的DDS)可以输出两种(或多种)频率不同但各自相位对齐的时钟。

本领域技术人员还可以在不脱离本发明思想和精神的前提下，对本发明的技术方案进行其它的等效变换，同样可以解决本发明所要解决的技术问题，这些等效变换同样属于本发明的保护范围。

Claims

1、一种通信设备中实现主备时钟相位对齐的方法，其特征在于，包括以下步骤：

主用时钟板和备用时钟板上各设置一个调频直接数字频率合成器DDS和至少一个调相DDS，其中调频DDS通过跟踪外部时钟基准源合成输出时钟所需要的频率，并在调相DDS上写入与所述调频DDS的频率调节字相同或成固定比例关系的频率调节字，调相DDS输出相应频率的时钟；

2、根据权利要求1所述的通信设备中实现主备时钟相位对齐的方法，其特征在于：对主备用时钟板相位关系进行检测时，在第一时钟信号的上升沿采样第二时钟的电平，如果采样得到的电平为高，则第一时钟相位滞后于第二时钟；如果采样得到的电平为低，则第一时钟相位超前于第二时钟，其中，所述第一时钟为备用时钟板的输出时钟，所述第二时钟为主用时钟板的输出时钟。

3、根据权利要求1或2所述的通信设备中实现主备时钟相位对齐的方法，其特征在于：采用相位关系检测模块进行相位关系的检测，将检测结果输入相位调节模块对备用时钟板上调相DDS的相位寄存器进行调节，使主备时钟相位对齐。

4、根据权利要求3所述的通信设备中实现主备时钟相位对齐的方法，其特征在于：将相位关系检测模块固定在任一时钟板上，并将检测到的相位关系结果送给本时钟板和另一块时钟板，来调节备用时钟板上调相DDS的输出相位。

5、根据权利要求3所述的通信设备中实现主备时钟相位对齐的方法，其特征在于：控制主备板输出时钟信号的走线相等，并控制主备输出时钟到相位关系检测模块的走线长度也相等，将相位关系检测模块固定在备用时钟板上进行检测，来调节备用时钟板上调相DDS的输出相位。

6、根据权利要求3所述的通信设备中实现主备时钟相位对齐的方法，其特征在于：所述的调频DDS和调相DDS采用AD9852芯片。

7、根据权利要求3所述的通信设备中实现主备时钟相位对齐的方法，其特征在于：对相位进行调节时，如果两块时钟板频率都锁定到了同一个外部时钟基准源上时，采用小步长缓慢调节；如果两块时钟板调频DDS的输出时钟频率还没实现同步，则采用大步长进行相位调节。

8、根据权利要求3所述的通信设备中实现主备时钟相位对齐的方法，其特征在于：对相位进行调节时，循环进行以下步骤：

a、判断当前板是否为备用板；