CN109286535B - 获取存储模块内部延时阶梯时间的方法及系统 - Google Patents

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Abstract

本发明公开了获取存储模块内部延时阶梯时间的方法及系统，属于通信技术领域。所述方法为：控制单元在至少两个不同相位下分别向存储单元发送时钟信号，并分别对控制单元的信号输入接口进行延时处理，获取信号输入接口的两个边界；根据信号输入接口的两个边界之间的延时阶梯个数之差计算一个延时阶梯的延时时间。本发明通过调整控制单元向存储单元发送时钟信号相位，以及对控制单元的信号输入接口进行延时处理，获取在不同时钟信号相位下对应的信号输入接口的两个边界，再根据不同时钟信号相位下的不同延时阶梯个数计算单个延时阶梯的延时时间，以便于根据实际计算获取的延时阶梯的延时时间对控制单元进行的延时时间进行调整。

Description

获取存储模块内部延时阶梯时间的方法及系统
技术领域
本发明涉及通信技术领域，尤其涉及一种获取存储模块内部延时阶梯时间的方法及系统。
背景技术
在SDIO(Secure Digital Input and Output Card，安全数字输入输出卡)接口使用中，随着频率的增加，SDIO稳定性的问题也慢慢暴露出来。在实际应用时，如：SDIO单元向SOC芯片读信号时，虽然依据SOC芯片(System-on-a-Chip)的规格可获取其内部延时的单位阶梯的时长，但并不一定是准确的，如果单位阶梯的时长有误，会在寄存器设置时产生误导，进而影响系统在读信号过程中的稳定性。然而目前无法对SOC芯片内部的寄存器的单位阶梯进行测量。
发明内容
针对目前无法对SOC芯片内部的寄存器的单位阶梯进行测量的问题，现提供一种旨在实现可获取存储模块内部延时阶梯时间的方法及系统。
本发明提供了一种获取存储模块内部延时阶梯时间的方法，所述存储模块包括存储单元和控制单元，所述存储单元根据所述控制单元发送的时钟信号的上升沿向所述控制单元的信号输入接口发送信号；根据所述控制单元的采样时钟的上升沿对所述控制单元的信号输入接口进行采样；所述方法包括下述步骤：
S1.控制所述控制单元在至少两个不同相位下分别向所述存储单元发送时钟信号，并分别对所述控制单元的信号输入接口进行延时处理，获取所述信号输入接口的两个边界；
S2.根据所述信号输入接口的两个边界之间的延时阶梯个数之差计算一个所述延时阶梯的延时时间。
优选的，所述步骤S1中所述控制单元在至少两个不同相位下分别向所述存储单元发送时钟信号，并分别对所述控制单元的信号输入接口进行延时处理，获取所述信号输入接口的两个边界，包括：
S11.所述控制单元以默认时钟相位向所述存储单元发送时钟信号，对所述信号输入接口进行延时处理；
S12.判断所述信号输入接口的通信状态是否正常，若是，执行步骤S15；若否，累计所述信号输入接口通信异常的次数，执行步骤S13；
S13.获取所述信号输入接口延时阶梯个数，执行步骤S14；
S14.判断所述信号输入接口的通信异常的次数是否小于或等于1，若是执行步骤S15，若否执行步骤S2；
S15.调节所述控制单元发送时钟的相位，对所述信号输入接口进行延时处理，执行步骤S12。
优选的，在所述步骤S15中调节所述控制单元发送时钟的相位，对所述信号输入接口进行延时处理，包括：
对所述控制单元发送时钟的当前相位进行90度的相移调整，对所述信号输入接口进行延时处理。
优选的，在所述S2中根据所述信号输入接口的两个边界之间的延时阶梯个数之差计算一个所述延时阶梯的延时时间，包括：
根据所述信号输入接口中任一数据接口的两个边界之间的延时阶梯个数之差，以及获取所述两个边界时对应的所述控制单元发送时钟的两个相位差计算一个所述延时阶梯的延时时间。
本发明还提供了一种获取存储模块内部单位延时阶梯时间的系统，所述存储模块包括存储单元和控制单元，所述存储单元根据所述控制单元发送的时钟信号的上升沿向所述控制单元的信号输入接口发送信号；根据所述控制单元的采样时钟的上升沿对所述控制单元的信号输入接口进行采样；包括：
处理单元，用于控制所述控制单元在至少两个不同相位下分别向所述存储单元发送时钟信号，并分别对所述控制单元的信号输入接口进行延时处理，获取所述信号输入接口的两个边界；
计算单元，用于根据所述信号输入接口的两个边界之间的延时阶梯个数之差计算一个所述延时阶梯的延时时间。
优选的，所述处理单元包括：
延迟模块，用于控制所述控制单元以默认时钟相位向所述存储单元发送时钟信号，对所述信号输入接口进行延时处理；
第一判断模块，用于判断所述信号输入接口的通信状态是否正常；
累计模块，用于累计所述信号输入接口通信异常的次数；
获取模块，用于当所述信号输入接口的通信状态异常时，获取所述信号输入接口延时阶梯个数；
第二判断单元，用于判断所述信号输入接口的通信异常的次数是否小于等于1；
调节模块，当所述信号输入接口的通信状态正常，或所述信号输入接口的通信异常的次数是小于或等于1时，所述调节单元用于调节所述控制单元发送时钟的相位，对所述信号输入接口进行延时处理。
优选的，所述调节模块用于对所述控制单元发送时钟的当前相位进行90度的相移调整，对所述信号输入接口进行延时处理。
优选的，所述计算单元用于根据所述信号输入接口中任一数据接口的两个边界之间的延时阶梯个数之差，以及获取所述两个边界时对应的所述控制单元发送时钟的两个相位差计算一个所述延时阶梯的延时时间。
上述技术方案的有益效果：
本技术方案中，通过调整控制单元向所述存储单元发送时钟信号相位，以及对控制单元的信号输入接口进行延时处理，获取在不同时钟信号相位下对应的信号输入接口的两个边界，再根据不同时钟信号相位下的不同延时阶梯个数计算单个延时阶梯的延时时间，以便于根据实际计算获取的延时阶梯的延时时间对控制单元进行的延时时间进行调整，提高存储模块的稳定性。
附图说明
图1为本发明所述的获取存储模块内部延时阶梯时间的方法的一种实施例的流程图；
图2为本发明所述的获取存储模块内部延时阶梯时间的方法的另一种实施例的流程图；
图3为本发明的控制单元发送的时钟信号在不同相位时信号输入接口的时序图；
图4为本发明的控制单元发送的时钟信号在不同相位时信号输入接口的通信状态示意图；
图5为本发明所述的获取存储模块内部单位延时阶梯时间的系统的一种实施例的模块图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
如图1所示，本发明提供了一种获取存储模块内部延时阶梯时间的方法，所述存储模块包括存储单元和控制单元，所述存储单元根据所述控制单元发送的时钟信号的上升沿向所述控制单元的信号输入接口发送信号；根据所述控制单元的采样时钟的上升沿对所述控制单元的信号输入接口进行采样；所述方法包括下述步骤：
S1.控制所述控制单元在至少两个不同相位下分别向所述存储单元发送时钟信号，并分别对所述控制单元的信号输入接口进行延时处理，获取所述信号输入接口的两个边界；
需要说明的是，存储单元可采用SDIO单元；控制单元可采用SOC芯片。本方法可应用于存储单元向控制单元读操作的过程中。
如图2所示，在优选的实施例中，所述步骤S1中所述控制单元在至少两个不同相位下分别向所述存储单元发送时钟信号，并分别对所述控制单元的信号输入接口进行延时处理，获取所述信号输入接口的两个边界，包括：
S11.所述控制单元以默认时钟相位向所述存储单元发送时钟信号，对所述信号输入接口进行延时处理；
S12.判断所述信号输入接口的通信状态是否正常，若是，执行步骤S15；若否，累计所述信号输入接口通信异常的次数，执行步骤S13；
其中，通信状态异常表示所述通信接口不能正常通信；
S13.获取所述信号输入接口延时阶梯个数，执行步骤S14；
S14.判断所述信号输入接口的通信异常的次数是否小于或等于1，若是执行步骤S15，若否执行步骤S2；
S15.调节所述控制单元发送时钟的相位，对所述信号输入接口进行延时处理，执行步骤S12。
进一步地，在所述步骤S15中调节所述控制单元发送时钟的相位，对所述信号输入接口进行延时处理，包括：
对所述控制单元发送时钟的当前相位进行90度的相移调整，对所述信号输入接口进行延时处理。
需要说明的是，信号输入接口(即：通信接口)包括数据接口和控制接口，在进行接口边界定位时，需逐个对每个接口的边界时刻进行计算。SOC芯片读信号的寄存器有63个delay(延时)设置，每个step(延时阶梯)为50皮秒(ps)，最大为3.150ns，但一个200Mhz的时钟周期为5ns，仅此delay设置是无法找到读信号窗口边界的。在本实施例中根据SDIO读信号的时钟有4个相位，每个周期为5ns，每个相位为1.25ns，同时由于SDIO单元的输出信号和SDIO单元接收到的时钟信号上升沿的时间是固定的，因此，调整存储单元发送时钟信号的相位时，相当于调整SDIO单元向SOC芯片发送的数据信号时间，在SOC内部采样时钟不变的情况下，就能够找到通信接口的窗口边界。
S2.根据所述信号输入接口的两个边界之间的延时阶梯个数之差计算一个所述延时阶梯的延时时间。
在本实施例中，通过调整控制单元向所述存储单元发送时钟信号相位，以及对控制单元的信号输入接口进行延时处理，获取在不同时钟信号相位下对应的信号输入接口的两个边界，再根据不同时钟信号相位下的不同延时阶梯个数计算单个延时阶梯的延时时间，以便于根据实际计算获取的延时阶梯的延时时间对控制单元进行的延时时间进行调整，提高存储模块的稳定性。
在优选的实施例中，在所述S2中根据所述信号输入接口的两个边界之间的延时阶梯个数之差计算一个所述延时阶梯的延时时间，包括：
根据所述信号输入接口中任一数据接口的两个边界之间的延时阶梯个数之差，以及获取所述两个边界时对应的所述控制单元发送时钟的两个相位差计算一个所述延时阶梯的延时时间。
在本实施例中，考虑到信号输入接口可包括数据接口和控制接口，在进行延时阶梯的延时时间计算时，可根据任一的接口在不同控制单元发送时钟相位时对应的边界，进行计算。
作为举例而非限定，以存储单元采用SDIO单元，控制单元采用SOC芯片为例对获取存储模块内部延时阶梯时间的方法进行说明：
如图3-图4所示，SOC芯片在读信号时，保持采样时钟Sample clock固定不变，SOC设置发送时钟信号的相位tx-phase＝2时，此时读信号DATA0_1为delay1，对应表格(参考图4)中的边界值为0x14；当SOC设置发送时钟信号的相位tx-phase＝3时，输出时钟相对于tx-phase＝2，要延时90°输出，对应图中的delay3，也是1.25ns。此时DATA0_2读信号为delay2，对应表格(参考图4)中的边界值为0x5，共有15个延时阶梯，两个相位相差1.25ns，可计算出SOC内部单个延时阶梯约为1.25/15＝0.083nS，即单个延时阶梯为83ps与SOC芯片规格给出的每个step为50ps不相符，采用单个延时阶梯78ps为更加准确的值。
需要说明的是，获取存储模块内部延时阶梯时间的方法还可应用于eMMC(Embedded Multi Media Card)卡或TF(Trans-flash Card)卡的通信接口调整中，以便于满足设计时的布线要求，提高系统的稳定性。
如图5所示，本发明还提供了一种获取存储模块内部单位延时阶梯时间的系统，所述存储模块包括存储单元和控制单元，所述存储单元根据所述控制单元发送的时钟信号的上升沿向所述控制单元的信号输入接口发送信号；根据所述控制单元的采样时钟的上升沿对所述控制单元的信号输入接口进行采样；获取存储模块内部单位延时阶梯时间的系统可包括：处理单元1和计算单元2，其中：
处理单元1，用于控制所述控制单元在至少两个不同相位下分别向所述存储单元发送时钟信号，并分别对所述控制单元的信号输入接口进行延时处理，获取所述信号输入接口的两个边界；
计算单元2，用于根据所述信号输入接口的两个边界之间的延时阶梯个数之差计算一个所述延时阶梯的延时时间。
需要说明的是，存储单元可采用SDIO单元；控制单元可采用SOC芯片。本方法可应用于存储单元向控制单元读操作的过程中。
在本实施例中，通过调整控制单元向所述存储单元发送时钟信号相位，以及对控制单元的信号输入接口进行延时处理，获取在不同时钟信号相位下对应的信号输入接口的两个边界，再根据不同时钟信号相位下的不同延时阶梯个数计算单个延时阶梯的延时时间，以便于根据实际计算获取的延时阶梯的延时时间对控制单元进行的延时时间进行调整，提高存储模块的稳定性。
在优选的实施例中，所述处理单元1包括：
延迟模块，用于控制所述控制单元以默认时钟相位向所述存储单元发送时钟信号，对所述信号输入接口进行延时处理；
第一判断模块，用于判断所述信号输入接口的通信状态是否正常；
累计模块，用于累计所述信号输入接口通信异常的次数；
获取模块，用于当所述信号输入接口的通信状态异常时，获取所述信号输入接口延时阶梯个数；
第二判断单元，用于判断所述信号输入接口的通信异常的次数是否小于等于1；
调节模块，当所述信号输入接口的通信状态正常，或所述信号输入接口的通信异常的次数是小于或等于1时，所述调节单元用于调节所述控制单元发送时钟的相位，对所述信号输入接口进行延时处理。
进一步地，所述调节模块用于对所述控制单元发送时钟的当前相位进行90度的相移调整，对所述信号输入接口进行延时处理。
在优选的实施例中，所述计算单元2用于根据所述信号输入接口中任一数据接口的两个边界之间的延时阶梯个数之差，以及获取所述两个边界时对应的所述控制单元发送时钟的两个相位差计算一个所述延时阶梯的延时时间。
以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。

Claims (6)

1.一种获取存储模块内部延时阶梯时间的方法，所述存储模块包括存储单元和控制单元，所述存储单元根据所述控制单元发送的时钟信号的上升沿向所述控制单元的信号输入接口发送信号；根据所述控制单元的采样时钟的上升沿对所述控制单元的信号输入接口进行采样；其特征在于，所述方法包括下述步骤：
S1.控制所述控制单元在至少两个不同相位下分别向所述存储单元发送时钟信号，并分别对所述控制单元的信号输入接口进行延时处理，获取所述信号输入接口的两个边界；
S2.根据所述信号输入接口的两个边界之间的延时阶梯个数之差以及获取两个边界时对应的所述采样时钟的相位差计算一个所述延时阶梯的延时时间；
所述步骤S1中所述控制单元在至少两个不同相位下分别向所述存储单元发送时钟信号，并分别对所述控制单元的信号输入接口进行延时处理，获取所述信号输入接口的两个边界，包括：
S11.所述控制单元以默认时钟相位向所述存储单元发送时钟信号，对所述信号输入接口进行延时处理；
S12.判断所述信号输入接口的通信状态是否正常，若是，执行步骤S15；若否，累计所述信号输入接口通信异常的次数，执行步骤S13；
S13.获取所述信号输入接口延时阶梯个数，执行步骤S14；
S14.判断所述信号输入接口的通信异常的次数是否小于或等于1：
若是执行步骤S15，
若否则表明找到了所述信号输入接口的两个边界，随后执行步骤S2；
S15.调节所述控制单元发送时钟的相位，对所述信号输入接口进行延时处理，执行步骤S12。
2.根据权利要求1所述的获取存储模块内部延时阶梯时间的方法，其特征在于，在所述步骤S15中调节所述控制单元发送时钟的相位，对所述信号输入接口进行延时处理，包括：
对所述控制单元发送时钟的当前相位进行90度的相移调整，对所述信号输入接口进行延时处理。
3.根据权利要求1所述的获取存储模块内部延时阶梯时间的方法，其特征在于，在所述S2中根据所述信号输入接口的两个边界之间的延时阶梯个数之差计算一个所述延时阶梯的延时时间，包括：
根据所述信号输入接口中任一数据接口的两个边界之间的延时阶梯个数之差，以及获取所述两个边界时对应的所述控制单元发送时钟的两个相位差计算一个所述延时阶梯的延时时间。
4.一种获取存储模块内部单位延时阶梯时间的系统，所述存储模块包括存储单元和控制单元，所述存储单元根据所述控制单元发送的时钟信号的上升沿向所述控制单元的信号输入接口发送信号；根据所述控制单元的采样时钟的上升沿对所述控制单元的信号输入接口进行采样；其特征在于，包括：
处理单元，用于控制所述控制单元在至少两个不同相位下分别向所述存储单元发送时钟信号，并分别对所述控制单元的信号输入接口进行延时处理，获取所述信号输入接口的两个边界；
计算单元，用于根据所述信号输入接口的两个边界之间的延时阶梯个数之差以及获取两个边界时对应的所述采样时钟的相位差计算一个所述延时阶梯的延时时间；
所述处理单元包括：
延迟模块，用于控制所述控制单元以默认时钟相位向所述存储单元发送时钟信号，对所述信号输入接口进行延时处理；
第一判断模块，用于判断所述信号输入接口的通信状态是否正常；
累计模块，用于累计所述信号输入接口通信异常的次数；
获取模块，用于当所述信号输入接口的通信状态异常时，获取所述信号输入接口延时阶梯个数；
第二判断单元，用于判断所述信号输入接口的通信异常的次数是否小于等于1；
调节模块，当所述信号输入接口的通信状态正常，或所述信号输入接口的通信异常的次数是小于或等于1时，所述调节模块用于调节所述控制单元发送时钟的相位，对所述信号输入接口进行延时处理；以及
当所述信号输入接口的通信异常的次数大于1时，所述处理单元获取所述信号输入接口的两个边界。
5.根据权利要求4所述的获取存储模块内部单位延时阶梯时间的系统，其特征在于，所述调节模块用于对所述控制单元发送时钟的当前相位进行90度的相移调整，对所述信号输入接口进行延时处理。
6.根据权利要求4所述的获取存储模块内部单位延时阶梯时间的系统，其特征在于，所述计算单元用于根据所述信号输入接口中任一数据接口的两个边界之间的延时阶梯个数之差，以及获取所述两个边界时对应的所述控制单元发送时钟的两个相位差计算一个所述延时阶梯的延时时间。
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