CN109144909B - 获取存储模块通信接口边界的方法及系统 - Google Patents

获取存储模块通信接口边界的方法及系统 Download PDF

Info

Publication number
CN109144909B
CN109144909B CN201811037335.5A CN201811037335A CN109144909B CN 109144909 B CN109144909 B CN 109144909B CN 201811037335 A CN201811037335 A CN 201811037335A CN 109144909 B CN109144909 B CN 109144909B
Authority
CN
China
Prior art keywords
communication interface
phase
communication
boundary
interface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811037335.5A
Other languages
English (en)
Other versions
CN109144909A (zh
Inventor
冯杰
张坤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Amlogic Shanghai Co Ltd
Original Assignee
Amlogic Shanghai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Amlogic Shanghai Co Ltd filed Critical Amlogic Shanghai Co Ltd
Priority to CN201811037335.5A priority Critical patent/CN109144909B/zh
Publication of CN109144909A publication Critical patent/CN109144909A/zh
Application granted granted Critical
Publication of CN109144909B publication Critical patent/CN109144909B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/16Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668Details of memory controller

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

本发明公开了获取存储模块通信接口边界的方法及系统,属于通信技术领域。获取存储模块通信接口边界的方法为在所述采样时钟为默认相位时,对所述通信接口进行延时处理,识别所述通信接口的通信状态;当所述通信接口的通信状态正常时,调节所述采样时钟的相位,对所述通信接口进行延时处理,获取所述通信接口的边界。本发明通过调整控制单元的通信接口的采样时钟的相位,以及对通信接口进行延时处理,达到找到通信接口的边界的目的,以便于根据通信接口的边界对信号线进行调整,提高存储模块的稳定性。

Description

获取存储模块通信接口边界的方法及系统
技术领域
本发明涉及通信技术领域,尤其涉及一种获取存储模块通信接口边界的方法及系统。
背景技术
在SDIO(Secure Digital Input and Output Card,安全数字输入输出卡)接口使用中,随着频率的增加,SDIO稳定性的问题也慢慢暴露出来。由于SDIO最高频率为200Mhz,一个有效数据周期在5ns(纳秒)左右,然而,对SOC芯片(System-on-a-Chip)读设置(传统方式是根据经验值设置SDIO的读设置)的调整很少能覆盖5ns,无法获取读数据的窗口边界,以及每根信号线的特点,因此也无法准确的对信号线进行调整提高SDIO的稳定性。
发明内容
针对无法获取通信接口边界的问题,现提供一种旨在实现可获取存储模块通信接口边界的方法及系统。
一种获取存储模块通信接口边界的方法,所述存储模块包括存储单元和控制单元,根据所述控制单元的采样时钟的上升沿对所述控制单元的通信接口进行采样;所述方法包括下述步骤:
在所述采样时钟为默认相位时,对所述通信接口进行延时处理,识别所述通信接口的通信状态;
当所述通信接口的通信状态正常时,调节所述采样时钟的相位,对所述通信接口进行延时处理,获取所述通信接口的边界。
优选的,所述当所述通信接口的通信状态正常时,调节所述采样时钟的相位,对所述通信接口进行延时处理,获取所述通信接口的边界,包括:
a1.当所述通信接口的通信状态正常时,对所述采样时钟的当前相位进行90度的相移调整;
a2.对所述通信接口进行延时处理;
a3.识别所述通信接口的通信状态,当所述通信接口的通信状态正常时,返回执行步骤a1;当所述通信接口的通信状态异常时,执行步骤a4;
a4.根据所述默认相位与当前相位之间的相位差以及延时阶梯个数计算所述通信接口的边界时刻。
优选的,在所述步骤a4中根据所述默认相位与当前相位之间的相位差以及延时阶梯个数计算所述通信接口的边界时刻,包括:
根据所述默认相位与当前相位之间的相位差以及所述通信接口中每个数据接口的延时阶梯个数分别计算每个数据接口的边界时刻;
根据所述默认相位与当前相位之间的相位差以及所述通信接口中控制接口的延时阶梯个数计算控制接口的边界时刻。
优选的,所述通信状态异常表示所述通信接口不能正常通信。
本发明还提供了一种获取存储模块通信接口边界的系统,所述存储模块包括存储单元和控制单元,根据所述控制单元的采样时钟的上升沿对所述控制单元的通信接口进行采样;包括:
处理单元,用于在所述采样时钟为默认相位时,对所述控制单元的通信接口进行延时处理;
识别单元,用于识别所述通信接口的通信状态;
相位调节单元,用于当所述通信接口的通信状态正常时,调节采样时钟的相位;
所述处理单元还用于对所述通信接口进行延时处理,获取所述通信接口的边界。
优选的,当所述通信接口的通信状态正常时,所述相位调节单元用于对所述采样时钟的当前相位进行90度的相移调整。
优选的,当所述通信接口的通信状态异常时,所述处理单元还用于根据所述默认相位与当前相位之间的相位差以及延时阶梯个数计算所述通信接口的边界时刻。
优选的,所述处理单元用于根据所述默认相位与当前相位之间的相位差以及所述通信接口中每个数据接口的延时阶梯个数分别计算每个数据接口的边界时刻;
所述处理单元还用于根据所述默认相位与当前相位之间的相位差以及所述通信接口中控制接口的延时阶梯个数计算控制接口的边界时刻。
优选的,所述通信状态异常表示所述通信接口不能正常通信。
上述技术方案的有益效果:
本技术方案中,通过调整控制单元的通信接口的采样时钟的相位,以及对通信接口进行延时处理,达到找到通信接口的边界的目的,以便于根据通信接口的边界对信号线进行调整,提高存储模块的稳定性。
附图说明
图1为本发明所述的获取存储模块通信接口边界的方法的一种实施例的流程图;
图2为本发明所述的获取存储模块通信接口边界的方法的另一种实施例的流程图;
图3为本发明的采样时钟在不同相位时对应的数据接口的时序图;图4为本发明的采样时钟的相位co-phase=3时,数据接口通信状态示意图;
图5为本发明的采样时钟的相位co-phase=2时,数据接口通信状态示意图;
图6为本发明所述的获取存储模块通信接口边界的系统的一种实施例的模块图。
具体实施方式
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例,都属于本发明保护的范围。
需要说明的是,在不冲突的情况下,本发明中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本发明作进一步说明,但不作为本发明的限定。
如图1所示,一种获取存储模块通信接口边界的方法,所述存储模块包括存储单元和控制单元,根据所述控制单元的采样时钟的上升沿对所述控制单元的通信接口进行采样;所述方法包括下述步骤:
S1.在所述采样时钟为默认相位时,对所述通信接口进行延时处理,识别所述通信接口的通信状态;
S2.当所述通信接口的通信状态正常时,调节所述采样时钟的相位,对所述通信接口进行延时处理,获取所述通信接口的边界。
需要说明的是,存储单元可采用SDIO单元;控制单元可采用SOC芯片。本方法应用于存储单元向控制单元读操作的过程中。
进一步地,在步骤S1中,若在所述采样时钟为默认相位时,对所述通信接口进行延时处理后,所述通信接口的通信状态异常时,则根据延时处理的延时阶梯个数计算所述通信接口的边界时刻。
在本实施例中,通过调整控制单元的通信接口的采样时钟的相位,以及对通信接口进行延时处理,达到找到通信接口的边界的目的,以便于根据通信接口的边界对信号线进行调整,提高存储模块的稳定性。
如图2所示,在优选的实施例中,在所述步骤S2中,所述当所述通信接口的通信状态正常时,调节所述采样时钟的相位,对所述通信接口进行延时处理,获取所述通信接口的边界,包括:
a1.当所述通信接口的通信状态正常时,对所述采样时钟的当前相位进行90度的相移调整;
a2.对所述通信接口进行延时处理;
a3.识别所述通信接口的通信状态,当所述通信接口的通信状态正常时,返回执行步骤a1;当所述通信接口的通信状态异常时,执行步骤a4;
进一步地,所述通信状态异常表示所述通信接口不能正常通信。
a4.根据所述默认相位与当前相位之间的相位差以及延时阶梯(step)个数计算所述通信接口的边界时刻。
进一步地,在所述步骤a4中所述根据所述默认相位与当前相位之间的相位差以及延时阶梯个数计算所述通信接口的边界时刻,包括:
根据所述默认相位与当前相位之间的相位差以及所述通信接口中每个数据接口的延时阶梯个数分别计算每个数据接口的边界时刻;
根据所述默认相位与当前相位之间的相位差以及所述通信接口中控制接口的延时阶梯个数计算控制接口的边界时刻。
在本实施例中,通信接口包括数据接口和控制接口,在进行接口边界定位时,需逐个对每个接口的边界时刻进行计算。SOC芯片读信号的寄存器有63个delay(延时)设置,每个step(延时阶梯)为50皮秒(ps),最大为3.150ns,但一个200Mhz的时钟周期为5ns,仅此delay设置是无法找到读信号窗口边界的。本发明根据SDIO读信号的采样时钟有4个相位,每个周期为5ns,每个相位为1.25ns,配合SOC芯片寄存器最大的延时时间3.125ns,可找到读信号的窗口边界。
作为举例而非限定,以存储单元采用SDIO单元,控制单元采用SOC芯片为例对获取存储模块通信接口边界的方法进行说明:
如图3-图4所示,采样时钟的相位co-phase=3(默认相位)时,读信号DATA_IN的整个delay1(0-3f,共63格)数据接口(D0-D3)及控制接口(CMD)都是可以正常通信(图中灰色矩形表示接口正常通信)的,无法看到每个接口的窗口边界。
如图3和图5所示,采样时钟的相位co-phase=2时,相当于将默认相位的采样时钟往左移了1.25ns,并进行延时处理时,可看到读信号DATA_IN的delay2小于delay1,数据接口(D0-D3)及控制接口(CMD)的窗口边界(图中白色矩形表示接口异常通信),CMD要比其他数据晚到4个延时阶梯,如果co-phase=3时,寄存器设置为0,CMD更容易出问题,影响存储模块在读信号时的稳定性。
依据SOC芯片规格为每个step为50ps,以及co-phase=2时,数据接口Data0的最大延时为0x24,十进制为45个steps,信号离左边界的边界时刻为50×45=2250ps=2.25ns;由于默认相位co-hpase=3,co-phase=3和co-hpase=2之差为1.25ns,所以实际信号的左边界为2.25+1.25=3.5ns。
需要说明的是,获取存储模块通信接口边界的方法还可应用于eMMC(EmbeddedMulti Media Card)卡或TF(Trans-flash Card)卡的通信接口调整中,以定位读信号的串口边界,找到每根信号线的信号延时情况,以便于满足设计时的布线要求。
如图6所示,本发明还提供了一种获取存储模块通信接口边界的系统,所述存储模块包括存储单元和控制单元,根据所述控制单元的采样时钟的上升沿对所述控制单元的通信接口进行采样;包括:
处理单元1,用于在所述采样时钟为默认相位时,对所述控制单元的通信接口进行延时处理;
识别单元2,用于识别所述通信接口的通信状态;
相位调节单元3,用于当所述通信接口的通信状态正常时,调节采样时钟的相位;
所述处理单元1还用于对所述通信接口进行延时处理,获取所述通信接口的边界。
进一步地,若在所述采样时钟为默认相位时,对所述通信接口进行延时处理后,所述通信接口的通信状态异常时,则根据延时处理的延时阶梯个数计算所述通信接口的边界时刻。
在本实施例中,通过调整控制单元的通信接口的采样时钟的相位,以及对通信接口进行延时处理,达到找到通信接口的边界的目的,以便于根据通信接口的边界对信号线进行调整,提高存储模块的稳定性。
在优选的实施例中,当所述通信接口的通信状态正常时,所述相位调节单元3用于对所述采样时钟的当前相位进行90度的相移调整。
在优选的实施例中,当所述通信接口的通信状态异常时,所述处理单元1还用于根据所述默认相位与当前相位之间的相位差以及延时阶梯个数计算所述通信接口的边界时刻。
进一步地,所述通信状态异常表示所述通信接口不能正常通信。
在优选的实施例中,所述处理单元1用于根据所述默认相位与当前相位之间的相位差以及所述通信接口中每个数据接口的延时阶梯个数分别计算每个数据接口的边界时刻;
所述处理单元1还用于根据所述默认相位与当前相位之间的相位差以及所述通信接口中控制接口的延时阶梯个数计算控制接口的边界时刻。
以上所述仅为本发明较佳的实施例,并非因此限制本发明的实施方式及保护范围,对于本领域技术人员而言,应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案,均应当包含在本发明的保护范围内。

Claims (6)

1.一种获取存储模块通信接口边界的方法,所述存储模块包括存储单元和控制单元,根据所述控制单元的采样时钟的上升沿对所述控制单元的通信接口进行采样;其特征在于,所述方法包括下述步骤:
在所述采样时钟为默认相位时,对所述通信接口进行延时处理,识别所述通信接口的通信状态;
当所述通信接口的通信状态正常时,调节所述采样时钟的相位,对所述通信接口进行延时处理,获取所述通信接口的边界,具体包括:
a1.当所述通信接口的通信状态正常时,对所述采样时钟的当前相位进行90度的相移调整;
a2.对所述通信接口进行延时处理;
a3.识别所述通信接口的通信状态,当所述通信接口的通信状态正常时,返回执行步骤a1;当所述通信接口的通信状态异常时,执行步骤a4;
a4.根据所述默认相位与当前相位之间的相位差以及延时阶梯个数计算所述通信接口的边界时刻。
2.根据权利要求1所述的获取存储模块通信接口边界的方法,其特征在于,在所述步骤a4中根据所述默认相位与当前相位之间的相位差以及延时阶梯个数计算所述通信接口的边界时刻,包括:
根据所述默认相位与当前相位之间的相位差以及所述通信接口中每个数据接口的延时阶梯个数分别计算每个数据接口的边界时刻;
根据所述默认相位与当前相位之间的相位差以及所述通信接口中控制接口的延时阶梯个数计算控制接口的边界时刻。
3.根据权利要求1所述的获取存储模块通信接口边界的方法,其特征在于,所述通信状态异常表示所述通信接口不能正常通信。
4.一种获取存储模块通信接口边界的系统,所述存储模块包括存储单元和控制单元,根据所述控制单元的采样时钟的上升沿对所述控制单元的通信接口进行采样;其特征在于,包括:
处理单元,用于在所述采样时钟为默认相位时,对所述控制单元的通信接口进行延时处理;
识别单元,用于识别所述通信接口的通信状态;
相位调节单元,用于当所述通信接口的通信状态正常时,调节采样时钟的相位;
所述处理单元还用于对所述通信接口进行延时处理,获取所述通信接口的边界;
当所述通信接口的通信状态正常时,所述相位调节单元用于对所述采样时钟的当前相位进行90度的相移调整;
当所述通信接口的通信状态异常时,所述处理单元还用于根据所述默认相位与当前相位之间的相位差以及延时阶梯个数计算所述通信接口的边界时刻。
5.根据权利要求4所述的获取存储模块通信接口边界的系统,其特征在于,所述处理单元用于根据所述默认相位与当前相位之间的相位差以及所述通信接口中每个数据接口的延时阶梯个数分别计算每个数据接口的边界时刻;
所述处理单元还用于根据所述默认相位与当前相位之间的相位差以及所述通信接口中控制接口的延时阶梯个数计算控制接口的边界时刻。
6.根据权利要求4所述的获取存储模块通信接口边界的系统,其特征在于,所述通信状态异常表示所述通信接口不能正常通信。
CN201811037335.5A 2018-09-06 2018-09-06 获取存储模块通信接口边界的方法及系统 Active CN109144909B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811037335.5A CN109144909B (zh) 2018-09-06 2018-09-06 获取存储模块通信接口边界的方法及系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811037335.5A CN109144909B (zh) 2018-09-06 2018-09-06 获取存储模块通信接口边界的方法及系统

Publications (2)

Publication Number Publication Date
CN109144909A CN109144909A (zh) 2019-01-04
CN109144909B true CN109144909B (zh) 2021-10-19

Family

ID=64827320

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811037335.5A Active CN109144909B (zh) 2018-09-06 2018-09-06 获取存储模块通信接口边界的方法及系统

Country Status (1)

Country Link
CN (1) CN109144909B (zh)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005101653A1 (en) * 2004-04-09 2005-10-27 Micronas Semiconductors, Inc. Apparatus for and method of controlling a feedforward filter of an equalizer
US7903560B2 (en) * 2004-12-30 2011-03-08 Intel Corporation Correlation technique for determining relative times of arrival/departure of core input/output packets within a multiple link-based computing system
TW200802269A (en) * 2006-06-20 2008-01-01 Explore Semiconductor Inc Low voltage differential signal (LVDS) receiver
CN106850179B (zh) * 2016-12-23 2021-09-28 深圳市紫光同创电子有限公司 一种数据窗口查询方法及电路

Also Published As

Publication number Publication date
CN109144909A (zh) 2019-01-04

Similar Documents

Publication Publication Date Title
WO2019218753A1 (zh) 一种dqs位置调整方法和装置
US7161854B2 (en) Jitter and skew suppressing delay control apparatus
CN111506527B (zh) 数字高速并行总线自适应区间校正方法、装置及存储介质
TWI444835B (zh) A master controller for correcting the sampling phase, a semiconductor device, and a method for correcting the same
CN101232363B (zh) 相位调节功能评估方法,传输容限测量方法以及信息处理装置
US7778093B2 (en) Memory control circuit capable of dynamically adjusting deglitch windows, and related method
CN115312092B (zh) 门控数据选通信号生成电路及其信号生成方法和装置
US11270745B2 (en) Method of foreground auto-calibrating data reception window and related device
KR101217937B1 (ko) 고속의 외부 메모리 인터페이스를 위한 적응적 디지털 phy
CN109144909B (zh) 获取存储模块通信接口边界的方法及系统
CN109167705B (zh) 获取存储模块内部延时阶梯时间的方法及系统
CN109359067B (zh) 获取存储模块内部延时阶梯时间的方法及系统
CN109144912B (zh) 获取存储模块通信接口边界的方法及系统
CN101527555A (zh) 取样电路及取样方法
US20030223278A1 (en) Dynamically centered setup-time and hold-time window
CN109359010B (zh) 获取存储模块内部传输延时的方法及系统
US10725681B2 (en) Method for calibrating the read latency of a DDR DRAM module
CN116156575A (zh) eMMC的速率模式控制方法及装置、存储介质、终端
CN109286535B (zh) 获取存储模块内部延时阶梯时间的方法及系统
CN109450755B (zh) 增强存储模块总线接口的稳定性余量的方法及系统
CN107168902B (zh) 一种利用dma实现高速can波特率的自动识别方法
CN205179007U (zh) 减小芯片输入端口所需建立保持时间的电路
CN115238617A (zh) 芯片后仿验证中信号采样延迟时间的自动计算方法及系统
CN109284239B (zh) 获取存储模块内部延时阶梯时间的方法及系统
US10916278B1 (en) Memory controller and memory data receiving method for generate better sampling clock signal

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant