CN111506527B - 数字高速并行总线自适应区间校正方法、装置及存储介质 - Google Patents

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Abstract

本发明公开了一种数字高速并行总线自适应区间校正方法，通过是高频率时钟采样DQS信号并定位所述DQS信号的上升沿，下降沿，在每个所述DQS信号的同步高低电平区间内利用高频时钟加动态相位调整技术分别进行多次采样，对多频点多相位点采样数据进行对比分析，确定最佳采样区间，并将最有采样相位及高频定位点反馈到控制端，自适应调节校正采样点，在控制器内部建立周期性device采样温度LUT查找表，板级PCB走线预估长度和延时参数LUT查找表；结合CPU出厂默认setup和hold参数，通过自适应算法建立高频时钟采样区间与可调延迟线的算法对应关系，在应用软件层配置device时钟，明确PCB级走线参数，控制器内部自动保证驱动采样数据的准确性。

Description

数字高速并行总线自适应区间校正方法、装置及存储介质
技术领域
本发明涉及SD主机控制器通信技术领域，具体来说，涉及一种数字高速并行总线自适应区间校正方法、装置及存储介质。
背景技术
安全数码(Secure digital，SD)卡是一种基于半导体快闪记忆器的存储设备。SD卡最早由日本松下、东芝和美国的闪迪公司与1999年8月共同开发研制。2000年，这三家公司发起成立了SD协会(Secure digital association，SDA)，阵容强大，吸引了大量的国际知名厂商参加。其中包括IBM、Microsoft、Motorola、NEC、Samsung等。在这些领导厂商的推动下，SD卡已经成为目前消费类数码设备中应用最为广泛的一种存储卡。
为了能够与SD卡之间保持高效的通讯，SD控制器(SD host)需要与SD卡之间保持通讯连接。而在实际的印刷电路板(Printed circuit board，PCB)上，上述通讯连接一般就是PCB走线。而由于不同的PCB上元器件的布局不同，用于连接所述SD控制器与所述SD卡的走线的长度不同。这就造成了信号由SD控制器传输至SD卡，或者有SD卡传输至SD控制器时，会产生一定的相位延迟(Phase delay)。SD3.00主机控制器和以往的SD主机控制器相比，主要区别在于物理接口的变化和时钟频率的变化。在SD3.00的UHS-I传输模式中，时钟频率高达208MHz，有效数据窗口只有2.88ns，加上电路延迟和时钟相位的温漂，采样时钟的相位必须进行动态调整，才能正确地采样SD卡的数据。SD卡的原始时钟信号与外部时钟信号之间存在相位延迟。所述SD卡的原始时钟信号是SD卡接收到的时钟信号。外部时钟信号就是所述SD卡控制器发送的时钟信号。由于这种相位延迟的存在，会导致在SD控制器端不能准确的读取到信号线上的反馈信号。一旦错误的读取所述反馈信号，就会造成SD卡与整个系统之间不兼容的问题。
针对相关技术中的问题，目前尚未提出有效的解决方案。
发明内容
针对相关技术中的上述技术问题，本发明提出一种数字高速并行总线自适应区间校正方法，能够无需再关注驱动采样点漂移问题，自适应调节校正采样点从而使得DDR高频采样相位得以自动校正。
为实现上述技术目的，本发明的技术方案是这样实现的：
一种数字高速并行总线自适应区间校正方法，通过是高频率时钟采样DQS信号并定位所述DQS信号的上升沿，下降沿，在每个所述DQS信号的同步高低电平区间内利用高频时钟加动态相位调整技术分别进行多次采样，对多频点多相位点采样数据进行对比分析，确定最佳采样区间，并将最有采样相位及高频定位点反馈到控制端，自适应调节校正采样点。
更进一步地，对所述DQS信号加延时调节作为输入数据同步采样时钟或者采用数字移相加上物理延迟线移相相结合对高频相位进行调整。
更进一步地，设置动态校验反馈路径，校验调整后的相位结果保存到用户寄存器作为固定修正值选择配置到采样控制端口。
更进一步地，校验调整后的相位结果作为一个基准调整信息直接反馈到采样控制端口，并在该基准调整信息的范围内小幅调整。
更进一步地，该自适应区间校正方法适用于SD协议总线类设备或者适用于其他高速外设。
更进一步地，在控制器内部建立周期性device采样温度LUT查找表，板级PCB走线预估长度和延时参数LUT查找表；结合CPU出厂默认setup和hold参数，通过自适应算法建立高频时钟采样区间与可调延迟线的算法对应关系，在应用软件层配置device时钟，明确PCB级走线参数，控制器内部自动保证驱动采样数据的准确性。
更进一步地，所述自适应调节校正采样点进一步包括：多变量因子的粗细延时嵌套自适用调整策略，每个因子权重根据内部所述LUT查找表采用单独的状态机进行调节。
更进一步地，结合device内部固定tuning块机制，利用device同频时钟和数字延时集合多个物理延时单元进行相位调节,通过对延时单元数量与粒度的调整确定device数据的中间相位采样点，数据采样相位通过状态机循环策略自动设置控制器端相对device驱动采样时钟延时机制来定位，最终达到采样时钟数据的中心对齐，其中，延迟单元的数量和\或粒度跟随控制器支持的DEVICE频率范围自动调整。
本发明进一步公开了一种电子装置，包括：处理器；以及，存储器，用于存储所述处理器的可执行指令；其中，所述处理器配置为经由执行所述可执行指令来执行上述的数字高速并行总线自适应区间校正方法。
本发明进一步公开了一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现上述的数字高速并行总线自适应区间校正方法。
本发明的有益效果：通过对多频点多相位点采样数据的稳定性比对分析，确定最佳采样区间，并将最有采样相位及高频定位点反馈到控制端，自适应调节校正采样点从而使得DDR高频采样相位得以自动校正，同时建立周期性device采样温度LUT查找表，进而达到可无需再关注驱动采样点漂移问题，控制器内部自动保证驱动采样数据的准确性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是根据本发明实施例所述的同频相位校正采样图；
图2是根据本发明实施例所述的高频相位校正采样图；
图3是根据本发明实施例所述的区间采样调整路径图；
图4是根据本发明实施例所述的多采样点数据校正框图；
图5是根据本发明实施例所述的动态校验反馈路径图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本发明保护的范围。
如图1-5所示，根据本发明实施例所述的一种数字高速并行总线自适应区间校正方法，通过是高频率时钟采样DQS信号并定位所述DQS信号的上升沿，下降沿，在每个所述DQS信号的同步高低电平区间内利用高频时钟加动态相位调整技术分别进行多次采样，对多频点多相位点采样数据进行对比分析，确定最佳采样区间，并将最有采样相位及高频定位点反馈到控制端，自适应调节校正采样点。
更进一步地，对所述DQS信号加延时调节作为输入数据同步采样时钟或者采用数字移相加上物理延迟线移相相结合对高频相位进行调整。
更进一步地，设置动态校验反馈路径，校验调整后的相位结果保存到用户寄存器作为固定修正值选择配置到采样控制端口。
更进一步地，校验调整后的相位结果作为一个基准调整信息直接反馈到采样控制端口，并在该基准调整信息的范围内小幅调整。
更进一步地，该自适应区间校正方法适用于SD协议总线类设备或者适用于其他高速外设。
更进一步地，在控制器内部建立周期性device采样温度LUT查找表，板级PCB走线预估长度和延时参数LUT查找表；结合CPU出厂默认setup和hold参数，通过自适应算法建立高频时钟采样区间与可调延迟线的算法对应关系，在应用软件层配置device时钟，明确PCB级走线参数，控制器内部自动保证驱动采样数据的准确性。
更进一步地，所述自适应调节校正采样点进一步包括：多变量因子的粗细延时嵌套自适用调整策略，每个因子权重根据内部所述LUT查找表采用单独的状态机进行调节。
更进一步地，结合device内部固定tuning块机制，利用device同频时钟和数字延时集合多个物理延时单元进行相位调节,通过对延时单元数量与粒度的调整确定device数据的中间相位采样点，数据采样相位通过状态机循环策略自动设置控制器端相对device驱动采样时钟延时机制来定位，最终达到采样时钟数据的中心对齐，其中，延迟单元的数量和\或粒度跟随控制器支持的DEVICE频率范围自动调整。
本发明进一步公开了一种电子装置，包括：处理器；以及，存储器，用于存储所述处理器的可执行指令；其中，所述处理器配置为经由执行所述可执行指令来执行上述的数字高速并行总线自适应区间校正方法。
本发明进一步公开了一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现上述的数字高速并行总线自适应区间校正方法。
综上所述，借助于本发明的上述技术方案，通过对多频点多相位点采样数据的稳定性比对分析，确定最佳采样区间，并将最有采样相位及高频定位点反馈到控制端，自适应调节校正采样点从而使得DDR高频采样相位得以自动校正，同时建立周期性device采样温度LUT查找表，进而达到可无需再关注驱动采样点漂移问题，控制器内部自动保证驱动采样数据的准确性。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。
本领域技术人员应明白，本申请的实施例可提供为方法、系统或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

Claims (9)

1.一种数字高速并行总线自适应区间校正方法，其特征在于，通过是高频率时钟采样DQS信号并定位所述DQS信号的上升沿，下降沿，在每个所述DQS信号的同步高低电平区间内利用高频时钟加动态相位调整技术分别进行多次采样，对多频点多相位点采样数据进行对比分析，确定最佳采样区间，并将最有采样相位及高频定位点反馈到控制端，自适应调节校正采样点；在控制器内部建立周期性device采样温度LUT查找表，板级PCB走线预估长度和延时参数LUT查找表；结合CPU出厂默认setup和hold参数，通过自适应算法建立高频时钟采样区间与可调延迟线的算法对应关系，在应用软件层配置device时钟，明确PCB级走线参数，控制器内部自动保证驱动采样数据的准确性。
2.根据权利要求1所述的一种数字高速并行总线自适应区间校正方法，其特征在于，对所述DQS信号加延时调节作为输入数据同步采样时钟或者采用数字移相加上物理延迟线移相相结合对高频相位进行调整。
3.根据权利要求2所述的一种数字高速并行总线自适应区间校正方法，其特征在于，设置动态校验反馈路径，校验调整后的相位结果保存到用户寄存器作为固定修正值选择配置到采样控制端口。
4.根据权利要求3所述的一种数字高速并行总线自适应区间校正方法，其特征在于，校验调整后的相位结果作为一个基准调整信息直接反馈到采样控制端口，并在该基准调整信息的范围内小幅调整。
5.根据权利要求4所述的一种数字高速并行总线自适应区间校正方法，其特征在于，该自适应区间校正方法适用于SD协议总线类设备或者适用于其他高速外设。
6.根据权利要求1所述的一种数字高速并行总线自适应区间校正方法，其特征在于，所述自适应调节校正采样点进一步包括：多变量因子的粗细延时嵌套自适用调整策略，每个因子权重根据内部所述LUT查找表采用单独的状态机进行调节。
7.根据权利要求6所述的一种数字高速并行总线自适应区间校正方法，其特征在于，结合device内部固定tuning块机制，利用device同频时钟和数字延时集合多个物理延时单元进行相位调节,通过对延时单元数量与粒度的调整确定device数据的中间相位采样点，数据采样相位通过状态机循环策略自动设置控制器端相对device驱动采样时钟延时机制来定位，最终达到采样时钟数据的中心对齐，其中，延迟单元的数量和\或粒度跟随控制器支持的DEVICE频率范围自动调整。
8.一种电子装置，其特征在于，包括：
处理器；以及，
存储器，用于存储所述处理器的可执行指令；
其中，所述处理器配置为经由执行所述可执行指令来执行权利要求1-7任一项所述的数字高速并行总线自适应区间校正方法。
9.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求1-7任一项所述的数字高速并行总线自适应区间校正方法。
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