KR20120063736A - 비휘발성 메모리 장치 - Google Patents

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Abstract

본 발명은 비휘발성 메모리 장치에 관한 것으로서, 읽기 동작에서 발생할 수 있는 오동작을 방지하고 동작의 신뢰성을 높일 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 저항값의 변화에 따라 단위 셀에 데이터의 리드 또는 라이트가 이루어지는 셀 어레이, 단위 셀에 흐르는 전류와 글로벌 기준 전류를 비교하여 데이터를 감지하는 감지증폭기, 및 액세스 되는 단위 셀의 위치에 따라 글로벌 기준 전류의 레벨을 상이하게 제어하는 글로벌 기준 전류 생성 회로를 포함한다.

Description

비휘발성 메모리 장치{Nonvolatile memory device}
본 발명은 비휘발성 메모리 장치에 관한 것으로, 단위 셀에 저장된 데이터를 외부로 출력하는 읽기 동작 중 데이터의 감지 및 전달이 안정적으로 이루어질 수 있도록 비휘발성 메모리 장치의 동작 안정성을 높이는 기술이다.
반도체 메모리 장치는 데이터를 일시적 또는 영구히 저장할 수 있도록 발전되어 왔다. 이러한 반도체 메모리 장치는 여러 전자장치 혹은 전자장비에 사용되거나 개인용 휴대형 기기에도 광범위하게 사용되고 있다. 일반적인 반도체 메모리 장치는 데이터를 자유롭게 읽거나 쓸 수 있으며, 기존의 데이터를 갱신하는 것도 손쉽게 할 수 있다.
반도체 메모리 장치는 보다 더 많은 양의 데이터를 저장할 수 있으면서 동작에 필요한 소비전력이 작고 동작 속도는 빨라지도록 개발되고 있다. 비휘발성 메모리로는 노아(NOR) 플래시 메모리 장치 또는 낸드(NAND) 플래시 메모리 장치가 주로 사용되어 왔으나, 기존의 플래시 메모리 장치는 동작 속도가 느리다는 단점이 있다. 이를 극복하기 위해 마그네틱램(Magnetic RAM) 또는 자기 메모리로 일컬어지는 자성체 소자를 이용한 비휘발성 고체 메모리가 제안되었다.
자성체 소자를 이용한 비휘발성 메모리는 자료 처리 속도가 빠를 뿐 아니라 집적도가 높고 소비전력이 적은 DRAM의 특성과 전원이 꺼져도 자료가 지워지지 않는 플래시 메모리의 특성을 모두 가진다. 전기충전 방식으로 정보를 저장하는 디램(DRAM)과는 달리, 자성체 소자를 이용한 비휘발성 메모리는 자기저항효과를 이용하여 정보를 저장하며 거대자기저항(Gaint Magneto Resistive, GMR)소자와 터널링자기저항(Tunneling Magneto Resistance, TMR)소자를 이용할 수 있다.
도 1은 일반적인 비휘발성 메모리 장치의 읽기 동작을 설명하기 위한 회로도이다.
일반적인 비휘발성 메모리 장치는 단위 셀(110), 비트 라인(120), 소스 라인(130), 감지증폭기(140), 제 1스위칭부(150), 제 2스위칭부(160), 제 3스위칭부(170) 및 제 4스위칭부(180)를 포함한다.
여기서, 단위 셀(110)은 MTJ (Magnetic Tunneling Junction) 소자(112) 및 셀 트랜지스터(114)를 포함한다. MTJ 소자(112)는 저항 RMTJ 값을 가지며, 셀 트랜지스터(114)는 워드라인 WL에 의해 제어된다.
비트 라인(120)은 MTJ 소자(112)와 연결되어 비트라인 저항 RBL 값을 갖는다. 소스 라인(130)은 셀 트랜지스터(114)의 일 단과 제 2스위칭부(160) 사이에 연결되어 소스라인 저항 RSL 값을 갖는다.
감지증폭기(140)는 전류원 IREF, 스위칭 소자, 및 증폭기를 포함하여 단위 셀(110)에 저장된 데이터를 감지 및 증폭한다. 여기서, 전류원 IREF는 코아전압(VCORE)에 따라 비트라인 전류 IBIT를 생성한다. 그리고, 증폭기는 전류원 IREF에 의해 생성된 전압과 기준전압 VREF를 비교하여 출력전압 VOUT을 출력한다. 스위칭 소자는 전압 억제 신호 VCMP에 의해 제어되어 전류원 IREF에 의해 생성된 비트라인 전류 IBIT의 레벨을 제한한다.
통상적으로 메모리는 구조적으로 단일 셀 상태가 아닌 다수의 셀로 구성된 어레이 형태를 가지게 된다. 이에 따라, 특정 단위 셀(110)의 정보를 얻기 위해서는 특정 단위 셀(110)을 선택하기 위한 제 1스위칭부(150), 제 2스위칭부(160), 제 3스위칭부(170) 및 제 4스위칭부(180)와, 공통 신호선(120,130)의 기생 저항을 거쳐야 한다.
제 1스위칭부(150)는 디코더의 출력인 선택신호 SEL에 대응하여 단위 셀(110)을 선택할 때 비트 라인(120)과 감지 증폭기(140)의 연결을 제어한다. 또한, 제 2스위칭부(160)는 디코더의 출력인 선택신호 SEL에 대응하여 단위 셀(110)을 선택할 때 소스 라인(130)과 제 4스위칭부(180)의 연결을 제어한다. 제 3 및 제 4스위칭부(170, 180)는 외부에서 입력된 읽기 제어신호 RDE에 대응하여 읽기 동작을 제어한다.
도 1에서는 비휘발성 메모리 장치에서의 읽기 동작시 단위 셀(110)을 포함한 경로에 흐르는 전류 IBIT를 설명하기 위하여, 모든 구성요소들이 가지는 저항값의 관점으로 도시하고 있다.
자기 메모리와 같은 비휘발성 메모리 장치에서 데이터는 MTJ 소자(112)에 저항 값으로 저장된다. 일반적으로, MTJ 소자(112)는 두 개의 강자성층 사이에 하나의 절연층이 포함된 3층 구조로 형성된다. 이러한 비휘발성 메모리 장치는 MTJ 소자(112)에 인가되는 전류 방향에 따라 강자성층의 자화 방향이 결정되고, 이에 따라 다른 저항값을 가지는 것이 특징이다.
이러한 자기 메모리에 저장된 정보를 얻고자 할 경우 MTJ 소자(112)의 양단에 일정한 전압을 인가한 뒤 흐르는 전류를 측정하여 MTJ 소자(112)의 상태가 높은 저항(RH)인지 낮은 저항(RL) 인지를 판별하면 된다.
일례로, '0' 또는 '1'의 디지털 데이터는 MTJ 소자(112)의 저항값에 따라 결정되는데, MTJ 소자(112)의 저항값이 일정 기준 저항보다 큰 경우와 작은 경우로 구분하여 저장된 데이터가 무엇인지를 인지할 수 있다.
즉, MTJ 소자(112)의 저항 RMTJ 값이 큰 경우는 MTJ 소자(112)를 구성하는 두 개의 자성체의 자기 방향이 서로 정반대인 상태이다. 반면에, MTJ 소자(112)의 저항 RMTJ 값이 작은 경우는 MTJ 소자(112)를 구성하는 두 개의 자성체의 자기 방향이 서로 평행인 상태이다.
여기서, 단위 셀(110)에 포함된 MTJ 소자(112)의 저항 RMTJ은 데이터에 따라 변화되지만, 저항 RMTJ을 제외한 다른 구성요소들의 저항값은 데이터에 따라 변하지 않는다. 즉, 단위 셀(110)을 선택하거나 읽기 동작을 수행하기 위한 제 1~제 4스위칭부(150~180)의 저항, 비트 라인(120) 및 소스 라인(130)의 저항 RBL,RSL은 데이터에 따라 변하지 않는 고정 값이다.
읽기 동작을 수행하면, 단위 셀(110)의 일 단에 데이터를 감지하기 위한 센싱 전압(VRD)을 인가하고 다른 일 단에 접지 전압을 인가하여, 단위 셀(110)에 흐르는 전류 IBIT를 측정한다. 이때, 감지증폭기(140)는 측정된 전류 IBIT를 기준값 VREF과 비교하여 MTJ 소자(112)의 저항값이 일정 기준보다 큰 상태인지 작은 상태인지를 판별한다.
통상적으로 비휘발성 메모리 장치는 하나의 단위 셀(110)에 개별적으로 감지증폭기(140)가 연결되어 있지 않고, 다수의 단위 셀(110)을 포함하는 셀 어레이의 형태에 감지 증폭기(140)가 연결되어 있다.
또한, 읽기 동작시 센싱 전압 VRD은 단위 셀(110) 하나만을 통과하는 것이 아니라 각각 고유의 저항값을 가지는 다수의 구성요소들을 거치기 때문에, 읽기 동작시 단위 셀(110)에 흐르는 전류 IBIT의 값은 매우 작다.
전류 IBIT의 값이 작다는 것은 데이터에 대응하여 출력될 신호의 세기가 매우 작다는 것인데, 이러한 신호의 세기를 정의하는 수치로 TMR이라는 값을 사용한다.
TMR은 MTJ 소자(112)의 두 상태의 저항값의 차를 작은 상태의 저항값으로 나눈 것으로 정의된다. 즉, 수식으로는 TMR = (RH-RL)/RL*100[%] 로 나타낼 수 있다.
하지만, 비휘발성 메모리 장치에서는 하나의 MTJ 소자(112)의 TMR이 약 100% 정도일 때, 도 1과 같이 실제 비휘발성 메모리 장치 내 포함된 셀 어레이에서 읽기 경로에 따라 TMR을 측정하면 다른 구성요소들의 기생저항에 의한 효과로 인해 30% 수준으로 떨어지게 된다.
감지 증폭기(140)에서 전압 억제 신호(clamping control signal, VCMP)에 대응하여 코어 전압(VCORE)을 읽기 경로에 인가할 수 있다. 이는 센싱 전압 VRD을 일정 레벨 이하로 제한하기 위한 것인데, MTJ 소자(112)에 과도한 전류가 흐르게 되어 물성이 파괴되거나 열화 되는 것을 방지할 수 있다.
도 2는 도 1에 도시된 비휘발성 메모리 장치의 읽기 동작시 흐르는 전류 IBIT를 설명하기 위한 그래프이다.
읽기 동작을 살펴보면, 전압 억제 신호 VCMP에 대응하여 센싱 전압 VRD이 일정 레벨 이하로 제어된다. 그리고, 읽기 제어 신호 RDE 및 단위 셀을 선택하기 위한 선택신호 SEL, 워드라인 WL이 활성화되면, 데이터에 대응하여 전류 IBIT가 읽기 경로를 따라 흐르게 된다.
그러면, MTJ 소자(112)에 저장된 정보에 따라 전류량이 달라지게 된다. 즉, MTJ 소자(112)의 저항이 큰 경우 데이터에 대응하여 흐르는 전류 IBIT는 기준 전류 IREF보다 작은 전류(IH)가 흐르게 된다. 그리고, MTJ 소자(112)의 저항이 작은 경우 데이터에 대응하여 흐르는 전류 IBIT는 기준 전류 IREF보다 큰 전류(IL)가 흐르게 된다. 여기서, 작은 전류(IH)와 큰 전류(IL)는 항상 일정한 값이 아니라 동작 환경에 따라 변화한다.
도 2에 도시된 그래프의 가로 축은 데이터 전류 IBIT의 값을 나타내고, 세로 축은 데이터 전류 IBIT의 값을 가지는 셀의 상대 돗수인 P(I)를 나타낸다.
도 2에서와 같이, 감지 증폭기(140)는 전류 IBIT가 기준 전류 IREF보다 큰 값인지 작은 값인지를 비교하여 단위 셀(110)에 저장된 데이터를 인식한다. 이때, 읽기 동작에 오류가 발생하지 않으려면 기준 전류 IREF가 항상 작은 전류(IH)와 큰 전류(IL)의 사이 범위를 유지하여야 한다. 그리고, 감지 증폭기(140)의 동작 마진이 가장 크기 위해서는 기준 전류 IREF가 작은 전류(IH)와 큰 전류(IL)의 중간값을 가져야 한다.
도 2에서와 같이 절대 기준전류 방식을 사용하게 되면, 기준 전류 IREF는 항상 일정한 값을 유지하고 있다. 이에 따라, 기준 전류 IREF를 생성하는 회로를 간단하게 구현할 수 있게 된다. 이때, 감지 증폭기(140)의 동작 마진을 가장 크게 하기 위해서는 전류 IBIT의 상대 도수(relative frequency)인 P(I)의 분포가 가장 큰 경우가 되도록 셀 어레이를 설계해야 한다.
하지만, P(I)의 분포 형태는 항상 일정한 모양을 유지하는 것이 아니다. 데이터 전류 분포, 즉 P(I)의 위치 및 모양의 변화를 일으키는 요인 중 하나는 도 1에서 설명된 읽기 경로 상에 존재하는 저항의 변화이다.
구체적으로, 읽기 동작 시 선택된 특정 단위 셀(110)이 셀 어레이 내 어느 위치에 있느냐에 따라 영향을 받을 수 있다. 즉, 비트라인 저항 RBL 및 소스라인 저항 RSL이나, 각종 스위치 역할을 하는 제 1 내지 제 4스위칭부(150~180)에서 트랜지스터의 저항, 및 센싱 전압 VRD의 공급에서 발생하는 저항 등이 그 예가 된다. 또한, 비휘발성 메모리 장치의 제조 과정에서 MTJ 소자(112)의 공정 변동에 따른 저항값 변화도 P(I)의 위치 및 모양의 변화를 가져올 수 있다.
전술한 요인들로 인해 P(I)의 위치 및 모양의 변화가 발생함에도 불구하고 일정한 값의 기준 전류 IREF를 이용하여 데이터를 감지 증폭하는 경우, 감지 증폭기(140)의 동작 마진이 감소할 수 있다. 최악의 경우 데이터를 정확하게 감지하지 못하는 오동작이 일어날 수도 있다.
도 3은 도 2의 문제점을 개선하기 위한 비휘발성 메모리 장치의 읽기 동작시 흐르는 전류 IBIT를 설명하기 위한 그래프이다.
읽기 동작시 단위 셀(110)에 흐르는 전류 IBIT를 감지 증폭하는 감지 증폭기(140)의 동작 마진을 크게 하기 위해, 기준 전류 IREF가 일정한 값을 갖는 절대 기준전류 방식을 사용하는 것이 아니라, 상대 기준전류 방식을 사용하게 된다. 상대 기준전류 방식은 전류 IBIT의 상대 도수인 P(I)의 변동에 대응하여 기준 전류 IREF의 전류 값도 변동시키게 된다.
이러한 상대 기준전류 방식은 센싱 마진을 유지할 수 있기 때문에 작은 세기의 단위 셀(110) 정보를 읽어낼 수 있는 장점이 있다. 하지만, 기준 전류 IREF를 변동하기 위해 기준 전류 IREF를 생성하는 회로의 면적이 더 증가하게 되고 전력 소모도 커지는 단점이 있다.
도 4는 도 3에서 설명된 상대 기준전류 방식을 구현한 비휘발성 메모리 장치를 설명하기 위한 회로도이다.
종래의 비휘발성 메모리 장치는 단위 셀(410), 비트 라인(420), 소스 라인(430), 감지증폭기(440), 제 1스위칭부(450), 제 2스위칭부(460), 제 3스위칭부(470), 제 4스위칭부(480) 및 기준 전류 생성부(490)를 포함한다.
여기서, 단위 셀(410)은 MTJ (Magnetic Tunneling Junction) 소자(412) 및 셀 트랜지스터(414)를 포함한다. MTJ 소자(412)는 저항 RMTJ 값을 가지며, 셀 트랜지스터(414)는 워드라인 WL에 의해 제어된다. 여기서, 저항 RMTJ은 저항 RH 또는 저항 RL 값을 가질 수 있다.
비트 라인(420)은 MTJ 소자(412)와 연결되어 비트라인 저항 RBL 값을 갖는다. 소스 라인(430)은 셀 트랜지스터(414)의 일 단과 제 2스위칭부(460) 사이에 연결되어 소스라인 저항 RSL 값을 갖는다.
감지증폭기(440)는 전류 공급 소자, 스위칭 소자 및 증폭기를 포함하여 단위 셀(410)에 저장된 데이터를 감지 및 증폭한다. 여기서, 전류 공급 소자는 코아전압(VCORE)에 따라 기준전류 IREF를 생성한다. 그리고, 증폭기는 기준전류 IREF에 의해 생성된 전압과 기준전압 VREF을 비교하여 출력전압 VOUT을 출력한다. 스위칭 소자는 전압 억제 신호 VCMP에 의해 제어되어 기준전류 IREF에 의해 생성된 비트라인 전류 IBIT의 레벨을 제어한다.
또한, 제 1스위칭부(450)는 디코더의 출력인 선택신호 SEL에 대응하여 단위 셀(410)을 선택할 때 비트 라인(420)과 감지 증폭기(440)의 연결을 제어한다. 또한, 제 2스위칭부(460)는 디코더의 출력인 선택신호 SEL에 대응하여 단위 셀(110)을 선택할 때 소스 라인(430)과 제 4스위칭부(480)의 연결을 제어한다. 제 3 및 제 4스위칭부(470, 480)는 외부에서 입력된 읽기 제어신호 RDE에 대응하여 읽기 동작을 제어한다.
도 1에 도시된 비휘발성 메모리 장치의 감지 증폭기(140)는 도 2에서 설명한 것과 같이 일정한 값의 기준 전류 IREF를 사용하는 절대 기준전류 방식으로 데이터를 감지하였다.
하지만, 도 3에서와 같이 상대 기준전류 방식을 구현한 비휘발성 메모리 장치는 도 4에서와 같이 기준 전류 생성부(490)를 추가로 구비한다.
기준 전류 생성부(490)는 읽기 동작이 일어나는 경로를 복제하여 형성한다. 읽기 경로에 포함된 다수의 구성요소를 복제하였기 때문에, 실제 읽기 동작시 읽기 경로에서 전류 IBIT의 상대 도수인 P(I)의 변동이 유발되더라도 기준 전류 생성부(490) 내에도 동일하게 적용되어 기준 전류 IREF를 변동시킬 수 있다.
기준 전류 생성부(490)에는 읽기 경로를 복제한 두 개의 경로를 포함하고 있는데, 디지털 데이터에 대응하여 그 중 하나에 포함된 MTJ 소자는 저항(RL)이 높고 다른 하나에 포함된 MTJ 소자의 저항(RH)은 낮은 것이 특징이다.
두 경로에서 데이터가 '0' 또는 '1' 일 때에 대응하여 흐르는 큰 전류(IL)와 작은 전류(IH)를 구현할 수 있고 전압 억제 신호 VCMP를 게이트 전압으로 받는 두 NMOS트랜지스터의 소스(Source) 단자를 단락시키게 된다. 따라서, 기준 전류 생성부(490)는 감지 증폭기(440)의 동작 마진을 최대로 하기 위해 작은 전류(IH)와 큰 전류(IL)의 중간값을 기준 전류 IREF로 출력할 수 있다.
도 5는 도 3에서 설명된 상대 기준전류 방식을 구현한 비휘발성 메모리 장치의 다른 예를 설명하기 위한 구성도이다.
종래의 비휘발성 메모리 장치는 셀 어레이(510), 기준 셀 어레이(520), 컬럼 선택 회로(530), 감지증폭기(540), 기준 전류 생성기(550) 및 쓰기 드라이버(560)를 포함한다.
여기서, 셀 어레이(510)는 복수개의 워드라인 WL1~WLn과, 복수개의 소스라인 SL1~SLn 및 복수개의 비트라인 BL1~BLn이 교차하는 영역에 다수의 단위 셀을 포함한다.
기준 셀 어레이(520)는 복수개의 워드라인 WL1~WLn과, 복수개의 기준 소스라인 RFSL1,RFSL2 및 복수개의 기준 비트라인 RFBL1,RFBL2이 교차하는 영역에 다수의 기준 셀을 포함하여 셀 어레이(510)를 복제하여 형성한다. 컬럼 선택 회로(530)는 셀 어레이(510) 및 기준 셀 어레이(520)를 선택적으로 액세스한다.
감지 증폭기(540)는 노말 리드 동작시 또는 기준 셀의 라이트/검증 동작시 셀 어레이(510) 및 기준 셀 어레이(520) 내 선택된 단위 셀로부터 데이터를 감지 및 증폭한다. 기준 전류 생성기(550)는 기준 셀 어레이(520)와 연결되어 노말 리드 동작시 감지 증폭기(540)에 기준 전류 IREF를 공급한다.
쓰기 드라이버(560)는 노말 라이트 동작시 또는 기준 셀의 라이트 동작시 셀 어레이(510) 및 기준 셀 어레이(520)에 라이트 전압을 공급한다. 이때, 쓰기 드라이버(560)는 노말 셀의 쓰기 동작시 스위칭 수단(Normal WT)을 이용하여 셀 어레이(510)에 데이터를 기록할 수 있도록 한다.
이러한 상대 기준전류 방식을 채택한 비휘발성 메모리 장치에서 단위 셀에 저장된 데이터를 판독하기 위해서는 기준 전류 IREF가 명확해야 한다. 그리고, 기준 전류 IREF를 생성하기 위한 기준 셀 어레이(520)에 포함된 다수의 MTJ 소자에는 데이터 '0' 또는 데이터 '1'에 대응하여 낮은 저항(RH) 또는 높은 저항(RL) 값이 정확히 저장되어 있어야 한다.
이때, 셀 어레이(510) 내에 데이터를 판독하기 위해 기준 셀 어레이(520)에 데이터 '0' 또는 데이터 '1'의 데이터를 저장할 때, 쓰기 드라이버(560)는 스위칭 수단(REF WT)을 사용하여 셀 어레이(510)가 아닌 기준 셀 어레이(520)에 데이터를 기록할 수 있다.
그런데, 기준 셀 어레이(520)에 쓰기 동작이 완료된 이후에, 기준 셀 어레이(520)의 단위 셀에 저장된 데이터가 정확한 저항(RH 또는 RL) 값을 가지고 있는지의 여부를 검증할 수 있는 방법이 없다.
감지 증폭기(540)는 기준 셀 어레이(520)에 쓰기 동작이 완료된 이후에, 기준 셀 어레이(520)의 기준 셀에 데이터가 제대로 쓰여졌는지의 여부를 검증하기 위해 스위칭 수단(REF WT/Verify)이 턴 온 된다. 이때, 기준 셀 어레이(520)의 검증 동작시 스위칭 수단(REF WT/Verify)이 턴 온 되면, 감지 증폭기(540)는 기준 셀 어레이(520)의 전류와 기준전류 IREF를 비교하게 된다.
즉, 셀 어레이(510)에 저장된 데이터의 경우 실제 읽기 동작에서 발생하는 변수에 대응하여 기준 셀 어레이(520)와 기준 전류 생성기(550)를 통해 생성되는 기준 전류 IREF가 변동할 수 있다.
하지만, 비휘발성 메모리 장치의 동작 환경에 의해 기준 셀 어레이(520)에 저장된 데이터들을 명확히 판단하기 어려워지는 문제가 발생할 수 있다. 즉, 기준 셀의 위치에 따라 라인 저항 및 공정에 변동이 생기게 되는데 이러한 동작 환경의 변동에 따라 기준 셀 어레이(520)에 저장된 데이터의 특성이 변동된다. 하지만, 이러한 데이터의 특성을 고려하지 않고, 동작 환경에 대응하여 변화되는 변수를 고려하지 않을 경우 기준 셀 어레이(520)에 저장된 데이터를 명확히 판단할 수 없게 된다.
만약, 기준 셀 어레이(520)에 저장된 데이터를 명확히 인식할 수 없다면, 비휘발성 메모리 장치의 읽기 동작에 신뢰성이 떨어지게 된다.
본 발명은 단위 셀의 데이터를 판별하기 위해 읽기 동작 시 사용되는 기준 전류를 생성하는 기준 셀 어레이에 저장된 데이터가 기 설정된 바와 같이 저장되어 있는지를 명확히 검증할 수 있도록 하는데 그 특징이 있다.
또한, 본 발명은 기준 셀을 사용하는 자기 메모리에서 기준 셀의 쓰기 검증 회로를 부가하여 안정적인 글로벌 기준전류를 생성할 수 있도록 하는데 그 특징이 있다.
또한, 본 발명은 단위 셀 어레이의 동작 환경에 대응하여 글로벌 기준전류를 상이하게 발생하여 비휘발성 메모리 장치의 동작 마진을 향상시킬 수 있도록 하는데 그 특징이 있다.
이러한 본 발명은 비휘발성 메모리 장치의 읽기 동작에서 발생할 수 있는 오동작을 방지하고 동작 신뢰성을 높일 수 있도록 한다.
본 발명의 비휘발성 메모리 장치는, 저항값의 변화에 따라 단위 셀에 데이터의 리드 또는 라이트가 이루어지는 셀 어레이; 단위 셀에 흐르는 전류와 글로벌 기준 전류를 비교하여 데이터를 감지하는 감지증폭기; 및 액세스 되는 단위 셀의 위치에 따라 글로벌 기준 전류의 레벨을 상이하게 제어하는 글로벌 기준 전류 생성 회로를 포함하는 것을 특징으로 한다.
또한, 본 발명은 저항값의 변화에 따라 데이터의 리드 또는 라이트가 이루어지는 다수의 단위 셀을 포함하는 셀 어레이; 단위 셀과 동일한 구조를 갖는 다수의 기준 셀을 포함하는 기준 셀 어레이; 기준 셀 어레이에 저장된 데이터를 검증하기 위해 기준 셀의 위치에 대응하는 글로벌 기준 전류를 생성하는 글로벌 기준 전류 생성 회로; 및 기준 셀 어레이의 쓰기 검증 동작시 기준 셀 어레이에 흐르는 전류와 글로벌 기준 전류를 비교하여 데이터를 감지하는 감지 증폭기를 포함하는 것을 특징으로 한다.
본 발명은 다음과 같은 효과를 갖는다.
첫째, 단위 셀 내 포함된 저항 소자에 데이터를 저장하는 비휘발성 메모리 장치에서, 셀 어레이의 위치 및 동작환경에 따라 변동되는 저항값을 보정하여 기준 전류를 생성하는 기준 셀 어레이 내 저장된 데이터의 값을 명확히 판별할 수 있도록 함으로써 비휘발성 메모리 장치의 동작 신뢰성을 높일 수 있는 장점이 있다.
둘째, 기준 전류를 생성하기 위한 기준 셀 어레이의 위치에 따라 변화되는 저항값을 보정할 수 있도록 하여 다수의 기준 셀 어레이의 위치와 상관없이 하나의 글로벌 기준전류 생성회로를 구현함으로써, 비휘발성 메모리 장치 내 차지하는 면적을 줄일 수 있도록 한다.
셋째, 단위 셀 어레이의 동작 환경에 대응하여 글로벌 기준전류를 상이하게 발생하여 비휘발성 메모리 장치의 동작 마진을 향상시킬 수 있도록 한다.
넷째, 비휘발성 메모리 장치의 읽기 동작에서 발생할 수 있는 오동작을 방지하고 동작 신뢰성을 높일 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 일반적인 비휘발성 메모리 장치의 읽기 동작을 설명하기 위한 회로도.
도 2는 도 1에 도시된 비휘발성 메모리 장치의 읽기 동작시 흐르는 전류를 설명하는 그래프.
도 3은 종래의 비휘발성 메모리 장치의 읽기 동작시 흐르는 전류를 설명하는 그래프.
도 4는 도 3에서 설명된 상대 기준전류 방식을 구현한 비휘발성 메모리 장치를 설명하기 위한 회로도.
도 5는 도 3에서 설명된 상대 기준전류 방식을 구현한 비휘발성 메모리 장치의 다른 예를 설명하기 위한 구성도.
도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 구성도.
도 7a는 도 6에 도시된 라인 저항 보정부를 설명하기 위한 구성도
도 7b는 도 7a에 도시된 위치 보정 신호 발생부에 관한 회로도.
도 7c는 도 6에 도시된 글로벌 기준 전류부를 설명하기 위한 회로도.
도 8은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 구성도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
본 발명은 저전력 환경에서 동작하는 비휘발성 메모리 장치에서 안정적인 읽기 동작을 위한 마진을 확보하기 위해, 동작 환경 및 기준 셀의 위치에 따라 데이터가 전달되는 읽기 경로 상에 발생하는 저항값의 변동을 보정 함으로써 데이터에 대응하는 신호의 세기가 약하더라도 데이터를 명확히 판별할 수 있도록 한다.
도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 구성도이다.
본 발명은 셀 어레이(610), 기준 셀 어레이(620), 컬럼 선택 회로(630), 감지증폭기(640), 기준 전류 생성기(650), 쓰기 드라이버(660) 및 글로벌 기준전류 생성 회로(670)를 포함한다. 여기서, 글로벌 기준전류 생성회로(670)는 라인 저항 보정부(680), 글로벌 기준 전류부(690)를 포함한다.
셀 어레이(610)는 복수개의 워드라인 WL1~WLn과, 복수개의 소스라인 SL1~SLn 및 복수개의 비트라인 BL1~BLn이 교차하는 영역에 다수의 단위 셀을 포함한다.
기준 셀 어레이(620)는 복수개의 워드라인 WL1~WLn과, 복수개의 기준 소스라인 RFSL1,RFSL2 및 복수개의 기준 비트라인 RFBL1,RFBL2이 교차하는 영역에 다수의 기준 셀을 포함하여 셀 어레이(610)를 복제하여 형성한다. 컬럼 선택 회로(630)는 셀 어레이(610) 및 기준 셀 어레이(620)를 선택적으로 액세스한다.
자기 메모리는 다른 메모리보다 상대적으로 작은 신호의 세기를 갖는다. 이에 따라, 자기 메모리에서는 안정적인 읽기 동작 마진을 확보하기 위해 읽기 동작 경로 상의 여러 가지 저항 성분의 변동을 보정할 수 있도록 메인 셀 어레이(610)와 매칭되는 기준 셀 어레이(620)를 포함하게 된다.
감지 증폭기(640)는 노말 리드 동작시 셀 어레이(610) 내에서 선택된 단위 셀로부터 데이터를 감지 및 증폭한다. 또한, 감지 증폭기(640)는 노말 리드 동작시 기준 셀 어레이(620), 기준 전류 생성기(650)에서 생성된 기준전류 IREF를 감지 증폭기(640)에 출력한다.
이때, 기준 전류 생성기(650)는 기준 셀 어레이(620)와 연결되어 노말 리드 동작시 스위칭 수단(Normal RD)이 턴 온 되어 감지 증폭기(640)에 기준 전류 IREF를 공급한다.
또한, 감지 증폭기(640)는 기준 셀 어레이(620)에 쓰기 동작이 완료된 이후에, 기준 셀 어레이(620)의 기준 셀에 데이터가 제대로 쓰여졌는지의 여부를 검증하기 위해 스위칭 수단(REF WT/Verify)이 턴 온 된다. 이때, 기준 셀 어레이(620)의 검증 동작시 스위칭 수단(REF WT/Verify)이 턴 온 되면, 감지 증폭기(640)는 기준전류 IREF를 선택하는 것이 아니라, 글로벌 기준 전류 IREF_REFWV를 선택하게 된다.
쓰기 드라이버(660)는 노말 라이트 동작시 또는 기준 셀의 라이트 동작시 셀 어레이(610) 및 기준 셀 어레이(620)에 라이트 전압을 공급한다. 이때, 쓰기 드라이버(660)는 노말 셀의 쓰기 동작시 스위칭 수단(Normal WT)을 이용하여 셀 어레이(610)에 데이터를 기록할 수 있도록 한다. 반면에, 쓰기 드라이버(660)는 기준 셀의 쓰기 동작시 스위칭 수단(REF WT)을 이용하여 기준 셀 어레이(620)에 데이터를 기록할 수 있도록 한다.
자기 메모리가 정상적으로 동작하기 위해서는 셀 어레이(610)가 동작하기 이전에 기준 셀 어레이(620)에 적절한 기준 데이터를 저장하는 것이 필요하다. 이에 따라, 기준 셀 어레이(620)의 쓰기 검증 동작시 기준 셀 어레이(620)에 데이터가 제대로 저장되었는지의 여부를 판별하기 위해 글로벌 기준전류 생성회로(670)가 필요하게 된다.
이러한 글로벌 기준전류 생성회로(670)는 기준 셀 어레이(620)에서 기준 셀의 위치에 따른 기준 전류 보정 기능을 포함하게 된다. 또한, 글로벌 기준전류 생성회로(670)는 읽기 동작 중의 제어신호, 선택신호를 입력받는 트랜지스터의 공정 변동에 따른 기준 전류 보정 기능을 포함하게 된다.
라인 저항 보정부(680)는 기준 셀 어레이(620)의 쓰기 검증 동작시 기준 셀의 위치에 따라 변하는 비트라인, 소스 라인, 글로벌 비트 라인 등의 다수의 배선의 길이에 따른 저항값의 변화를 보정한다. 이러한 라인 저항 보정부(680)는 행 주소 X_ADDR에 따라 저항값의 변화를 보정하여 라인 전압 VC_LINE을 출력한다.
또한, 글로벌 기준 전류부(690)는 라인 저항 보정부(610)의 라인 전압 VC_LINE 값에 대응하여 데이터 '0' 및 데이터 '1'을 판별하기 위한 글로벌 기준 전류 IREF_REFWV를 생성하여 감지 증폭기(640)에 출력한다.
글로벌 기준전류 생성회로(670)는 감지 증폭기(640)와 연결되어, 기준 셀 어레이(620)에 '0' 및 '1'의 데이터가 정상적으로 저장되어 있는지를 감지 증폭기(640)가 판별할 수 있도록 한다. 이러한 글로벌 기준전류 생성회로(670)는 기준 셀 어레이(620)에 저장된 데이터의 적합성을 판별하기 위한 것이다.
라인 저항 보정부(680)는 액세스 되는 단위 셀의 주소를 입력받아 단위 셀과 감지 증폭기(640) 또는 컬럼 선택 회로(630) 사이의 거리에 따라 달라지는 비트 라인(BL)의 길이에 따른 저항값의 변화를 출력한다.
이때, 비트 라인(BL)은 열 단위의 다수의 단위 셀에 의해 공유되며, 단위 셀의 주소는 행(row) 주소 X_ADDR에 따라 달라지게 된다. 또한, 셀 어레이(610) 내 행 주소 X_ADDR 만으로 단위 셀과 연결된 비트 라인의 거리, 소스 라인의 거리 등은 설계부터 정해져 있다. 그리고, 단위 셀과 연결된 비트라인의 거리, 소스라인의 거리 등은 단위 셀의 위치에 따라 비례하여 변화한다. 또한, 각 배선의 저항은 길이가 길어질수록 커지며, 그에 따른 저항값의 변화는 점차 증가한다.
도 7a는 도 6에 도시된 라인 저항 보정부(680)에 관한 구성도이다.
라인 저항 보정부(680)는 셀 위치 판정부(681), 위치 보정 신호 발생부(682)를 포함한다.
셀 위치 판정부(681)는 행 주소 X_ADDR를 입력받아 액세스하려는 단위 셀의 위치정보를 포함하는 복수개의 위치 신호 POS_1~POS_m를 출력한다. 그리고, 위치 보정 신호 발생부(682)는 복수개의 위치 신호 POS_1~POS_m에 대응하는 저항값이 반영된 라인 전압 VC_LINE을 출력한다.
셀 위치 판정부(681)는 단위 셀의 행 주소 X_ADDR, 즉, 활성화되는 워드 라인의 주소를 디코딩하여 복수개의 위치 신호 POS_1~POS_m를 출력한다. 여기서, 셀 위치 판정부(681)는 단위 셀이 포함된 셀 어레이(610)의 행(row)의 수에 대응하는 비트만큼의 행 주소 X_ADDR를 입력받는다.
그리고, 셀 위치 판정부(681)는 순차적으로 정렬된 복수개의 위치 신호 POS_1~POS_m 중 하나를 활성화시키는 것으로 간단한 로직 회로를 통해 구현 가능하므로, 당업자에게 디코딩 알고리즘 및 구현은 매우 간단하여 자세한 회로는 생략한다.
도 7b는 도 7a의 위치 보정 신호 발생부(682)에 관한 상세 회로도이다.
위치보정 신호 발생부(682)는 전압 분배기와, 위치 신호 제어부 및 활성화부를 포함한다.
여기서, 전압 분배기는 코어 전압(VCORE) 인가단과 활성화부 사이에 직렬 연결된 다수의 저항 R1~Rm+1을 포함한다.
그리고, 위치 신호 제어부는 다수의 저항 저항 R1~Rm+1과 라인 전압 VC_LINE 출력단 사이에 병렬 연결된 복수개의 NMOS트랜지스터 N1~Nm를 포함한다. 복수개의 NMOS트랜지스터 N1~Nm는 복수개의 위치 신호 POS_1~POS_m에 의해 스위칭 동작이 제어된다. 즉, 복수개의 위치 신호 POS_1~POS_m 중 활성화되는 신호에 대응하여 복수개의 NMOS트랜지스터 N1~Nm가 선택적으로 턴 온 되면, 코어 전압(VCORE)과 접지 전압(VSS) 사이에 해당되는 전압 레벨이 라인 전압 VC_LINE으로 출력된다.
일례로, 위치보정 신호 발생부(682)는 다수의 단위 셀이 연결된 비트 라인(BL)을 모델링 한 것이다. 다수의 단위 셀마다 비트 라인(BL)의 길이가 다르고, 이러한 길이에 따른 저항값의 변화를 다수의 저항 R1~Rm+1을 통해 모델링 한 라인 전압 VC_LINE을 출력한다.
즉, 감지 증폭기(640)에서 가장 멀리 떨어진 기준 셀에 저장된 데이터를 검증하는 경우를 가정한다. 셀 위치 판정부(681)는 행 주소 X_ADDR에 대응하여 복수개의 위치 신호 POS_1~POS_m 중 마지막 위치 신호 POS_m을 논리 하이 레벨(H)로 출력하고 그 외 다른 위치 신호 POS_1~POS_m-1는 논리 로우 레벨(L)로 출력다.
이러한 경우, 위치 신호 POS_m에 따라 NMOS트랜지스터 Nm가 턴 온 된다. 이에 따라, 위치보정 신호 발생부(682)에서 출력되는 라인 전압 VC_LINE은 저항 분배기의 최 하단 저항 Rm+1에 걸린 최소 전압 값이 출력된다.
이렇게 최소 전압 값을 갖는 라인 전압 VC_LINE에 따라 후술하는 NMOS트랜지스터 N51의 채널 저항을 증가시켜 비트라인 저항(RBL), 소스라인 저항(RSL)을 증가시키는 보정을 수행한다.
반대로, 감지 증폭기(640)에서 가장 가까운 기준 셀에 저장된 데이터를 확인하는 경우를 가정한다. 셀 위치 판정부(681)는 행 주소 X_ADDR에 대응하여 복수개의 위치 신호 POS_1~POS_m 중 첫 번째 위치 신호 POS_1을 논리 하이 레벨(H)로 출력하고 그 외 다른 위치 신호 POS_2~POS_m는 논리 로우 레벨(L)로 출력다.
이러한 경우, 위치 신호 POS_1에 따라 NMOS트랜지스터 N1가 턴 온 된다. 이에 따라, 위치보정 신호 발생부(682)에서 출력되는 라인 전압 VC_LINE은 저항 분배기의 최상단 저항 R1에 걸린 최대 전압 값이 출력된다.
이렇게 최대 전압 값을 갖는 라인 전압 VC_LINE에 따라 후술하는 NMOS트랜지스터 N51의 채널 저항을 감소시켜 비트라인 저항(RBL), 소스라인 저항(RSL)을 감소시키는 보정을 수행한다.
한편, 활성화부는 위치보정 신호 발생부(682)의 저항 분배기 하단에 연결된 NMOS트랜지스터 NM1를 포함한다. NMOS트랜지스터 NM1는 저항 분배기와 접지전압(VSS) 인가단 사이에 연결되어 게이트 단자를 통해 인에이블 신호 EN가 인가된다. 활성화부는 인에이블 신호 EN에 따라 필요시에만 동작하도록 하여 전력 낭비를 방지할 수 있다.
도 7c는 도 6에 도시된 글로벌 기준전류부(690)를 설명하기 위한 상세 회로도이다.
글로벌 기준전류부(690)은 기준전류 출력부(691), 클램프 전압부(692), 라인 전압부(693), MTJ 저항부(694), 셀 트랜지스터부(695), 및 활성화부(696)를 포함한다.
여기서, 기준전류 출력부(691)는 PMOS트랜지스터 P1,P2를 포함한다. PMOS트랜지스터 P1,P2는 코어 전압(VCORE)에 따라 저항 RMTJ에 흐르는 전류를 미러링하여 글로벌 기준 전류 IREF_REFWV로서 출력한다.
클램프 전압부(692)는 기준전류 출력부(691)와 라인 전압부(693) 사이에 연결되어 전압 억제 신호 VCMP에 의해 제어되는 NMOS트랜지스터 N50를 포함한다. NMOS트랜지스터 N50는 과전류가 흐르는 것을 방지하기 위한 전압 억제 신호 VCMP에 대응하여 스위칭 동작한다. 여기서, NMOS트랜지스터 N50는 감지 증폭기(640)의 센스앰프 블록과 동일한 전원 및 트랜지스터를 사용하도록 모델링한다.
그리고, 라인 전압부(693)는 클램프 전압부(692)와 MTJ 저항부(694) 사이에 연결되어 라인 전압 VC_LINE에 의해 제어되는 NMOS트랜지스터 N51를 포함한다. NMOS트랜지스터 N51는 위치보정 신호발생부(682)에서 출력된 라인 전압 VC_LINE에 대응하는 저항의 역할을 한다.
여기서, NMOS트랜지스터 N51는 쓰기 검증 대상이 되는 기준 셀의 위치에 따른 라인 저항 변동을 고려하여 모델링한다. 즉, 비트라인 저항(RBL), 소스라인 저항(SBL)의 변동은 라인 전압 VC_LINE을 입력받는 NMOS트랜지스터 N51의 채널 저항을 통해 보정하게 된다.
또한, MTJ 저항부(694)는 라인 전압부(693)과 셀 트랜지스터부(695) 사이에 연결된 고정 저항 RMTJ를 포함한다. 고정 저항 RMTJ은 데이터 '0'에 대응하는 저항(RH)과 데이터 '1'에 대응하는 저항(RL)의 중간값((RH+RL)/2)을 가진다.
또한, 셀 트랜지스터부(695)는 NMOS트랜지스터 N52,N53을 포함한다. 여기서, NMOS트랜지스터 N52는 MTJ 저항부(694)와 NMOS트랜지스터 N53 사이에 연결되어 게이트 단자를 통해 코어 전압(VCORE)이 인가된다. 그리고, NMOS트랜지스터 N53는 NMOS트랜지스터 N52와 활성화부(696) 사이에 연결되어 게이트 단자를 통해 펌핑전압(VPP)이 인가된다.
이러한 NMOS트랜지스터 N52, N53는 단위 셀이 포함된 읽기 경로에서 셀 트랜지스터 스위치를 모델링한다. 여기서, NMOS트랜지스터 N52는 읽기 제어신호(RDE)를 입력받는 NMOS트랜지스터를 모델링한 것이고, NMOS트랜지스터 N53는 셀 트랜지스터를 모델링한 것이다.
이때, 쓰기 검증 제어신호, 기준 컬럼 선택신호 등을 입력받아 그 동작을 제어하는 트랜지스터들의 저항 변동은 NMOS트랜지스터 N52, N53의 채널 저항을 이용하여 보정한다.
또한, 활성화부는 셀 트랜지스터부(695)와 접지전압(VSS) 인가단 사이에 연결되어 게이트 단자를 통해 인에이블 신호 EN가 인가되는 NMOS트랜지스터 N54를 포함한다.
상술된 NMOS트랜지스터들 N50~N54는 단위 셀의 특성 분석을 통해 단위 셀의 트랜지스터의 변동을 평균적으로 대변할 수 있도록 트랜지스터의 채널 폭 및 길이를 선택하도록 한다.
이러한 구성을 갖는 글로벌 기준전류부(690)는 읽기 경로에 포함된 트랜지스터들을 복제한다. 그리고, 기준 셀의 위치에 대응하여 변화하는 배선의 저항값은 위치보정 신호발생부(682)에서 출력된 라인 전압 VC_LINE에 따라 소스 및 드레인 사이에 저항값을 변화시킬 수 있는 NMOS트랜지스터 N51로 대체한다.
일례로, 감지 증폭기(640)에 가까운 기준 셀에 저장된 데이터를 판별하는 경우를 가정한다. 위치보정 신호 발생부(682)에서 출력된 라인 전압 VC_LINE은 최대 값이 되어 글로벌 기준전류부(690) 내의 NMOS트랜지스터 N51의 저항값은 작아진다.
반대로, 감지 증폭기(640)에서 가장 멀리 떨어진 기준 셀에 저장된 데이터를 판별하는 경우에는 위치보정 신호 발생부(682)에서 출력된 라인 전압 VC_LINE이 최소값이 되어 글로벌 기준전류부(690) 내의 NMOS트랜지스터 N51는 턴 온 되지만 저항값은 커진다.
본 발명에서는 액세스 되는 기준 셀의 위치에 따라서 달라지는 배선의 저항값을 반영한 글로벌 기준 전류 IREF_REFWV를 생성할 수 있다. 또한, 글로벌 기준전류부(690)가 읽기 경로를 모델링하여 형성된 만큼 비휘발성 메모리 장치의 동작 환경에 대응하여 글로벌 기준 전류 IREF_REFWV를 생성하는 것이 가능하다.
이러한 본 발명은 기준 셀의 위치에 따라 라인 저항이 변동되는 것과, 공정 변동에 의한 트랜지스터 특성을 보정하여, 기준 셀 어레이(620)에 저장된 데이터를 명확히 판별할 수 있다.
이는 읽기 동작시 셀 어레이(610)에 저장된 데이터를 판독하기 위한 기준 전류가 단위 셀의 위치와 동작 환경에 따라 적합하게 변화할 수 있음을 의미한다. 결과적으로, 비휘발성 메모리 장치의 읽기 동작 수행시 동작 마진이 최대로 확보될 수 있다.
도 8은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 구성도이다.
본 발명은 셀 어레이(810), 컬럼 선택 회로(830), 감지 증폭기(840), 쓰기 드라이버(860), 글로벌 기준전류 생성회로(870)를 포함한다.
여기서, 셀 어레이(810)는 복수개의 워드라인 WL1~WLn과, 복수개의 소스라인 SL1~SLn 및 복수개의 비트라인 BL1~BLn이 교차하는 영역에 다수의 단위 셀을 포함한다. 컬럼 선택 회로(830)는 셀 어레이(810)를 선택적으로 액세스한다.
감지 증폭기(840)는 노말 리드 동작시 셀 어레이(810) 내에서 선택된 단위 셀로부터 데이터를 감지 및 증폭한다. 쓰기 드라이버(860)는 노말 라이트 동작시 셀 어레이(810)에 라이트 전압을 공급한다.
글로벌 기준전류 생성 회로(870)는 감지 증폭기(840)에 글로벌 기준 전류 IREF_REFWV를 공급한다. 글로벌 기준전류 생성 회로(870)는 도 6에 도시된 글로벌 기준전류 생성회로(670)와 같으므로 그 상세한 구성의 설명은 생략하기로 한다.
도 6의 실시예에서와 달리, 본 발명의 비휘발성 메모리 장치는 기준 셀 어레이(620)를 포함하지 않는다. 그리고, 본 발명은 글로벌 기준전류 생성회로(870)에서 출력된 글로벌 기준 전류 IREF_REFWV를 셀 어레이(810) 내 단위 셀에 저장된 데이터를 판별하는 용도로 사용하는 것이 특징이다.
도 8에 도시된 글로벌 기준전류 생성 회로(870)는 도 6에서 설명된 글로벌 기준전류 생성회로(670)를 기준 셀이 아닌 셀 어레이(810) 내 단위 셀의 위치에 대응하여 글로벌 기준 전류 IREF_REFWV를 출력하도록 한다.
이에 따라, 글로벌 기준전류 생성 회로(870)가 종래의 기준 셀 어레이(520)와 기준 전류 생성기(550)의 역할을 모두 할 수 있다. 글로벌 기준전류 생성회로(870)를 이용하여 단위 셀에 저장된 데이터를 판독할 경우, 별도의 기준 셀 어레이(520)가 불필요할 뿐만 아니라, 기준 셀 어레이(520) 내 데이터가 정상적으로 저장되어 있는지를 확인할 필요가 없어진다.
이로 인해, 비휘발성 메모리 장치 내 쓰기 드라이버(860) 및 감지 증폭기(840)의 구조도 단순해지고 기준 셀 어레이(520)가 차지하던 면적을 줄일 수 있어, 비휘발성 메모리 장치의 집적도를 향상시킬 수 있다.
전술한 바와 같이, 본 발명에서는 읽기 동작 시 동작 환경(온도, 전압 등) 뿐만 아니라 액세스 되는 단위 셀의 위치에 따라 변하는 데이터 신호의 세기를 감안하여 데이터를 판별할 수 있다.
특히, 단위 셀의 위치와 동작 환경에 따라 변화하는 내부 저항을 반영한 기준 전류를 생성할 수 있는 회로를 통해, 비휘발성 메모리 장치의 읽기 동작 마진을 증가시켜 동작의 안정성을 높인다.

Claims (35)

  1. 저항값의 변화에 따라 단위 셀에 데이터의 리드 또는 라이트가 이루어지는 라이트 하는 셀 어레이;
    상기 단위 셀에 흐르는 전류와 글로벌 기준 전류를 비교하여 데이터를 감지하는 감지증폭기; 및
    액세스 되는 상기 단위 셀의 위치에 따라 상기 글로벌 기준 전류의 레벨을 상이하게 제어하는 글로벌 기준 전류 생성 회로를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 단위 셀에 데이터를 기입하기 위한 쓰기 드라이버; 및
    상기 셀 어레이의 컬럼 라인을 선택하기 위한 컬럼 선택 회로를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제 1항에 있어서, 상기 글로벌 기준 전류 생성 회로는
    상기 단위 셀의 위치에 따라 상이한 저항값을 갖는 라인 전압을 출력하는 라인 저항 보정부; 및
    상기 라인 전압에 대응하여 상기 글로벌 기준 전류의 레벨을 가변하는 글로벌 기준 전류부를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제 3항에 있어서, 상기 라인 저항 보정부는
    상기 단위 셀과 연결된 비트라인, 소스라인의 길이에 대응하여 상기 라인 전압 레벨을 상이하게 제어하는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제 3항에 있어서, 상기 라인 저항 보정부는
    상기 단위 셀의 행 주소를 입력받아 복수개의 위치 신호를 출력하는 셀 위치 판정부; 및
    상기 복수개의 위치 신호에 대응하여 서로 다른 전압 레벨을 갖는 상기 라인 전압을 출력하는 위치 보정 신호 발생부를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제 5항에 있어서, 상기 위치 보정 신호 발생부는
    다수의 저항이 직렬 연결된 전압 분배기; 및
    상기 다수의 저항과 병렬 연결되어 상기 복수개의 위치 신호에 따라 상기 라인 전압의 저항을 제어하는 다수의 스위치를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제 6항에 있어서, 상기 위치 보정 신호 발생부의 활성화 동작을 제어하는 활성화부를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 제 3항에 있어서, 상기 글로벌 기준 전류부는 상기 감지 증폭기, 상기 셀 어레이의 각 회로 구성과 동일한 저항을 가지도록 복제된 회로를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제 8항에 있어서, 상기 글로벌 기준 전류부는 상기 단위 셀의 위치에 대응하여 채널 저항값이 변하는 라인 전압부를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 제 9항에 있어서, 상기 라인 전압부는 게이트 단자를 통해 상기 라인 전압이 인가되는 제 1트랜지스터를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  11. 제 8항에 있어서, 상기 글로벌 기준 전류부는 논리 하이 레벨 및 논리 로우 레벨의 두 데이터의 중간값의 고정 저항값을 갖는 저항 소자를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  12. 제 8항에 있어서, 상기 글로벌 기준 전류부는
    전류 미러에 의해 상기 글로벌 기준 전류를 출력하는 기준전류 출력부;
    전압 억제 신호에 의해 제어되는 클램프 전압부; 및
    상기 단위 셀의 트랜지스터를 복제하는 셀 트랜지스터부를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  13. 제 12항에 있어서, 상기 클램프 전압부는 상기 감지 증폭기와 동일한 전원 및 트랜지스터가 사용되는 것을 특징으로 하는 비휘발성 메모리 장치.
  14. 제 12항에 있어서, 상기 셀 트랜지스터부는
    게이트 단자를 통해 코어 전압이 인가되는 제 2트랜지스터; 및
    게이트 단자를 통해 펌핑 전압이 인가되는 제 3트랜지스터를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  15. 제 12항에 있어서, 상기 글로벌 기준 전류부의 활성화 상태를 제어하는 활성화부를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  16. 제 1항에 있어서, 상기 단위 셀은 상기 데이터에 대응하여 서로 다른 저항값을 가지는 가변 저항 소자를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  17. 제 16항에 있어서, 상기 가변 저항 소자는 자기장의 방향 변화를 통해 데이터를 기입할 수 있는 MTJ (Magnetic Tunneling Junction) 소자를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  18. 저항값의 변화에 따라 데이터의 리드 또는 라이트가 이루어지는 다수의 단위 셀을 포함하는 셀 어레이;
    상기 단위 셀과 동일한 구조를 갖는 다수의 기준 셀을 포함하는 기준 셀 어레이;
    상기 기준 셀 어레이에 저장된 데이터를 검증하기 위해 상기 기준 셀의 위치에 대응하는 글로벌 기준 전류를 생성하는 글로벌 기준 전류 생성 회로; 및
    상기 기준 셀 어레이의 쓰기 검증 동작시 상기 기준 셀 어레이에 흐르는 전류와 상기 글로벌 기준 전류를 비교하여 데이터를 감지하는 감지 증폭기를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  19. 제 18항에 있어서, 상기 셀 어레이의 노말 리드 동작시 상기 감지 증폭기에 기준 전류를 공급하는 기준 전류 생성기를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  20. 제 18항에 있어서,
    상기 단위 셀 및 상기 기준 셀에 데이터를 기입하기 위한 쓰기 드라이버; 및
    상기 셀 어레이 및 상기 기준 셀 어레이의 컬럼 라인을 선택하기 위한 컬럼 선택 회로를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  21. 제 18항에 있어서, 상기 글로벌 기준 전류 생성 회로는
    상기 기준 셀의 위치에 따라 상이한 저항값을 갖는 라인 전압을 출력하는 라인 저항 보정부; 및
    상기 라인 전압에 대응하여 상기 글로벌 기준 전류의 레벨을 가변하는 글로벌 기준 전류부를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  22. 제 21항에 있어서, 상기 라인 저항 보정부는
    상기 기준 셀과 연결된 비트라인, 소스라인의 길이에 대응하여 상기 라인 전압 레벨을 상이하게 제어하는 것을 특징으로 하는 비휘발성 메모리 장치.
  23. 제 21항에 있어서, 상기 라인 저항 보정부는
    상기 기준 셀의 행 주소를 입력받아 복수개의 위치 신호를 출력하는 셀 위치 판정부; 및
    상기 복수개의 위치 신호에 대응하여 서로 다른 전압 레벨을 갖는 상기 라인 전압을 출력하는 위치 보정 신호 발생부를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  24. 제 23항에 있어서, 상기 위치 보정 신호 발생부는
    다수의 저항이 직렬 연결된 전압 분배기; 및
    상기 다수의 저항과 병렬 연결되어 상기 복수개의 위치 신호에 따라 상기 라인 전압의 저항을 제어하는 다수의 스위치를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  25. 제 24항에 있어서, 상기 위치 보정 신호 발생부의 활성화 동작을 제어하는 활성화부를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  26. 제 21항에 있어서, 상기 글로벌 기준 전류부는 상기 감지 증폭기, 상기 기준 셀 어레이의 각 회로 구성과 동일한 저항을 가지도록 복제된 회로를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  27. 제 26항에 있어서, 상기 글로벌 기준 전류부는 상기 기준 셀의 위치에 대응하여 채널 저항값이 변하는 라인 전압부를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  28. 제 27항에 있어서, 상기 라인 전압부는 게이트 단자를 통해 상기 라인 전압이 인가되는 제 1트랜지스터를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  29. 제 21항에 있어서, 상기 글로벌 기준 전류부는 논리 하이 레벨 및 논리 로우 레벨의 두 데이터의 중간값의 고정 저항값을 갖는 저항 소자를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  30. 제 21항에 있어서, 상기 글로벌 기준 전류부는
    전류 미러에 의해 상기 글로벌 기준 전류를 출력하는 기준전류 출력부;
    전압 억제 신호에 의해 제어되는 클램프 전압부; 및
    상기 기준 셀의 트랜지스터를 복제하는 셀 트랜지스터부를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  31. 제 30항에 있어서, 상기 클램프 전압부는 상기 감지 증폭기와 동일한 전원 및 트랜지스터가 사용되는 것을 특징으로 하는 비휘발성 메모리 장치.
  32. 제 30항에 있어서, 상기 셀 트랜지스터부는
    게이트 단자를 통해 코어 전압이 인가되는 제 2트랜지스터; 및
    게이트 단자를 통해 펌핑 전압이 인가되는 제 3트랜지스터를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  33. 제 30항에 있어서, 상기 글로벌 기준 전류부의 활성화 상태를 제어하는 활성화부를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  34. 제 18항에 있어서, 상기 단위 셀은 상기 데이터에 대응하여 서로 다른 저항값을 가지는 가변 저항 소자를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  35. 제 34항에 있어서, 상기 가변 저항 소자는 자기장의 방향 변화를 통해 데이터를 기입할 수 있는 MTJ (Magnetic Tunneling Junction) 소자를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
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