JPS62117187A - ２ポ−ト半導体記憶装置 - Google Patents
２ポ−ト半導体記憶装置Info
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- JPS62117187A JPS62117187A JP60257127A JP25712785A JPS62117187A JP S62117187 A JPS62117187 A JP S62117187A JP 60257127 A JP60257127 A JP 60257127A JP 25712785 A JP25712785 A JP 25712785A JP S62117187 A JPS62117187 A JP S62117187A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＲＡＭ（ランダムアクセヌメモリ）ポート
とＳＡＭ（シリアルアクセスメモリ）ポートとを有する
。２ポート半導体記憶装置に関し。
とＳＡＭ（シリアルアクセスメモリ）ポートとを有する
。２ポート半導体記憶装置に関し。
ＳＡＭポートのアクセス開始番地が指定可能な２ポート
半導体記憶装置に関するものでろるっ〔従来の技術〕 第３図は向えば［日経エレクトロニクスｊ誌１９８５年
８月１２月号（ｐ、 ２１１−Ｐ、 ２４０）に示され
た従来の２ポート半導体記憶装置のブロック図である。
半導体記憶装置に関するものでろるっ〔従来の技術〕 第３図は向えば［日経エレクトロニクスｊ誌１９８５年
８月１２月号（ｐ、 ２１１−Ｐ、 ２４０）に示され
た従来の２ポート半導体記憶装置のブロック図である。
図において、ｔｌｌｕ列デコーダ、（２＋！データゲー
） 、 ｔ３＋は行デコーダ、ｔ４１ｔｄメモリセルア
レイ。
） 、 ｔ３＋は行デコーダ、ｔ４１ｔｄメモリセルア
レイ。
（５）はセンスアンプ、ｔ６＋ｆｌデータレジスタ、＋
７１ｒｉシリアルゲート、＋８１１−１：セレクタ、（
９）はシリアルアクセスの開始番地のプリセット用のデ
コーダである。
７１ｒｉシリアルゲート、＋８１１−１：セレクタ、（
９）はシリアルアクセスの開始番地のプリセット用のデ
コーダである。
またＣＡは列アドレス、ＲＡは行アドレス、ＤＴはデー
タ転送信％）、ＲＯ（ｑう７ダムアクセスしたデータ出
力、ＳＯはシリアルアクセスしたデータ出力％ＳＣＨシ
リアルクロック信号でるる。
タ転送信％）、ＲＯ（ｑう７ダムアクセスしたデータ出
力、ＳＯはシリアルアクセスしたデータ出力％ＳＣＨシ
リアルクロック信号でるる。
次に第３図のブロック図、第４図のタイミング図に従っ
て動作につ諭て説明するウランダムアクセスは行アドレ
ス、列アドレスで指定したメモリセルの記憶情報を読み
だす動作で、ＲＡＳ信号の降Ｆを起点として１行アドレ
ス（ＲＡ）を行デコーダ（３）により復号して選択する
行を決定し、次にこの行の全部のメモリセルをセンスア
ンプ（５）に接続し月“、９０“の判定と増幅を行うと
いう一連の動作と、ＣＡＳ信号の降ドを起点とし列アド
レス（ＣＡ）を列デコータ責１）により復号し選択する
列を決定する動作とが両方とも終了後１列デコーダ（１
）の出力がデータゲート（２ンを駆動して増幅さｒｔた
セル情報を出力回路に伝えることによって行われる。
て動作につ諭て説明するウランダムアクセスは行アドレ
ス、列アドレスで指定したメモリセルの記憶情報を読み
だす動作で、ＲＡＳ信号の降Ｆを起点として１行アドレ
ス（ＲＡ）を行デコーダ（３）により復号して選択する
行を決定し、次にこの行の全部のメモリセルをセンスア
ンプ（５）に接続し月“、９０“の判定と増幅を行うと
いう一連の動作と、ＣＡＳ信号の降ドを起点とし列アド
レス（ＣＡ）を列デコータ責１）により復号し選択する
列を決定する動作とが両方とも終了後１列デコーダ（１
）の出力がデータゲート（２ンを駆動して増幅さｒｔた
セル情報を出力回路に伝えることによって行われる。
シリアルアクセスは、メモリセルアレイの一行のデータ
をデータレジスタ（６）に転送しここに保持した一行分
のデータをセレクタ（８）がシリアルクロック信号（Ｓ
Ｃ）が立ち上がるたびにプリセット用デコーダで指定し
た番地から順番にシリアルゲート（７）を開いて出力回
路に伝える事によって行り。
をデータレジスタ（６）に転送しここに保持した一行分
のデータをセレクタ（８）がシリアルクロック信号（Ｓ
Ｃ）が立ち上がるたびにプリセット用デコーダで指定し
た番地から順番にシリアルゲート（７）を開いて出力回
路に伝える事によって行り。
ＲＡＳ信号の降Ｆを起点として行アドレス（ＲＡ）ヲ行
テコーダ（３）により復号してデータレジスタｔｅｌに
転送する行を決定し、矢にこの行の全部のメモリセルを
センスアンプ（５ンに接続して′１“、１０′の判定と
増幅を行う一連の動作と、ＣＡＳ信号の降Ｆを起点とし
て列アドレス（ＣＡ）を、グリセット用のデコーダ（９
）により復号しシリアルアクセスの開始番地を決定する
動作とが両方とも終了してから、データ転送信号（ＤＴ
）を上昇させてデータレジスタ（６）の同番の更新とセ
レクタ（８）のプリセットを行’ｚ５ｏこうして、デー
タ転送信号（ＤＴ）が上昇する以前は、前に指定したシ
リアルアクセスを継続し、データ転送信号（ＤＴ）が上
昇後は新しく指定した行のデータのプリセットされた番
地からのシリアルアクセスをすぐに続けて行うことがで
きる。ここでＲＡＭポートの場合データゲ−ト＋２１の
駆動信号は、ＣＡＳが降丁するまえにすべてゝＬ′にし
ておくので列デコーダ＋１１１ｄ 、選択さｒした列の
データゲート（２）の駆動信号を１Ｌ′から′Ｈ″にす
る機能がろｆＬはよい。一方ＳＡＭポートの場合セレク
タのシリアルゲート（７）の駆動信号はデータ転送信号
（ＤＴ）が上昇するまえは動作中なのでプリセット用の
デコーダ（９）の動作以前にすべて１Ｌ′にしておくこ
とができない。従って、プリセット用のデコーダ（９）
は１選択されたシリアルゲート（７］の駆動信号を１Ｌ
′から１Ｈ′にするととも ゛に非選択のシリアルゲー
ト（７）の駆動信号を’ Ｈ’から１Ｌ′にする機能が
必要である７図５（ｂ）は、従来の列デコーダで弔いら
ｎでいる０Ｍ０５回路でめるりＡ ６ 、 Ａ １．
Ａ ２ 、 Ａ１の人力するＮＡＮＤ回路とＡ４とＡ、
の論理謂であるプリデコード信号がドレインに人力した
インバータ回路で構成されている、この回路の出力は論
理項Ａｏ、Ａ、−Ａ２・Ａ３・Ａ４・Ａ５でありこの論
理は図５（ａ）と同じである。図５（ａ）の回路では人
力信号が全部′Ｈ“の時はＮチャネルＭＯ８ＦＥＴが導
通して出力が接地電位となり１人力信号にｌっでも１Ｌ
′がある時は、ＰｆｆネルＭＯＳ Ｆ ＥＴが導通して
、出力が電源電圧となる。しかし１図５（ｂ）の回路で
は、最初インバータ回路の出力が１Ｈ′で次にプリデコ
ードした信号Ａ４・Ａ、が′Ｌ“でＡｏ、 Ａ 、 、
Ａ２Ａ３が全部％Ｈ“となった時、インバータ回路の
出力は、ＰチャネルＭＯ８ＦＥＴを通して放電さｒしる
が、完全にａ％Ｌ“とならず、ＰチャネルＭＯ５）’Ｅ
Ｔの閾値ｖｔｈだけ電圧が残る。即ち１図５（ｂ）の回
路では非選択の時もインバータ回路の出力が接続した節
点の電位を完全にＬＨ′から′Ｌ“にできない場合があ
る。ところが、図５（ｂ）の回路は１図５（ａ）の回路
に比べて、■狭い列ヒツチ内にバタールイアウトがしや
すいっ■ＮＡＮＤ人力数が少なく面積。
テコーダ（３）により復号してデータレジスタｔｅｌに
転送する行を決定し、矢にこの行の全部のメモリセルを
センスアンプ（５ンに接続して′１“、１０′の判定と
増幅を行う一連の動作と、ＣＡＳ信号の降Ｆを起点とし
て列アドレス（ＣＡ）を、グリセット用のデコーダ（９
）により復号しシリアルアクセスの開始番地を決定する
動作とが両方とも終了してから、データ転送信号（ＤＴ
）を上昇させてデータレジスタ（６）の同番の更新とセ
レクタ（８）のプリセットを行’ｚ５ｏこうして、デー
タ転送信号（ＤＴ）が上昇する以前は、前に指定したシ
リアルアクセスを継続し、データ転送信号（ＤＴ）が上
昇後は新しく指定した行のデータのプリセットされた番
地からのシリアルアクセスをすぐに続けて行うことがで
きる。ここでＲＡＭポートの場合データゲ−ト＋２１の
駆動信号は、ＣＡＳが降丁するまえにすべてゝＬ′にし
ておくので列デコーダ＋１１１ｄ 、選択さｒした列の
データゲート（２）の駆動信号を１Ｌ′から′Ｈ″にす
る機能がろｆＬはよい。一方ＳＡＭポートの場合セレク
タのシリアルゲート（７）の駆動信号はデータ転送信号
（ＤＴ）が上昇するまえは動作中なのでプリセット用の
デコーダ（９）の動作以前にすべて１Ｌ′にしておくこ
とができない。従って、プリセット用のデコーダ（９）
は１選択されたシリアルゲート（７］の駆動信号を１Ｌ
′から１Ｈ′にするととも ゛に非選択のシリアルゲー
ト（７）の駆動信号を’ Ｈ’から１Ｌ′にする機能が
必要である７図５（ｂ）は、従来の列デコーダで弔いら
ｎでいる０Ｍ０５回路でめるりＡ ６ 、 Ａ １．
Ａ ２ 、 Ａ１の人力するＮＡＮＤ回路とＡ４とＡ、
の論理謂であるプリデコード信号がドレインに人力した
インバータ回路で構成されている、この回路の出力は論
理項Ａｏ、Ａ、−Ａ２・Ａ３・Ａ４・Ａ５でありこの論
理は図５（ａ）と同じである。図５（ａ）の回路では人
力信号が全部′Ｈ“の時はＮチャネルＭＯ８ＦＥＴが導
通して出力が接地電位となり１人力信号にｌっでも１Ｌ
′がある時は、ＰｆｆネルＭＯＳ Ｆ ＥＴが導通して
、出力が電源電圧となる。しかし１図５（ｂ）の回路で
は、最初インバータ回路の出力が１Ｈ′で次にプリデコ
ードした信号Ａ４・Ａ、が′Ｌ“でＡｏ、 Ａ 、 、
Ａ２Ａ３が全部％Ｈ“となった時、インバータ回路の
出力は、ＰチャネルＭＯ８ＦＥＴを通して放電さｒしる
が、完全にａ％Ｌ“とならず、ＰチャネルＭＯ５）’Ｅ
Ｔの閾値ｖｔｈだけ電圧が残る。即ち１図５（ｂ）の回
路では非選択の時もインバータ回路の出力が接続した節
点の電位を完全にＬＨ′から′Ｌ“にできない場合があ
る。ところが、図５（ｂ）の回路は１図５（ａ）の回路
に比べて、■狭い列ヒツチ内にバタールイアウトがしや
すいっ■ＮＡＮＤ人力数が少なく面積。
遅延時間が小さい■アドレス信号の負荷容量が小さいつ
という利点がロイっそのため従来列デコーダには図５（
ｂ）の回路を７列えばめらかじめＡｏを’Ｈ“とじてイ
ンバータ回路の出力をゝＬＮにすることに依って使用し
ていたので１列デコーダをプリセット用のデコーダとし
て使用できなかったつ〔発明が解決しようとする問題点
〕 従来の２ポートメモリは以上の様に構成さｎているので
ＲＡＭポート用の行デコーダとＳＡＭポート用のプリセ
ット中デコーダを面別にもっているためチップ面積が増
大し消ＳＲ電力が増大するなどの問題点がめった。
という利点がロイっそのため従来列デコーダには図５（
ｂ）の回路を７列えばめらかじめＡｏを’Ｈ“とじてイ
ンバータ回路の出力をゝＬＮにすることに依って使用し
ていたので１列デコーダをプリセット用のデコーダとし
て使用できなかったつ〔発明が解決しようとする問題点
〕 従来の２ポートメモリは以上の様に構成さｎているので
ＲＡＭポート用の行デコーダとＳＡＭポート用のプリセ
ット中デコーダを面別にもっているためチップ面積が増
大し消ＳＲ電力が増大するなどの問題点がめった。
この発明は上記のような問題点を解消するためになされ
たものでＲＡＪｉポート用の列デコーダをＳＡＭポート
のプリセット用のデコーダに共用できる２ポート半導体
記憶装置を得ることを目的とする。
たものでＲＡＪｉポート用の列デコーダをＳＡＭポート
のプリセット用のデコーダに共用できる２ポート半導体
記憶装置を得ることを目的とする。
この発明に係る２ポート半導体記憶装飯ニ１選択さｎた
時にデコーダ出力が９Ｈ′′となるようなデコーダの選
択されたデコーダの出力ゝＨ“によって、非選択の列デ
コーダの出力が１Ｌ″となるような回路を列デコーダに
付加したものである。
時にデコーダ出力が９Ｈ′′となるようなデコーダの選
択されたデコーダの出力ゝＨ“によって、非選択の列デ
コーダの出力が１Ｌ″となるような回路を列デコーダに
付加したものである。
この発明における列デコーダは非選択の場合必ず出力が
Ｏとなるのでプリセット用のデコーダとしても使うこと
ができるっ 〔実施列〕 ｉｌ＋実施列の構成の詳細な説明 以Ｆこの発明の実施列を図について説明するっ第１図は
本発明の一実施Ｆ！ＡＪによる２ポート半導体記憶装置
の１列デコーダとプリセット用のデコーダを共用した部
分を示した図であるっその他の構成は、第３図に示す２
ポート半導体記憶装置と同様であり説明は省略するっ図
に於いて、 Ｎ Ａ ｉは４人力ＮＡＮＤ回路、ＩＮ０
，１Ｎ１．ＩＮ２．ＩＮ３は。
Ｏとなるのでプリセット用のデコーダとしても使うこと
ができるっ 〔実施列〕 ｉｌ＋実施列の構成の詳細な説明 以Ｆこの発明の実施列を図について説明するっ第１図は
本発明の一実施Ｆ！ＡＪによる２ポート半導体記憶装置
の１列デコーダとプリセット用のデコーダを共用した部
分を示した図であるっその他の構成は、第３図に示す２
ポート半導体記憶装置と同様であり説明は省略するっ図
に於いて、 Ｎ Ａ ｉは４人力ＮＡＮＤ回路、ＩＮ０
，１Ｎ１．ＩＮ２．ＩＮ３は。
ｃｈｉｏｓのインバータ回路＋ ＱＴｏ、 Ｑ”＋ ＋
Ｑ１０ ＋ Ｑ１０はデータ転送信号ＤＴによって制
御されるトランスファーゲート、１２１ｆ’Ｊデータゲ
ート、＋７１１”ｌニジリアルゲート、＋８１ｒｉセレ
クタ、口０）はクランプ［回路である。Ｚｉ 、Ｚｊ
、ｚｋ、ｚｏ、ｚ、、ｚ２．ｚ３はプリデコードさｎた
アドレス信号、ＣＡＳは列アドレスストローブ信号であ
るっＣＭＯＳインバータ回路が４つと４人力ＮＡＮＤ回
路とクラップ回路が各１つずつでブロックを構成し、こ
ｎかへブロックで４Ｎ個の中から１個を選ぶデコーダを
構成するっまたクラップ回路ｕＣｊはたとえば図２の様
に入力端子Ｙｏ。
Ｑ１０ ＋ Ｑ１０はデータ転送信号ＤＴによって制
御されるトランスファーゲート、１２１ｆ’Ｊデータゲ
ート、＋７１１”ｌニジリアルゲート、＋８１ｒｉセレ
クタ、口０）はクランプ［回路である。Ｚｉ 、Ｚｊ
、ｚｋ、ｚｏ、ｚ、、ｚ２．ｚ３はプリデコードさｎた
アドレス信号、ＣＡＳは列アドレスストローブ信号であ
るっＣＭＯＳインバータ回路が４つと４人力ＮＡＮＤ回
路とクラップ回路が各１つずつでブロックを構成し、こ
ｎかへブロックで４Ｎ個の中から１個を選ぶデコーダを
構成するっまたクラップ回路ｕＣｊはたとえば図２の様
に入力端子Ｙｏ。
ＹＩ ＋ Ｙ２ ＊ Ｙ３のうち、どれか１つの入力端
子が’Ｈ“の時、あとの３つの入力端子の電位が完全に
０になる様に構成したものである。
子が’Ｈ“の時、あとの３つの入力端子の電位が完全に
０になる様に構成したものである。
（２）実施列の作用、動作の詳細な説明ＺＯ＋ ”ｌ
＋ Ｚ２ ＋ ”３ ａ 列えはＡ。Ａ、 、 ＡｏＡ
、 、 ＡｏＡ、 、τスの様にプリデコードδγした
信号で２Ｎ時に全部″″Ｌ“でなく、２つ以上同時に′
Ｈ“でない様にするつインバータ回路ＩＮ０． ＩＮ、
、 ＩＮ２． ＩＮ、の出力は、ＮＡＮＤ回路（ＮＡ
ｉ）の出力が′Ｈ“の時に、インバータ回路のヘチャネ
ｉ、ＭＯＳ Ｆ ＥＴがＯＮ Ｌで完全に１Ｌ′になる
。また、ＮＡＮＤ回路の出力が“Ｌ“の時は２”Ｏ＋
Ｚｌ ＋ ｚ２１ ｚ３ のどｆＬかｉ ッａ’）ｉ“
であるから′Ｈ′の信号がドレインにはいるインバータ
の出力ｎ％（Ｈ＃となり残りの３つはクラップ回路の働
きで完全に′Ｌ“になる。即ち、ＮＡＮＤ回路の人力信
号がすべてゝゝＨ′で、かつインバータのドレインに入
る信号が′Ｈ”の時だけインバータの出力ｎ ′Ｈ′と
なり。
＋ Ｚ２ ＋ ”３ ａ 列えはＡ。Ａ、 、 ＡｏＡ
、 、 ＡｏＡ、 、τスの様にプリデコードδγした
信号で２Ｎ時に全部″″Ｌ“でなく、２つ以上同時に′
Ｈ“でない様にするつインバータ回路ＩＮ０． ＩＮ、
、 ＩＮ２． ＩＮ、の出力は、ＮＡＮＤ回路（ＮＡ
ｉ）の出力が′Ｈ“の時に、インバータ回路のヘチャネ
ｉ、ＭＯＳ Ｆ ＥＴがＯＮ Ｌで完全に１Ｌ′になる
。また、ＮＡＮＤ回路の出力が“Ｌ“の時は２”Ｏ＋
Ｚｌ ＋ ｚ２１ ｚ３ のどｆＬかｉ ッａ’）ｉ“
であるから′Ｈ′の信号がドレインにはいるインバータ
の出力ｎ％（Ｈ＃となり残りの３つはクラップ回路の働
きで完全に′Ｌ“になる。即ち、ＮＡＮＤ回路の人力信
号がすべてゝゝＨ′で、かつインバータのドレインに入
る信号が′Ｈ”の時だけインバータの出力ｎ ′Ｈ′と
なり。
それ以外の場合に完全に１Ｌ“となる。従ってこのデコ
ーダｆｉＲＡＭの列デコーダとしては、τＡＳ＝２Ｈ“
でデータゲートの駆動信号を１Ｌ′′とし、次にＣＡＳ
：ゝＬ“ですべてゝＨ“のグリデコード１言号が人力し
たインバータ出力が接続したデータゲートだけを９Ｈ″
とする。ＳＡＭのプリセット中デコーダとしてＨ，ＣＡ
Ｓ＝ゝＨ“となりさらにプリデコード信号が確定後、デ
ータ転送信号ＤＴを１Ｈ″とし選択さγした列のセレク
タ出力、シリアルゲートｉｔ勅信号を′Ｈ”に、非選択
の列のセレクタ出カシリアルゲート駆勅信号を１Ｌ”と
しプリセットを完了するっ以上のように本発明のり２ン
プ回路を付加した列デコーダによｆＬば、列デコーダと
プリセット用のデコーダを共用する事ができるっなおｔ
記実施ｍＪでに、クラップ回路に第２図の構成のものを
用いたが、Ｎ本の人力信号を持ち、その内の１本の人力
信号が１Ｈ“の時期の（Ｎ−１）本の人力信号をゝＬ″
にクラップする機能をもつもので６ｎば他の構成のもの
でもよいっ 〔発明の効果〕 以上のようにこの発明によｆＬは、２ポート半導体記憶
装置の列デコーダに１選択さｎたデコーダの出力′ＶＨ
“によって、非選択の列デコーダの出力が′Ｌ ／／に
なるような回路を付加し、この列デコーダをプリセット
用のデコーダとしても用いるように構成したのでセル面
積を動小し、消費電力を１弐減できる効果がろるっ
ーダｆｉＲＡＭの列デコーダとしては、τＡＳ＝２Ｈ“
でデータゲートの駆動信号を１Ｌ′′とし、次にＣＡＳ
：ゝＬ“ですべてゝＨ“のグリデコード１言号が人力し
たインバータ出力が接続したデータゲートだけを９Ｈ″
とする。ＳＡＭのプリセット中デコーダとしてＨ，ＣＡ
Ｓ＝ゝＨ“となりさらにプリデコード信号が確定後、デ
ータ転送信号ＤＴを１Ｈ″とし選択さγした列のセレク
タ出力、シリアルゲートｉｔ勅信号を′Ｈ”に、非選択
の列のセレクタ出カシリアルゲート駆勅信号を１Ｌ”と
しプリセットを完了するっ以上のように本発明のり２ン
プ回路を付加した列デコーダによｆＬば、列デコーダと
プリセット用のデコーダを共用する事ができるっなおｔ
記実施ｍＪでに、クラップ回路に第２図の構成のものを
用いたが、Ｎ本の人力信号を持ち、その内の１本の人力
信号が１Ｈ“の時期の（Ｎ−１）本の人力信号をゝＬ″
にクラップする機能をもつもので６ｎば他の構成のもの
でもよいっ 〔発明の効果〕 以上のようにこの発明によｆＬは、２ポート半導体記憶
装置の列デコーダに１選択さｎたデコーダの出力′ＶＨ
“によって、非選択の列デコーダの出力が′Ｌ ／／に
なるような回路を付加し、この列デコーダをプリセット
用のデコーダとしても用いるように構成したのでセル面
積を動小し、消費電力を１弐減できる効果がろるっ
第１図はこの発明の一実施列による２ホ一ド半導体記憶
装置の主要部を示すブロック図、第２図にクラップ回路
の構＆列、第３図は従来の２ポートメモリを示すブロッ
ク図、第４図（グ勅作を説明するだめのタイミング図、
＠５図は従来のＷｌｌデコーダを示す回路図である７図
中、ＮＡｉ（″：Ｊ、４入力ＮＡＮＤ回路、 ＩＮｏ、
ＩＮ、、 ＩＮ２． ＩＮ３はＣＭＯＳイノベータ回
路、ＱＴｏ ＋ ＱＴ＋ ＋ Ｑ１０１ ＱＴ３ Ｖ’
Ｓ トラフ ７．７アゲート、（１）に列デコーダ、（
２）はデータゲート、（３）は行デコーダ、（４）ハメ
モリセルアレイ、ｔ５Ｎ−Ｊセンスアンプ、（６）ハデ
ータレジヌタｉ７＋ｉシリアルゲート、＋８１ｉセレク
タ、（９）プリセット用デコーダ、ａｏにクラップ回路
である。なお図中同一符号は同一または相当部分を示す
っ 代 理 人 大 岩 増 雄ｌ′ 第２図 第３図 第５図 （ｂ）７ｃｃ 手 続 補 正 書（自発） 昭和 年 月 ［」 １、事件の表示 特願昭６０−２５７１２７号２、
発明の名称 ２ポ一ト半導体記憶装置 ３、補正をする者 代表者 志 岐 守 哉 ４、代理人 ５、 補正の対象 （１］明細書の特許請求の範囲の欄 （２１図面 ６ 補正の内容 （１）図面の第１図を別紙のとおり訂正する。 （２、特許請求の範囲を別紙のとおり訂正する。 ７ 添付書類の目録 （１１補正後の特許請求の範囲を記載した書面１通（２
１図面（第１図） １通以 上 特許請求の範囲 メモリセルアレイと、このメモリセルアレイにランダム
にアクセスするポートと、前記メモリセルアレイの任意
の一行のデータを任童の列番地からシリアルにアクセス
するポートを持つ２ポ一ト半導体記憶装置において、ラ
ンダムアクセスポートの列デコードとシリアルアクセス
の５．ＦＪ 始ｍ ｈｂのデコードの２１の機能を備え
、的記列デコーダに非選択の列デコーダ出力はＯＶに放
−されるようなりランプ回路を付加したことを特徴とす
る２ポート半導体記憶装置。
装置の主要部を示すブロック図、第２図にクラップ回路
の構＆列、第３図は従来の２ポートメモリを示すブロッ
ク図、第４図（グ勅作を説明するだめのタイミング図、
＠５図は従来のＷｌｌデコーダを示す回路図である７図
中、ＮＡｉ（″：Ｊ、４入力ＮＡＮＤ回路、 ＩＮｏ、
ＩＮ、、 ＩＮ２． ＩＮ３はＣＭＯＳイノベータ回
路、ＱＴｏ ＋ ＱＴ＋ ＋ Ｑ１０１ ＱＴ３ Ｖ’
Ｓ トラフ ７．７アゲート、（１）に列デコーダ、（
２）はデータゲート、（３）は行デコーダ、（４）ハメ
モリセルアレイ、ｔ５Ｎ−Ｊセンスアンプ、（６）ハデ
ータレジヌタｉ７＋ｉシリアルゲート、＋８１ｉセレク
タ、（９）プリセット用デコーダ、ａｏにクラップ回路
である。なお図中同一符号は同一または相当部分を示す
っ 代 理 人 大 岩 増 雄ｌ′ 第２図 第３図 第５図 （ｂ）７ｃｃ 手 続 補 正 書（自発） 昭和 年 月 ［」 １、事件の表示 特願昭６０−２５７１２７号２、
発明の名称 ２ポ一ト半導体記憶装置 ３、補正をする者 代表者 志 岐 守 哉 ４、代理人 ５、 補正の対象 （１］明細書の特許請求の範囲の欄 （２１図面 ６ 補正の内容 （１）図面の第１図を別紙のとおり訂正する。 （２、特許請求の範囲を別紙のとおり訂正する。 ７ 添付書類の目録 （１１補正後の特許請求の範囲を記載した書面１通（２
１図面（第１図） １通以 上 特許請求の範囲 メモリセルアレイと、このメモリセルアレイにランダム
にアクセスするポートと、前記メモリセルアレイの任意
の一行のデータを任童の列番地からシリアルにアクセス
するポートを持つ２ポ一ト半導体記憶装置において、ラ
ンダムアクセスポートの列デコードとシリアルアクセス
の５．ＦＪ 始ｍ ｈｂのデコードの２１の機能を備え
、的記列デコーダに非選択の列デコーダ出力はＯＶに放
−されるようなりランプ回路を付加したことを特徴とす
る２ポート半導体記憶装置。
Claims (1)
- メモリセルアレイとこのメモリセルアレイにランダムに
アクセスするポートと、前記メモリセルアレイの任意の
一行のデータを任意の列番地からシリアルにアクセスす
るポートを持つ２ポート半導体記憶装置において、ラン
ダムアクセスポートの列デコードとシリアルアクセスの
開始番地のデコードの２つの機能を備え、前記列デコー
ダに非選択の列デコーダ出力はＯＶに放電されるような
クランプ回路を付加したことを特徴とする２ポート半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60257127A JPS62117187A (ja) | 1985-11-15 | 1985-11-15 | ２ポ−ト半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60257127A JPS62117187A (ja) | 1985-11-15 | 1985-11-15 | ２ポ−ト半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62117187A true JPS62117187A (ja) | 1987-05-28 |
Family
ID=17302102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60257127A Pending JPS62117187A (ja) | 1985-11-15 | 1985-11-15 | ２ポ−ト半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62117187A (ja) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5654681A (en) * | 1979-10-09 | 1981-05-14 | Nec Corp | Decoding circuit |
| JPS5698785A (en) * | 1979-11-23 | 1981-08-08 | Texas Instruments Inc | Semiconductor memory device |
| JPS5727477A (en) * | 1980-07-23 | 1982-02-13 | Nec Corp | Memory circuit |
| JPS58146090A (ja) * | 1982-02-22 | 1983-08-31 | Ricoh Co Ltd | Ｃｍｏｓ型デコ−ダ回路 |
| JPS5930295A (ja) * | 1982-08-12 | 1984-02-17 | Fujitsu Ltd | 半導体メモリのアクセス方式 |
| JPS5956276A (ja) * | 1982-09-24 | 1984-03-31 | Hitachi Ltd | 半導体記憶装置 |
| JPS6098598A (ja) * | 1983-11-01 | 1985-06-01 | Fujitsu Ltd | 半導体記憶装置 |
-
1985
- 1985-11-15 JP JP60257127A patent/JPS62117187A/ja active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5654681A (en) * | 1979-10-09 | 1981-05-14 | Nec Corp | Decoding circuit |
| JPS5698785A (en) * | 1979-11-23 | 1981-08-08 | Texas Instruments Inc | Semiconductor memory device |
| JPS5727477A (en) * | 1980-07-23 | 1982-02-13 | Nec Corp | Memory circuit |
| JPS58146090A (ja) * | 1982-02-22 | 1983-08-31 | Ricoh Co Ltd | Ｃｍｏｓ型デコ−ダ回路 |
| JPS5930295A (ja) * | 1982-08-12 | 1984-02-17 | Fujitsu Ltd | 半導体メモリのアクセス方式 |
| JPS5956276A (ja) * | 1982-09-24 | 1984-03-31 | Hitachi Ltd | 半導体記憶装置 |
| JPS6098598A (ja) * | 1983-11-01 | 1985-06-01 | Fujitsu Ltd | 半導体記憶装置 |
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