KR950012025B1 - 상이타이밍에 인가되는 2개 전원전압을 동시에 공급하는 타이밍일치회로 - Google Patents

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내용 없음.

Description

상이타이밍에 인가되는 2개 전원전압을 동시에 공급하는 타이밍일치회로

제1도는 제2도에 표시된 타임일치회로의 회로도.

제2도는 본 발명의 일실시예를 표시하는 DRAM의 블록도.

제3도는 전원전압의 공급이 개시될때 제1도에 표타이밍 타이밍일치회로의 동작을 설명하는 타이밍차트.

제4도는 전원전압의 공급이 종료될때 제1도에 표타이밍 타이밍일치회로의 동작을 설명하는 타이밍차트.

제5도는 본 발명의 다른 실시예를 표시하는 반도체 집적회로장치의 블록도.

제6도는 제5도에 표시된 타이밍일치회로의 동작을 설명하는 타이밍차트.

제7도는 종래의 DRAM의 블록도.

제8도는 제7도에 표시된 출력버퍼회로에 제공되는 출력구동회로와 출력주요 증폭회로의 회로도.

제9도는 전원전압의 공급이 개시될때 과일투과전류의 흐름을 표시하는 타이밍차트.

제10도는 전원전압의 공급이 종료될때 과잉투과전류의 흐름을 표시하는 타이밍챠트.

* 도면의 주요부분에 대한 부호의 설명

3a : 출력버퍼 3ai : 출력주증폭회로

60 : 메모리셀 어레이 61 : 행디코더

62 : 열디코더 64 : 센스암프

Vcc : 전원전압 Vss : 접지

본 발명의 일반적인 반도체 집적회로장치와 반도체 기억장치에 관한 것이고, 특히, 상이타이밍에 인가될 수 있는 2개 전원전압에 의해 각각 에너지화되는 2개의 내부회로를 포함하는 반도체 기억장치와 반도체 집적회로장치에 관한 것이다.

본 발명은 다중-비트 구성을 가지는 다이나믹 랜덤 액세스 메모리(DRAM)에서의 특수 적용성을 가진다.

근래, 반도체기억의 고집적이 실현되어, 반도체기억의 기억용량이 증대되었다.

다중-비트 구성을 가지는 반도체 기억의 수요는 기억용량 증가로서 증대된다.

다중-비트 구성을 가지는 반도체기억은 예를들면 1바이트(8비트) 또는 2바이트(16)비트 유니트에서의 데이터를 처리할 수 있다.

그것은 다중-비트 구성을 가지는 반도체기억은 데이터의 복수의 비트를 동시에 판독과 기록할 수 있는 것을 뜻한다.

일반적으로, 많은 반도체 기억들은 프린트회로판(메모리보드)에 위치되고, 그리고 그들의 데이터 출력단자는 데이터버스에 접속된다.

따라서, 반도체 기억에 기억되는 데이터가 판독될때, 반도체기억은 판독데이터신호에 응답하고 데이터출력단자에 접속되는 데이터버스(부하)를 구동한다.

데이터버스를 구동하기위해, 반도체기억은 데이터버스를 구동하는 구동회로를 그의 출력스테이지에 포함한다.

일반적으로, 구동회로에 의해 구동되어야하는 부하는, 긴 데이터버스가 기억판에 제공되므로 커진다.

그러므로, 구동회로는 대전류구동 가능출력을 가지는 트랜지스터에 의해 구성된다.

반도체 기억에 제공되는 구동회로는 상기와 같은 대부하를 구동하기 위해 필요하므로, 많은 전류, 즉 전력을 소비한다.

1신호전원전압이 반도체기억을 구성하는 기본회로, 즉 메모리셀 어레이와 센스암프에 뿐만아니라, 구동회로에서도 공급될때, 전원전압레벨은 구동회로에 전류소비에 의해 감소된다.

전원전압의 감소는 반도체 기억에서 주요회로의 기능장애를 발생한다.

근래, 기본회로에 공급되는 전원전압의 감소를 방지하기 위해, 구동회로의 추가전원전압이 반도체기억에 인가된다.

그러므로, 구동회로가 많은 전류를 소비하여도, 그러한 전류소비에 의해 발생되는 반도체 기억에서 주요회로의 기능장애는 피할 수 있다.

더욱, 2개 전원전압에 의해 공급되는 반도체기억은 또한 다음 설명에 언급되는 소음제어의 견지에서 장점이 있다.

단일 전원전압이 공급될 때, 전압공급의 반도체 기억에서 소음을 전송하기 어렵고, 즉, 반도체기판에 형성되는 본딩패드와 전원리드 사이에 접속되는 금선의 임피던스가 높기때문에, 소음은 거의 도출하지 않는다.

그래서, 이 경우에는, 반도체기억의 주변회로의 용이하게 소음에 의해 영향을 받게 된다.

그러나, 2 또는 그이상의 전원전압이 공급될때에는 소음은 용이하게 전원공급부에 전송되고, 즉, 2 또는 그이상의 금선의 총임피이던스가 감소되므로, 반도체 기억에서 외부로 용이하게 소음은 도출한다.

결과로서, 반도체 기억에서의 주변회로는 소음에 의해 좀처럼 영향을 받지 않는다.

상기 장점의 견지에서, 2 또는 그이상의 전원전압이 다중-비트 구성을 가지는 근래 반도체기억에 인가된다.

복수의 전원전압은 기억판에 제공되는 복수의 전원공급선을 통하여 반도체기억에 공급되나, 그러나 그들의 타이밍은, 복수 전원공급선이 다른 길이와 다른 임피던스를 가지기때문에, 서로가 종종 다르다.

결과로서, 복수의 전원전압이 기억판에 동시에 공급되어도, 반도체 기억에 공급되는 이들의 전원전압의 타이밍들은 종종 다르다.

상태에 따라, 약간의 실수로 복수의 전원전압중 하나가 공급되지 않는 경우가 있다는 것을 주의해야 된다.

다음 설명에서 우선 반도체 기억이 설명된다.

다음은 복수의 전원전압의 타이밍이 다르고, 또는 전원전압중 하나가 인가되지않을 때 발생되는 가능한 문제를 설명한다.

본 발명은 일반적으로 반도체 기억에 적용될 수 있고, 그리고 다니너믹 랜덤 액세스 메모리(이후 "DRAM"으로 한다)는 다음 설명에서 한예로서 설명된다.

제7도는 종래의 DRAM의 블록도이다.

제7도를 참조하여, DRAM(1a)는 외부인가 제1전원전압(Vcc1)에 의해 에너지화되는 주요회로(2a)와, 그리고 제2전원전압(Vcc2)에 의해 에너지화되는 출력 구동회로(4)를 포함한다.

주요회로(2a)는 행과 열로 배열되는 메모리셀을 포함하는 메모리셀 어레이(60)과, 외부인가 어드레스신호(A0~Am)을 수신하는 어드레스 입력버퍼(63), 행어드레스 신호(RA)를 디코딩하는 행디코더(61)과, 열어드레스신호(CA)를 디코딩하는 열디코더(62), 그리고 메모리셀에서 판독되는 데이터신호를 증폭하는 센스암프(64)를 포함한다.

센스암프(64)는 IO선을 통하여 출력버퍼회로(3a)와 입력래치회로(65)에 접속된다. 클럭신호생성기(67)은 외부로 인가된 행어드레스스트로브신호/RAs와 열어드레스스트로브신호/CAS에 응답하고 DRAM(1a)를 제어하는 각종 제어신호를 생성한다.

OE버퍼(68)은 신호(OEM)을 제공하기위해 외부에 인가된 출력인에이블신호/OE를 수신한다.

리세트회로(69)상의 전력은 리세트신호의 전력을 생성하기 위해 전원전압(vcc1)에 의해 공급된다(이후 "POR"로 한다).

출력구동회로(4)는 I/O단자(DQ1~DQn)에 접속되는 부하, 즉 출력버퍼회로(3a)에서 생성되는 n-비트 데이터신호에 응답하고 데이터버스(OB)를 구동하기위해 제2전원전압(vcc2)에 의해 공급된다.

I/O래치회로(65)는 출력구동회로(4)를 바이패스하는 바이패스선을 통하여 I/O단자(DQ1~DQn)에 접속된다.

기록동작에 있어서는, 기록이네이블신호/W가 하강하므로, 단자(DQ1~DQn)을 통하여 인가되는 n-비트데이터신호는 래치회로(65)에서 래치된다.

래치신호는 외부어드레서신호(AO~Am)에 의해 지정되는 메모리셀에 기록된다. 판독동작에서는, n-비트기록데이터신호는 외부어드레스 신호(AO~Am)에 의해 지정되는 메모리셀에 판독된다.

출력버퍼회로(3a)는 출력이네이블신호/OE에 응답하고 출력구동회로(4)에 n-비트 데이터 신호를 적용한다.

출력구동회로(4)는 인가데이터신호에 응답하고 단자(DQ1~DQn)에 접속되는 데이터버스(DB)를 구동한다.

제8도는 제7도에 표시된 출력구동회로(4)에 제공되는 회로(4i)와 출력버퍼회로(3a)에 제공되는 출력 주요증폭기(3ai)의 회로도이다.

회로(3ai)와 (4i)는 1비트 판독데이터신호, 즉 i째 데이터신호(RDi)를 처리한다.

환언하면, 제7도에 표시되는 출력버퍼회로(3a)와 출력구동회로(4)는 제8도에 표시하는 n-회로(3ai)와 (4i)를 포함한다.

제8도를 참조하여, 제1스테이지회로(5)는 전원전압(Vcc1)과 접지(Vss1)사이에 직렬로 접속되는 NMOS트랜지스터 그리고 PMOS트랜지스터(11과 12)를 포함한다.

i째 판독데이터신호(RDi)는 인버터를 구성하는 트랜지스터(12 와 13)의 게이트에 적용된다.

제1스테이지회로(5)는 래치(6)에 판독데이터신호(RDi)에 적용하기 위해, 제7도에 표시된 클럭신호생성기(67)에서 생성되는 신호 DOT와 /DOT를 얻는 데이터에 응답하고 활성화된다.

래치회로(6)은 2개 교차결합된 CMOS인버터를 포함한다.

하나의 CMOS 인버터는 PMOS트랜지스터(15)와 NMOS트랜지스터(16)에 의해 구성된다.

다른 하나의 CMOS인버터는 PMOS 트랜지스터(17)과 NMOS트랜지스터(18)에 의해 구성된다.

래치회로(6)은 상호역으로된 2개 신호를 PMOS트랜지스터(17)과 NMOS트랜지스터(20)에 의해 구성되는 CMOS인버터에, 그리고 PMOS 트랜지스터(21)와 NMOS트랜지스터(22)에 의해 구성되는 CMOS인버터에 적용된다.

2개 CMOS 인버터에서 제공되는 이러한 2개 신호는 각각 출력타이밍제어회로(7 과 8)에 적용된다.

출력타이밍제어회로(7)은 PMOS트랜지스터(23 과 24), 그리고 NMOS 트랜지스터(25 과 26)에 의해 구성된다.

외부에 적용된 출력이네이블신호/OE는 로우레벨에 있고, 그리고 제7도에 표시된 OE버퍼(68)은 하이레벨신호(OEM)을 제공한다.

트랜지스터(24 와 25)는 신호(OEM)에 응답하고 각각 오프와 온이 된다. 따라서 이때에 출력타이밍제어회로(7)은 입력노드(N1)에 적용되는 신호를 CMOS 인버터(9)에 전송된다.

출력이네이블신호/OE가 하이레벨에 있을 때, 트랜지스터(24 와 25)는 각각 온과 오프로 된다.

따라서, 이때에 회로(7)은 하이레벨신호(S2)를 인버터(9)에 적용한다.

인버터(9)는 로우레벨신호(S1)이 적용된 하이레버신호에 응답하고, 드라이버회로(4i)에 적용한다. 출력타이밍제어회로(8)은 같은 회로구성을 가지고 그리고 회로(7)과 같은 방법으로 동작한다. 따라서, 하이레벨신호(OEM)이 적용될 때, 회로(8)은 CMOS인버터(10)에 노드(N2)에 적용되는 신호중의 역으로된 것을 적용하는 그러므로 이때에 인버터(10)는 역으로된 신호(S2)를 제공하고 그리고 그것을 구동회로(4i)에 적용한다.

트랜지스터(28 과 29)가 온과 오프로 턴되므로, 각각 신호(OEM)이 로우레벨에 있을때, CMOS인버터(10)은 로우레벨신호(S2)에 제공한다.

구동회로(4i)는 제2전원전압(Vcc2)와 접지(Vss2)사이에 직렬로 접속되는 NMOS트랜지스터(Q1과 Q2)를 포한한다.

트랜지스터(Q1와 Q2)의 공통 접속노드는 i째 데이터 I/O단자(DQi)에 접속된다.

출력이네이블신호/OE가 로우레벨에 있을때, 서로 역으로 된 데이터신호(S1과 S2)는 하이레벨신호(OEM)에 응답하고 각각 트랜지스터(Q1과 Q2)에 적용된다.

따라서, 트랜지스터(Q1 과 Q2)중 어느 하나가 턴온되고, 그리고 전위(Vcc2와 Vss2)의 어느 하나는 i째 판독데이타(BDi)에 응답하고 단자(DQi)를 통하여 제공된다.

제2전원전압(Vcc2)가 제1전원전압(Vcc1)의 어떠한 공급없이 적용될 때, 다음 설명에서 언급될때 문제가 있다.

제1전원전압(Vcc1)이 인가되지 않을 때, 인버터(9 와 10)의 출력신호(S1와 S2)는 불안정 전위를 표타이밍된다.

따라서, 구동회로(4i)에서 트랜지스터(Q1와 Q2)의 도전/비도전 상태가 불안정하게 된다.

결과로서, 투과전류가 전원전압(Vcc2)에서 트랜지스터(Q1과 Q2)를 통하여 접지(vss2)로 흐르기 때문에 소비전류는 증가된다.

그 상태에 따라 트랜지스터(Q1과 Q2)는 과잉투과전류때문에 손상된다.

제9도는 전원전압(vcc1와 Vcc2)의 공급이 개시될 때 과잉투과전류의 흐름을 표시하는 타이밍챠트를 표타이밍이다.

제9도를 참조하여, 전원전압(Vcc2)의 공급은 타임(t1)에서 개시하고, 그리고나서 전원전압(Vcc1)의 공급은 타임(t2)에서 개타이밍이다.

그러므로, 출력주증폭회로(3ai)에서 제공되는 출력신호(S1와 S2)는 타임(t2)가 될 때까지 불안정전위를 표타이밍다.

전원전압(Vcc1)의 타임(t2)후 출력주요증폭기(3ai)에 인가되므로, 출력신호(S1와 S2)의 전위는 창설된다.

그러므로, 과잉투과전류(Ip)가 전원전압(Vcc2)(t1)의 상승의 종료후 전원전압(Vcc1)이 상승하는 (t2)시간까지 구동회로(4i)에서 트랜지스터(Q1과 Q2)를 통하여 흐를 수 있다.

제10도를 전원전압(Vcc1과 Vcc2)의 공급이 종료할 때 과잉투과전류의 흐름을 표시하는 타이밍챠트를 표타이밍다.

제10도를 참조하여, 전원전압(Vcc1)의 공급은 타임(t11)에서 종료하고, 그리고 나서 전원전압(Vcc2)의 공급은 타임(t14)에서 종료한다.

그래서, 출력주증폭회로(3ai)의 출력신호(S1와 S2)는 불안정전위를 표타이밍다.

결과로서, 과잉투과전류(Ip)는 타임(t11과 t14)사이의 기간에서 구동회로(4i)의 트랜지스터(Q1과 Q9)를 통하여 흐를 수 있다.

본 발명의 하나의 목적은 외부에 인가된 적어도 2개의 전원전압에 의해 에너지화되는 2개 외부회로를 포함하는 반도체 집적회로장치에서의 다른 타이밍으로 전원전압이 인가될 때 소비되는 전류를 감소하는 것이다.

본 발명의 목적은 다른 목적은 전원전압이 외부에 적어도 2개의 전원전압에 의해 에너지화되는 반도체 기억장치에서의 다른 타이밍으로 인가될 때 데이터출력 단자를 구동하는 구동회로에 소비되는 전류를 감소하는 것이다.

간략하게 말하면, 본 발명의 반도체 집적회로장치는 외부에 인가된 적어도 제1 과 제2전원전압에 의해 각각 에너지화되는 제1과 제2내부회로를 포함한다.

제2내부회로는 제2전원전압만이 인가될때 제1내부회로에서 제공되는 불안정 출력신호에 응답하고 많은 전류를 소비하는 경향이 있다.

반도체 집적회로장치는 추가적으로 선행한 것과 일치하는 제1과 제2전원전압의 다른 공급-타이밍을 만드는 제1과 제2전압중 하나의 공급-타이밍 응답하는 타이밍일치회로를 포함한다.

제1과 제2전원전압은 각각 타이밍일치회로를 통하여 제1과 제2 내부회로에 인가 된다.

동작에 있어, 제1과 제2전원전압이 다른 타이밍에 인가될 때, 타이밍일치수단이 동작하여 인가된 제1과 제2전원전압을 제1과 제2내부회로에 동시에 공급한다.

그래서, 제2내부회로는 제1내부회로에서 제공되는 불안정출력신호에 응답하고 많은 전류를 소비하는 것으로부터 방진된다.

본 발명의 다른 태양에 따라, 반도체기억장치는 데이터신호를 기억하는 외부에 인가된 제1전원전압에 의해 공급되는 데이터기억회로, 외부에 인가된 판독제어 신호에 응답하고 데이터기억회로에 의해 기억되는 데이터신호를 판독하는 제1전원전압에 의해 공급되는 데이터판독회로와, 데이터 판독회로에서 판독되는 데이터신호를 제공하는 데이터출력단자와, 그리고 데이터판독회로에 의해 판독되는 데이터신호에 응답하고 데이터출력단자를 구동하는 외부에 인가된 제2전원전압에 의해 공급되는 구동회로를 포함한다.

구동회로는 제2전원전압만이 인가될 때 데이터판독회로에서 제공되는 불안정출력신호에 응답하고 많은 전류를 소비하는 경향을 가진다.

반도체기억장치는 추가적으로 선행한 것과 일치하는 제1과 제2전원전압의 다른 공급타이밍을 만들기위해 수신된 제1과 제2전압중 하나의 공급타이밍에 응답하는 타이밍일치회로를 포함한다.

제1과 제2전원전압은 타이밍일치회로를 통하여 데이터기억회로와 데이터판독회로, 그리고 구동회로에 각각 인가된다.

동작에 있어서, 제1과 제2전원전압이 다른 타이밍에서 인가될때, 타이밍일치 회로는 작동하여 데이터기억회로와 데이터판독회로, 그리고 구동회로에 각각 인가된 제1과 제2전원전압을 동시에 공급한다.

그래서, 구동회로는 데이터 판독회로에서 제공되는 불안정출력신호에 응답하고 많은 전류를 소비하는 것에서 방지된다.

본 발명의 상기 목적, 특성, 범위 그리고 이점은 첨부도면과 함께할때 본 발명의 다음의 상세한 설명에서 더욱 명백하게 된다.

[실시예]

제2도에 참조하며, DRAM(16)는 제7도에 표시된 종래의 것(Ia)와 비교될 때 새로히 제공된 타이밍일치회로(80)을 포함한다.

타이밍일치회로(80)은 외부에 인가된 제1과 제2전원전압(Vcc1과 Vcc2)를 수신하고, 그리고 그들을 주요회로(2a)와 출력드라이버(4)에 각각 제공한다.

제2도에 표시된 것과 같이, 주요회로(2a)는 메모리셀어레이(60), 향디코더(61), 열디코더(62), 센스암프(64), 그리고 출력버퍼(3a)(제8도에 표시)에 제공되는 출력주증폭회로(3ai)를 포함한다.

제2도에 표시된 DRAM(1b)는 타이밍일치회로(80)을 제외하고 제7도에 표시되는 종래의 DRMA(1a)와 같은 회로구성하고 같은 방법으로 동작하므로, 설명은 생략한다.

제1도는 제2도에 표시된 타이밍일치회로(80)을 표타이밍다.

제1도를 참조하여, 타이밍일치회로(80)은 제1전원전압단자(Vcc1)과 주요회로(2a) 사이에 접속되는 전송게이트(102)와 그리고 제2전원전압단자(Vcc2)와 총력드라이버(4) 사이에 접속되는 전송게이트(101)을 포함한다.

전송게이트(102)는 NMOS트랜지스터(82)와 PMOS트랜지스터(88)의 병렬접속을 포함한다.

전송게이트(101)은 NMOS트랜지스터(81)과 PMOS트랜지스터(87)의 병렬접속을 포함한다.

트랜지스터(82)는 제2전원전압단자(Vcc2)에 접속되는 게이트를 가진다.

트랜지스터(88)는 인버터(94)를 통하여 단재(Vcc2)에 접속되는 게이트를 가진다.

트랜지스터(81)은 제1전원전압단자(Vcc1)에 접속되는 게이트를 가진다.

트랜지스터(87)은 인버터(93)을 통하여 단자(Vcc1)에 접속되는 게이트를 가진다.

제1과 제2전원전압을 각각 인버터(93과 94)에 인가된다.

서로 일치되는 그들의 공급타이밍을 가지는 전원전압(Vcc1'과 Vcc2')는 전송게이트(102와 101)을 통하여 제공된다.

그들은 주요회로(2a)와 출력 드라이버(4)에 각각 공급된다.

제3도는 전원전압(Vcc1과 Vcc2)의 공급이 개시할때 제1도에 표시된 타이밍 일치회로의 동작을 설명하는 타이밍챠트이다.

제1도와 제3도를 참조하여, 제2전원전압(Vcc2)의 공급이 타임(t1)에서 개시하고, 그리고나서, 제1전원전압(Vcc1)의 공급이 타임(t2)에서 개타이밍이다.

타임(t1)에서 타임(t2)까지의 기간에, 트랜지스터(82와 84)는 하이레벨 전원전압(Vcc2)에 응답하고 턴온되나, 그러나 트랜지스터(81과 87)은 전원전압(Vcc1)이 인가되지 않으므로 턴오프된다.

결과로서, 전원전압(Vcc2)가 이 기간에 출력드라이버(4)에 인가되지 않고, 즉 로우레벨 출력전원전압(Vcc2')가 제공된다.

타임(t2)후, 트랜지스터(81과 87)도 역시 전원전압(Vcc1)가 상승하기 때문에 턴온한다.

그래서 전원전압(Vcc1과 Vcc2)는 출력전원전압(Vcc1'와 Vcc2')로서 전송게이트(102와 101)를 통하여, 각각 주요회로(2a)와 출력드라이버(4)에 인가된다.

출력전원전압(Vcc1'와 Vcc2')가 타임(t3)에서 창설되므로, 제8도에 표시된 출력주증폭회로(3ai)의 출력신호(S1과 S2)의 전위는 고정된다.

출력전원전압(Vcc1'와 Vcc2')의 인가가 주요회로(2a)와 출력드라이버(4)에 동시에 개시되므로, 출력신호(S1과 S2)의 불안정 전위에 의해 발생되는 출력 드라이버(4)의 과잉전류소모를 피하게된다.

제4도는 전원전압(Vcc1과 Vcc2)의 공급이 종료할때, 제1도에 표시된 타이밍 일치회로(80)의 동작을 설명하는 타이밍챠트이다.

제4도를 참조하여, 타임(t11)에서 제1전원전아(Vcc1)의 하강후, 제2전원전압(Vcc2)는 타임(t14)에서 상승한다. 전원전압(Vcc1과 Vcc2)가 타임(t11)까지 하이레벨에 있으므로, 2개 전송게이트(102과 101)은 턴온된다.

따라서, 출력전원전압(Vcc1'와 Vcc2')는 각각 주요회로(2a)와 출력드라이버(4)에 인가된다. 전원전압(Vcc1)과 타임(t11)후 하강하기때문에, 전송게이트(101)은 턴오프된다. 전송게이트(102)는 타임(t11)에서 타임(t14)까지의 기간에 턴온되고, 그러나 전원 전압(Vcc1)이 인가되지않으므로 로우레벨 출력전원전압(VcC1')를 공급한다.

환언하면, 제1전원전압(Vcc1)(타임 t11)의 상승후, 2개 출력전원전압(Vcc1'와 Vcc2')가 거의 동시에 짧은 시간내에 하강한다.

결과로서, 타임(t13)후, 출력주증폭회로(3ai)의 출력신호(S1과 S2)가 불안정 전위를 표기하더라도 투과전류(Lp)는 출력전원전압(Vcc1'와 Vcc2')가 새로히 제공된 타이밍일치회로(80)에 의해 주요회로(2a)와 출력드라이버(4)에 인가되지않으므로 출력드라이버회로(4)에서 흐르지 않는다.

즉, 전원전압(Vcc1과 Vcc2)의 공급이 제3도에 표시된 것과 같이 다른 타이밍에서 개시하거나 또는 전원전압(Vcc1과 Vcc2)의 공급이 다른 타이밍에서 종료의 어느 하나이고, 주요회로(2a)와 출력드라이버(4)에 출력전원전압(Vcc1'와 Vcc2')의 공급은 동시에 개시하고 종료한다.

따라서, 원하지안는 전류소비는 출력주증폭회로(3ai)에서 제공되는 불안정출력신호(S1과 S2)에 의해 피하게된다.

더욱, 출력드라이버회로(4)는 투과전류의 과잉흐름에 의해 파괴되는 것으로부터 보호된다.

제5도는 본 발명의 다른 실시예를 표시하는 반도체집적회로(70)의 블록도이다.

상기 설명에서, 한예로서 DRAM에 본 발명이 적용되는 경우가 설명되나, 그러나 본 발명은 일반적인 반도체집적회로장치에서도 적용가능한다.

제5도를 참조하여 반도체집적회로장치(70)은 외부에 인가된 3개 전원전압(V1~V3)에 의해 각각 에너지화되는 내부회로(71~73)을 포함한다.

타이밍일치회로(50)은 전원전압단자(V1~V3)과 내부회로(71~73)사이에 제공된다.

타이밍일치회로(50)은 전원전압단자(V1)과 내부회로(71)사이에 접속되는 전송게이트(101과 201), 전원전압단자(V2)과 내부회로(72)사이에 접속되는 전송게이트(102과 202)을 단자(V3)과 내부회로(73)사이에 접속되는 전송게이트(103과 203)을 포함한다.

전송게이트(101)은 전원전압(V3)에 응답하고 동작된다.

전송게이트(201)은 전원전압(V2)에 응답하고 동작된다.

전송게이트(102)은 전원전압(V1)에 응답하고 동작된다.

전송게이트(202)은 전원전압(V3)에 응답하고 동작된다.

전송게이트(103)은 전원전압(V2)에 응답하고 동작되고, 그리고 전송게이트(203)은 전원전압(V1)에 응답하고 동작된다.

제6도는 제5도에 표시된 타이밍일치회로(50)의 동작을 설명하는 타이밍챠트이다.

제6도를 참조하여, 타임(t21)에서 전원전압(V1)의 상승후, 전원전압(V3)은 상승하고, 그리고 전원전압(V2)는 타임(t22)에서 상승한다.

3개 공급전원전압(V1~V3)의 공급이 제6도에 표시된 것과 같이 다른 타이밍에 개타이밍다.

제5도에 표시된 타이밍일치회로(50)은 제1도에 표시된 회로(80)과 같은 방법으로 동작하므로, 출력전원전압(V1'~V3)의 공급타이밍은 동시에 상승한다.

즉 창설된 출력전원전압(V1'~V3')은 타임(t22)후 타임(t23)에서 각각 내부회로(71~73)에 동시에 인가된다.

타임(t31)에서 전원전압(V11)의 하강후, 전원전압(V3)은 하강하고, 그리고 전원전압(V2)도 역시 타임(t33)에서 하강한다.

이 경우에서 역시, 타이밍일치회로(50)이 제1도에 표시된 회로(80)과 같은 방법으로 동작하므로, 3개 출력전원전압(V1'~V3')은 동시에 하강한다.

즉, 전원전압(V1~V3)의 공급이 다른 타이밍에 종료하고, 한편 출력전원전압(V1'~V3')이 공급이 내부회로(71~73)에 동시에 종료한다(타임 t32에서).

그러므로 외부에 인가된 전원전압(V1~V3)의 공급이 다른 타이밍에 개시하고 종료할 때라도, 내부회로(71~73)에 출력전원전압의 공급은 타이밍일치회로(50)이 제공되므로 동시에 실행된다.

복수의 전원전압을 인가할 필요성은 반도체 집적회로장치의 형에 따라 다르다.

그러나 복수의 전원의 동시인가는 DRAM에서와 같은 각종회로에서는 종종 필요하다.

제5도에 표시된 타이밍일치회로(50)는 3개 전원전압(V1~V3)을 처리하나, 그러나 3개 또는 그 이상의 전원전압을 처리할 수 있는 타이밍일치회로는 기술에 익숙한 사람들에 의해 용이하게 구성될 수가 있다.

본 발명의 상세하게 설명하였지만, 설명과 보기는 같으나 거기에 제한되지 않고 본 발명의 정신과 범위는 첨부 청구범위에 의해서만 한정된다.

Claims (12)

1. 외부에 인가된 적어도 제1과 제2전원전압에 의해 각각 활성화되는 제1과 제2내부회로(2a,4)를 구비하는 반도체 집적회로장치에 있어서, 상기 제2전원전압만이 인가될때 상기 제1내부회로에서 제공되는 불안정 출력신호에 응답하고 많은 전류를 소비하는 경향을 가지는 상기 제2내부회로는 상기 하나와 일치하는 제1과 제2전원전압의 다른 공급-타이밍을 만드는 제1과 제2전압중의 하나의 공급-타이밍에 응답하는 타이밍일치수단(80)을 구비하고, 상기 제1과 제2전원전압은 상기 타아밍일치수단을 통하여 각각 상기 제1과 제2내부회로에 인가되는 반도체 집적회로장치.
2. 제1항에 있어서, 상기 타이밍일치수단은 상기 제1과 제2전원전압중 다른 선행의 하나를 지체하는 상기 제1과 제2전원전압중 지체된 하나의 공급-시작 타이밍에 응답하는 수단(80)을 포함하는 반도체 집적회로장치.
3. 제1항에 있어서, 상기 타이밍일치수단은 상기 제1과 제2전원차단중의 다른 지연된 하나의 더 이른 공급-종료타이밍을 만드는 상기 제1과 제2전원전압중 선행이 하나의 공급-종료타이밍에 응답하는 수단(80)을 포함하는 반도체 집적회로장치.
4. 제1항에 있어서, 상기 제2내부회로는 상기 제1내부회로에서 제공되는 출력신호에 응답하고 외부에 제공된 부하(DB)를 구동하는 구동회로수단(4)과, 상기 제2전원전압만이 인가될때 상기 제1내부회로에서 제공되는 불안정 출력신호에 응답하고 많은 전류를 소비하는 경향을 가지는 상기 구동회로수단을 포함하는 반도체 집적회로장치.
5. 제1항에 있어서, 상기 타이밍일치수단은 상기 제1전원전압을 받는 제1전원전압 입력단자(Vcc1)와, 상기 제2전원전압을 받는 제2전원전압 입력단자(Vcc2)와, 상기 제2전원전압 입력단자에 인가되는 전압에 응답하고 동작되는 제1내부회로와, 상기 제1전원전압 입력단자 사이에 접속되는 제1스위칭수단(101,93)과, 그리고 상기 제1전원전압 입력단자에 인가되는 전압에 응답하고 동작되는 제2내부회로와, 상기 제2전원전압 입력단자 사이에 접속되는 제2스위칭수단(102,94)을 포함하는 반도체 집적회로장치.
6. 제5항에 있어서, 상기 제1스위칭수단은 상기 제1전원전압 입력단자와 제1내부회로 사이에 접속되는 제1전송게이트(101)를 포함하고, 상기 제2전원전압 입력단자에 인가되는 하이레버 전압에 응답하고 턴온되고, 그리고 상기 제2스위칭수단은 상기 제2전원전압단자와 제2내부회로 사이에 접속되는 제2전송게이트(102)를 포함하고, 상기 제1전원전압 입력단자에 인가되는 하이레벨전압에 응답하고 턴온되는 반도체 집적회로장치.
7. 제4항에 있어서, 상기 구동회로 수단은 상기 제2전원전압과 접지 사이에 직렬로 접속되는 복수의 스위칭소자(Q1,Q2)를 포함하고 상기 제1내부회로에서 제공되는 출력신호에 응답하고 동작되고, 상기 부하는 상기 복수의 스위칭소자의 공통접속노드에 결속되는 반도체 집적회로장치.
8. 외부에서 인가된 적어도 제1과 제2 전원전압에 의해 활성화되는 반도체 기억장치에 있어서, 데이터신호를 기억하는 상기 제1전원전압에 의해 공급되는 데이터기억수단(60)과, 외부에 인가된 판독제어신호에 응답하고 상기 데이터기억수단에 기억되는 데이터신호를 판독하는 상기 제1전원전압에 의해 공급되는 데이터판독수단(61.62.632.3ai)과, 상기 데이퍼 판독수단에서 판독되는 데이터신호를 제공하는 데이터출력단자(DQ1~DQn)와, 상기 데이터판독수단에 의해 판독되는 데이터신호에 응답하고 상기 데이터출력단자를 구동하는 상기 제2전원전압에 의해 공급되는 구동회로수단(4)과, 상기 구동회로수단은 상기 제2전원전압만이 인가되었을 때 상기 데이터판독 수단에서 제공되는 불안정 출력신호에 응답하고 많은 전류를 소비하는 경향을 가지고 있고, 그리고 상기 하나와 일치되는 제1과 제2전원전압의 다른 공급-타이밍을 만들기 위해 수신되는 제1과 제2전압중 하나의 공급-타이밍에 응답하는 타이밍 일치수단(80)을 포함하고, 상기 제1과 제2전원전압은 상기 타이밍일치수단을 통하여 상기 데이터기억수단과 데이터판독수단에 각각 인가되는 반도체기억장치.
9. 제8항에 있어서, 상기 데이터기억수단은 데이터신호를 기억하는 메모리셀을 포함하는 메모리셀 어레이(60)를 포함하고, 상기 외부에 인가된 판독제어신호는 상기 메모리셀 어레이에서 메모리셀의 하나를 어드레싱하는 외부에 인가된 어드레스 신호를 포함하고, 상기 데이퍼판독수단은 상기 어드레스 신호에 응답하고 상기 메모리셀에 메모리셀의 하나를 저장하는 메모리셀 지정수단(61,62)과, 상기 메모리셀 지정수단에 의해 지정되는 메모리셀중의 하나에 기억되는 데이터신호를 증폭하는 센스암프수단(64)과, 상기 센스암프 수단에 의해 증폭되는 데이터신호를 증폭하는 출력증폭회로수단(3ai)과, 상기 제1전원전압은 상기 메모리셀 표시수단, 센스암프수단, 그리고 출력주 증폭회로수단에 인가되는 반도체기억장치.
10. 제9항에 있어서, 상기 메모리셀 지정수단은 상기 외부에 인가된 어드레스신호에 응답하고 메모리셀 어레이에 행과 열을 지정하는 디코더수단(61,62)을 포함하는 반도체 기억장치.
11. 제8항에 있어서, 상기 반도체기억장치는 n-비트의 데이터신호를 동시에 처리하는 다중-비트 구성를 가지는 반도체기억장치.
12. 제8항에 있어서, 상기 반도체기억장치는 다이너믹 랜덤 액세스 메모리장치(DRAM)를 포함하는 반도체기억장치.