KR100377491B1 - 반도체 장치 - Google Patents

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Abstract

본 발명은 표준 셀의 보다 한층의 축소화를 달성하여 집적도를 향상시키는 것을 과제로 한다. 본 발명은 인접하는 셀 사이에서 서브스트레이트 영역 및 소스 영역을 공유하여 양 영역에 공통의 컨택트를 서브스트레이트 영역의 중심에서 셀의 내측 쪽으로 설치하여 구성된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 표준 셀 방식을 채용한 반도체 장치에 관한 것이다.
종래, 반도체 장치를 구성하는 표준 셀 방식에서는 높이가 일정한 복수종의 셀이 준비되어 각 셀은 열형상으로 배치되어 집적 회로의 일부를 구성한다. 표준 셀 방식을 채용한 집적 회로의 고집적화를 실현하기 위해서는 각 셀의 사이즈가 작은 것이 바람직하다. 그러나, 트랜지스터의 사이즈를 축소하여 셀 사이즈를 작게 하는 방법에서는 셀의 구동 능력과의 트레이드 오프의 문제가 발생해 버린다. 그래서, 트랜지스터 사이즈를 축소하지 않고서, 외관의 셀 사이즈를 작게 하는 방법으로는 예를 들면 일본 특원평11-269484호에 있어서 셀의 일부를 인접하는 셀과 공유하는 수법이 개시되어 있다.
도 9는 상기 종래의 수법을 채용한 반도체 장치의 구성을 나타내는 도면으로서, 동도 (a)는 2 입력 NAND를 구성하는 표준 셀의 평면도, 동도 (b)는 인버터를 구성하는 표준 셀의 평면도, 동도 (c)는 동도 (a)의 셀과 동도 (b)의 셀을 인접시킨 경우의 구성을 나타내는 평면도이다. 또, 도 9에 있어서는 간단화를 위해, 소스 영역, 폴리 실리콘(폴리 Si), 컨택트 및 셀 경계선(셀 프레임) 만이 도시되어 있고, 금속 배선층은 생략되어 있다. 또한, 도시하지는 않았으나, 서브스트레이트 영역이 상하에서 인접하는 셀 사이에서 공유되고 각 셀끼리는 셀 경계선이 접하도록 상하 좌우로 인접하여 배치되어 상하 방향 및 좌우 방향에 셀 열을 형성한다.
도 9의 (a)에 도시한 바와 같이 소스 영역(105, 106, 107) 및 그 영역내의 컨택트(101, 102, 103)의 일부가 셀 경계선(109)을 넘어서 배치되어 있다. 그리고, 소스 영역(105, 106, 107) 및 컨택트(101, 102, 103)가 셀의 상부또는 하부에 배치되어 있다. 또한, 인접하는 셀의 소스 영역이 배치되는 중첩 영역(108) 및 컨택트(104)를 배치 가능한 스페이스가 마련되어 있다. 동일 도면 (b)의 인버터 셀에서는 소스 영역(110) 및 컨택트(111)의 일부가 셀 경계선(114)을 넘어서 배치되어 있다. 동도 (c)에 도시한 바와 같이 동도 (a)의 NAND 셀과 동도 (b)의 인버터 셀을 인접하여 배치한 경우에 동도 (a)의 소스 영역(106) 및 컨택트(102)와, 동도 (b)의 소스 영역(110) 및 컨택트(111)는 하나로 통합되어 이들 셀 사이에서 공유된다. 그리고, 셀 사이에서 공유되는 컨택트(113)를 포함하는 소스 영역(112)의 형상은 적어도 오목 형상을 포함하게 된다.
이러한 구성에 있어서는 인접하는 셀에서 소스 영역 및 그 컨택트를 공유화 하도록 하고 있기 때문에 좌우 방향으로 셀 열이 축소되어 셀의 실효 사이즈를 작게 할 수가 있다.
도 10은 상기 종래의 수법을 채용한 반도체 장치의 구성을 나타내는 도로서, 2 입력 NAND를 구성하는 표준 셀의 평면도이다. 또, 도 10에 있어서는 간단화를 위해, 소스 영역, 폴리 실리콘(폴리 Si), 컨택트 및 셀 경계선(셀 프레임)만이 도시되어 있고, 금속 배선층은 생략되고 있다. 또한, 각 셀끼리는 셀 경계선이 접하도록 상하 좌우로 인접하여 배치되어 상하 방향 및 좌우 방향에 셀 열을 형성한다.
도 10에 도시한 바와 같이 소스 영역(123, 124, 125)의 일부가 셀 경계선(126)을 넘어서 배치되고 셀의 상하로는 웰 영역에 소정의 전위를 제공하는 서브스트레이트 영역(127, 128)이 소스 영역(123, 124, 125)에 인접하여 형성되어 인접하는 소스 영역(123, 124)과 서브스트레이트 영역(127)은 양 영역 상에 연속하여 형성된 금속막(도시되지 않음)에 의해 도통되어 양 영역을 겸용하는 컨택트(121)가 셀 경계선(126)상에 설치되고, 또한 인접하는 소스 영역(125)과 서브스트레이트 영역(128)은 양 영역 상에 연속하여 형성된 금속막에 의해 도통되어 양 영역을 겸용하는 컨택트(122)가 셀 경계선(126) 상에 설치되어 있다.
이러한 구성에서는 상하 방향으로 인접하는 셀과 서브스트레이트 영역(127, 128)을 좌우 방향으로 인접하는 셀과 소스 영역(123, 124, 125)을 공유하여 소스 영역(123, 124, 125) 상의 컨택트를 필요로 하지 않고 있다. 이러한 구성에 따르면, 상기 도 9에 도시한 구성과 비교하여 셀 경계를 넘어서 인접하는 셀에 들어가는 소스 영역의 폭이 좁아지기 때문에 셀의 높이를 낮게 억제하는 것이 가능해진다.
도 11에는 표준 셀 방식을 채용한 종래의 반도체 장치에 있어서, 서브스트레이트 영역의 배치를 연구하여 집적도를 향상시킨 구성이 도시된다. 도 11에 있어서, 이 수법은 서브스트레이트 영역(131)과 이에 연결되는 컨택트(132)를 셀의 상하에 설치하여 셀 열을 구성한 경우에 각 셀의 서브스트레이트 영역(131)이 하나로 연결되도록 하고, 또한 이를 상하 방향에 인접하는 셀 열내의 셀과 공유함으로써 집적도를 향상시키고 있다. 셀 열내에서 셀이 놓이지 않은 빈 영역에는 빈 영역에 두는 전용 셀이 놓여 그 셀에도 서브스트레이트 영역과 컨택트가 설치되고 있다.
이러한 수법은 셀의 사이즈에 상관없이 일정한 비율의 영역을 서브스트레이트 영역으로 하고 있기 때문에, 작은 사이즈의 셀(세로 방향의 사이즈는 갖추어져 있으므로, 폭이 좁다와 동일한 의미)의 경우에는 매우 유효하나, 셀이 커질수록 효과가 약해져, 셀의 크기가 어느 정도 커지게 되면 셀내에 단독으로 서브스트레이트 영역을 배치하는 것이 셀의 사이즈가 작아지는 경우도 있었다.
이상 설명한 바와 같이 표준 셀 방식에 의해 구축된 종래의 반도체 장치에 있어서는 소스 영역, 서브스트레이트 영역, 및 이들 영역에 형성되는 컨택트를 인접하는 셀에서 공유화함으로써, 집적도의 향상을 도모하여 왔다. 그러나, 반도체 기술의 보다 더 진보를 이루기 위해서는 셀의 보다 일층의 축소화가 요구되었었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 그 목적하는 바는 표준 셀의 보다 일층의 축소화를 달성하여 집적도를 향상시키는 반도체 장치를 제공하는 데에 있다.
상기 목적을 달성하기 위한 본 발명에 의한 제1 수단은, 반도체 기판 상에 형성된 복수의 MOS 트랜지스터를 포함하는 표준 셀이 상하 좌우로 인접 배치되어 집적 회로가 구축되는 반도체 장치에 있어서, 상기 표준 셀은 상기 인접하는 셀과의 경계선을 넘어서 형성된 제1 소스 영역 또는 빈 영역 중의 적어도 어느 일측의 영역과, 상기 인접하는 셀과의 경계선을 넘어서 형성된 서브스트레이트 영역을 포함하고, 상기 빈 영역은 상기 제1 소스 영역이 형성된 상기 셀의 경계선을 넘는 제2 소스 영역을 상기 인접하는 셀이 가질 경우에 상기 제2 소스 영역을 상기 셀의 경계선 부근에 배치 가능한 영역이며, 상기 서브스트레이트 영역은 상기 인접하는 셀 중 어느 하나의 셀의 상기 서브스트레이트 영역과 공유하여 형성되고, 또한, 상기 제1 소스 영역을 형성하는 동일 확산층에 의해 형성되어 상기 서브스트레이트 영역에는 상기 서브스트레이트 영역 및 상기 제1 소스 영역에 소정의 전위를 공급하는 상기 서브스트레이트 영역 및 상기 제1 소스 영역에 공유된 컨택트가 형성되고, 상기 컨택트는 상기 서브스트레이트 영역의 최소 폭부(幅部)의 중심으로부터 상기 셀의 내측 쪽으로 배치 형성되고 또한 상기 셀의 폭 방향에 인접하는 상기 셀과의 경계선상에 배치 형성되어 있는 것을 특징으로 한다.
제2 수단은 반도체 기판 상에 형성된 복수의 MOS 트랜지스터를 포함하는 표준 셀이 상하 좌우로 인접 배치되어 집적 회로가 구축되는 반도체 장치에 있어서,상기 표준 셀은 상기 인접하는 셀과의 경계선을 넘어서 형성된 서브스트레이트 영역을 포함하고, 상기 서브스트레이트 영역은 상기 인접하는 셀 중 어느 하나의 셀의 상기 서브스트레이트 영역과 공유하여 형성되어 상기 서브스트레이트 영역에는 상기 서브스트레이트 영역에 소정의 전위를 공급하는 컨택트가 불균일한 간격으로 형성되며, 상기 컨택트는 상기 서브스트레이트 영역의 폭의 중심으로부터 상기 셀의 내측 쪽으로 배치 형성되고, 상기 컨택트가 배치된 부분의 상기 서브스트레이트 영역을 형성하는 확산층은 상기 셀의 내측에 확장되어 형성되어 있는 것을 특징으로 한다.
제3 수단은 상기 제1　또는 제2 수단에 있어서, 상기 서브스트레이트 영역의 폭은 상기 반도체 장치의 제조 공정상 컨택트의 배치가 허용되는 폭보다도 좁게 형성되어 있는 것을 특징으로 한다.
제4 수단은 상기 제1　또는 제2 수단에 있어서, 상기 서브스트레이트 영역의 폭의 중심과 그 중심에 가까운 측의 상기 컨택트의 단부와의 거리는 상기 반도체 장치의 제조 공정상 허용되는 확산층 상의 컨택트끼리의 간격의 1/2 이상인 것을 특징으로 한다.
제5 수단은 상기 제1 수단에 있어서, 상기 서브스트레이트 영역의 최소 폭부의 중심과 그 중심에 가까운 상기 컨택트의 단부와의 거리는 상기 반도체 장치의 제조 공정상 허용되는 확산층 상의 컨택트끼리의 간격 이하인 것을 특징으로 한다.
제6 수단은 반도체 기판상에 형성된 복수의 MOS 트랜지스터를 포함하는 표준 셀이 상하 좌우로 인접 배치되어 집적 회로가 구축되는 반도체 장치에 있어서, 상기 표준 셀은 상기 인접하는 셀과의 경계선을 넘어서 형성된 서브스트레이트 영역을 가지고, 상기 서브스트레이트 영역은 상기 인접하는 셀 중 어느 하나의 셀의 상기 서브스트레이트 영역과 공유하여 형성되어 상기 서브스트레이트 영역에는 상기 서브스트레이트 영역에 소정의 전위를 공급하는 컨택트와 동일한 폭으로 형성되며, 상기 컨택트는 상기 서브스트레이트 영역에 균일한 간격으로 연속하여 형성되고, 일부의 상기 컨택트가 배치된 상기 서브스트레이트 영역을 형성하는 확산층은 상기 셀의 내측으로 확장되어 형성되고 있는 것을 특징으로 한다.
제7의 수단은 상기 제1, 2 또는 6의 수단에 있어서, 상기 서브스트레이트 영역은 상기 인접하는 셀의 상하 좌우 4개중 임의의 3개의 셀의 상기 서브스트레이트 영역과 공유하여 형성되는 것을 특징으로 한다.
도 1은 본 발명의 일 실시 형태에 따른 표준 셀의 반도체 장치의 구성을 도시한 도면.
도 2는 도 1에 도시한 실시 형태의 구성과 종래의 구성의 채널 폭을 비교한 모습을 도시한 도면.
도 3은 도 1에 도시한 표준 셀을 2개 인접 배치한 구성을 도시한 도면.
도 4는 도 3에 도시한 표준 셀 열을 상하로 인접 배치한 구성을 도시한 도면.
도 5는 본 발명의 다른 실시 형태에 따른 표준 셀의 반도체 장치의 구성을 도시한 도면.
도 6은 도 5에 도시한 표준 셀 열을 상하로 인접 배치한 구성을 도시한 도면.
도 7은 본 발명의 다른 실시 형태에 따른 표준 셀의 반도체 장치의 구성을 도시한 도면.
도 8은 도 7에 도시한 표준 셀 열을 상하로 인접 배치한 구성을 도시한 도면.
도 9는 종래의 표준 셀의 구성을 도시한 도면.
도 10은 종래의 다른 표준 셀의 구성을 도시한 도면.
도 11은 종래의 다른 표준 셀의 구성을 도시한 도면.
<도면의 주요부분에 대한 부호의 설명>
1, 2, 23, 26, 26a, 26b : 컨택트
3, 4, 5 : 소스 영역
6 : 중첩 영역
7, 8, 13, 22, 25 : 서브스트레이트 영역
9, 12a, 12b : 셀 경계선
11a, 11b, 21, 24 : 셀
14 : 컨택트 간격
이하, 도면을 참조하여 본 발명의 실시 형태를 설명한다.
도 1은 본 발명의 일 실시 형태에 따른 반도체 장치의 구성을 나타내는 도면으로서, 2 입력 NAND를 구성하는 표준 셀의 평면도이다. 도 1에서는 소스 영역, 폴리 실리콘, 컨택트, 서브스트레이트 영역, 셀 경계선(셀 프레임)만을 도시하고 있고, 금속 배선층은 생략하고 있다. 소스 영역(3, 4, 5)은 셀 경계선(9)을 넘어서 형성되어 있고, 이 셀에 인접하는 셀(도시되지 않음)의 소스 영역이 배치 가능한 빈 영역이 되는 중첩 영역(6)이 설치되어 있다. 서브스트레이트 영역(7, 8)은 셀의 상하로 셀 경계선(9)을 넘어서 셀의 폭 방향(도 1의 좌우 방향)으로 설치되어 소스 영역을 형성하는 확산층과 동일한 확산층에 소스 영역과는 다른 불순물을 도입하여 형성되어 있다. 서브스트레이트 영역(7, 8)은 최소 폭의 부분이 반도체의 제조 공정상 컨택트의 배치가 허용되는 최소 폭보다도 좁게 형성되어 있다. 이 일체화 한 소스 영역(3, 4, 5)과 서브스트레이트 영역(7, 8)은 이 셀이 행렬형상으로 배치되었을 때에 인접하는 주위 상하 좌우 4 방향의 셀 중 임의의 3 방향의 셀과 공유된다.
소스 영역(3, 4, 5), 중첩 영역(6)과 서브스트레이트 영역(7, 8) 상에는 각각의 영역 상을 포함하여 컨택트(1, 2)가 형성되어 있다. 컨택트(1)는 소스 영역(3, 4)과 서브스트레이트 영역(7)의 쌍방의 영역의 컨택트를 겸용하는 컨택트로서 기능하고, 컨택트(2)는 소스 영역(5), 중첩 영역(6)과 서브스트레이트 영역(8)의 쌍방의 영역의 컨택트를 겸용하는 컨택트로서 기능하고 있다. 컨택트(1, 2)는 셀의 높이 방향(도 1의 상하 방향)에서의 서브스트레이트 영역(7, 8)의 최소 폭의 개소에서의 폭의 중심으로부터 셀 중심측으로 어긋나 배치되고 또한 컨택트의 중심이 셀의 폭 방향에 인접하는 셀과의 경계선(9) 상에 중첩되도록 배치 형성되어 있다.
이러한 구성과, 상기에서 설명한 도 10에 도시한 종래의 구성을, 상기 실시 형태의 구성을 도시한 도 2의 (a)와 종래의 구성을 나타내는 동도 (b)를 참조하여 비교하면, 도 2의 (a), (b) 모두가 셀 프레임의 사이즈는 동일, 즉 셀 사이즈가 동일하게 되도록 설정되어 있으나, 트랜지스터의 채널 폭은 동도 (a)의 상기 실시 형태 쪽이 크게 되어 있다. 바꿔 말하면, 트랜지스터의 채널 폭을 서로 비교하면, 동도 (a)에 도시한 상기 실시 형태의 구조 쪽이 셀 사이즈가 작아져, 고집적 셀을실현할 수가 있다.
도 3에 도 1에 도시한 셀을 셀의 폭 방향으로 2개 나란히 배치 구성한 셀 열을 도시한다. 도 3에 있어서, 셀 열 내의 각 셀(11a, 1lb)은 인접하는 개소에서 각각의 경계선(12a, 12b)이 중첩되어 경계선을 넘는 각 셀(11a, 11b)의 소스 영역(3, 4)은 서로의 셀에 오버랩된다. 또한, 각 셀(11a, 11b)의 상하로 셀 열에 따라서, 서브스트레이트 영역(7, 8)이 연속하여 형성된다.
즉, 각 셀(11a, 11b)이 열 형상으로 인접하여 배치됨으로써, 각 셀(11a, 11b)의 소스 영역과 서브스트레이트 영역의 기능을 갖는 영역(확산층)이 각 셀 열에 따라서 연결되고, 또한 서브스트레이트 영역은 인접하는 셀 열내의 셀과도 공유된다.
도 4에 도 3에 도시한 셀 열을 셀의 높이 방향으로 2 행 나란히 배치한 구성을 도시한다. 도 4에 있어서, 셀 열간에는 서브스트레이트 영역(13)은 공유되어 있기 때문에, 셀은 플립하여 배치되어 있다. 도 1에 도시한 컨택트(1, 2)는 서브스트레이트 영역(7, 8)의 최소 폭의 개소에서의 중심보다 셀의 내측으로 어긋난 곳에 배치되어 있는데, 이는 셀을 도 4에 도시한 바와 같이 배치했을 때에 도 4에 도시한 컨택트 사이의 거리(14)가 제조 공정상 허용되는 값을 밑돌지 않도록 하기 위하여 필요한 만큼 어긋나게 한 것이다. 한편, 이 거리(14)를 필요 이상으로 크게 하면, 셀의 높이 방향의 셀 사이즈가 커지기 때문에 필요 최소한으로 설계하는 것이 바람직하여 다른 제약 사항이 없으면 이 거리(14)가 허용 최소 치수가 되도록 한다. 예를 들면, 서브스트레이트 영역의 최소 폭의 개소의 중심과 컨택트 단의거리 L은 제조 공정상 허용되는 확산층 상의 컨택 끼리의 간격을 C로 하면 (C/2)≤L≤C 가 되도록 컨택트가 배치 형성된다.
도 5는 본 발명의 다른 실시 형태에 따른 반도체 장치의 구성을 도시한 도이다. 도 5에 있어서, 각 셀(21)의 상하로 서브스트레이트 영역(22)을 설치하고, 그 셀(21)을 간극이 없이 배치시킴으로써, 셀(21)의 상부에 있는 서브스트레이트 영역(22)은 상기 셀(21)의 좌우 및 위에 있는 셀의 서브스트레이트 영역에 연결되고, 셀(21)의 하부에 있는 서브스트레이트 영역(22)은 상기 셀(21)의 좌우 및 아래의 셀의 각 서브스트레이트 영역에 연결되어 셀(21)을 따라 연결된 서브스트레이트 영역(22)이 형성되고, 상기 서브스트레이트 영역(22)에 컨택트(23)가 설치된 부분은 서브스트레이트 영역(22)의 최소 폭부보다 넓은 폭으로 한다. 즉 각 셀(21)의 상하에 서브스트레이트 영역을 설치하는 것이 아니라, 셀 열과 셀 열의 사이에 서브스트레이트 영역(22)이 설치되어 있다.
서브스트레이트 영역(22) 상의 컨택트(23)는 서브스트레이트 영역(22)의 폭의 최소 부분의 중심에서 벗어나게 놓여 있다. 서브스트레이트 영역(22)의 최소 폭부의 중심으로부터 컨택트 단까지의 벗어나 있는 크기는 디자인 룰 상 허용되는 서브스트레이트 영역상의 컨택트끼리의 간격의 1/2 이상이다. 도 6에 도 5에 도시한 구성에 의한 2 행의 셀 열이 배치된 구성을 도시한다.
도 5에 도시한 구성을 채용함으로써, 종래의 도 11에 도시한 구성과 비교하여 서브스트레이트 영역의 폭을 좁게 할 수 있기 때문에(도 11에 도시한 Wsub1과 도 5에 도시한 Wsub2), 셀 열의 높이를 동일하게 하여 비교한 경우에 MOS 트랜지스터로서 사용할 수 있는 영역의 높이는 도 5의 구성 쪽이 높아진다(도 11에 도시한 Wmos1과 도 5에 도시한 Wmos2). 한편, 서브스트레이트 영역 상에 컨택트를 설치한 부분에서는 서브스트레이트 영역의 폭은 도 11에 도시한 구성보다 넓어져, MOS 트랜지스터로서 쓸 수 있는 영역이 좁아진다. 작은(폭이 좁은) 셀에서는 이에 따라 셀 내의 MOS 트랜지스터로서 사용할 수 있는 영역이 도 11에 도시한 구성에 비교하여 작아지는 경우도 있지만, 대부분의 셀에서는 MOS 트랜지스터로서 사용할 수 있는 영역이 증가하는 경우가 많아진다. 즉, 이 구성을 채용함으로써, 종래 예와 비교하면, 동일 셀 면적으로 비교하면, MOS 트랜지스터의 사이즈를 크게 취할 수 있으므로 셀의 구동력 향상, 즉 고속화가 이루어지고, MOS 트랜지스터 사이즈를 동일하게 하여 비교하면, 셀의 소형화에 의해 고집적화가 가능해진다.
도 7은 본 발명의 다른 실시 형태에 따른 반도체 장치의 구성을 도시한 도이다. 도 7에 있어서, 본 실시 형태에서는 각 셀(24)의 셀 열의 상하에 구성된 서브스트레이트 영역(25) 상에 균일한 간격으로 컨택트(26)가 배치되어 있고, 서브스트레이트 영역(25)과 PMOS 활성 영역 혹은 NMOS 활성 영역의 간격에 여유가 있는 개소만, 서브스트레이트 영역(25)이 넓혀져 있다
도 7에 도시한 구성을 채용한 효과도 도 5에 도시한 구성에서 얻어지는 효과와 마찬가지이다. 도 5에서는 디자인 룰 상, 서브스트레이트 영역(22)상의 컨택트(23)는 서브스트레이트 영역(22)에 대하여 충분히 내측에 있지 않으면 안되는 경우를 상정하고 있는 데 대하여 도 7에서는 디자인 룰적으로 제조 시의 마스크의 오정렬등에 의해, 서브스트레이트 영역(25)상의 컨택트(26)가 서브스트레이트영역(25)으로부터의 어긋남을 허용하는 경우에 유효하다.
도 8에는 도 7에 도시한 구성에 의한 2 행의 셀 행이 배치된 구성이 도시되어 있다. 도 8의 (a)에서는 오정렬이 없고, 모든 컨택트도 서브스트레이트 영역 상에 있으나, 도 8의 (b)에서는 컨택트의 개구가 위로 어긋난 경우를 나타내고 있다. 도 8의 (b)에서는 컨택트(26b, 26c)의 일부가 서브스트레이트 영역에서 어긋나 버려, 이 컨택트(26b, 26c)가 도통하지 않을 가능성이 있으나, 컨택트(26a)는 원래 위의 열의 서브스트레이트 영역의 폭이 넓게 되어 있던 부분에 걸려 있어, 어긋난다고 하더라도 서브스트레이트 영역에서 탈락하지 않아 정상적으로 도통할 수가 있다. 또한, 도시하지는 않았으나, 컨택트의 개구가 밑으로 어긋난 경우에는 도 8의 (b)에 도시한 컨택트(26b)가 서브스트레이트 영역(25)으로부터 탈락하지 않고 정상적으로 도통한다.
도 5에 도시한 구성에서는, 서브컨택트(23)를 서브스트레이트 영역(22)의 중심으로부터 어느 정도 거리가 떨어지게 하지 않으면 안되기 때문에 서브 컨택트(23)를 배치하기 위해서, 서브스트레이트 영역(22)을 크게 넓히지 않으면 안되었으나, 컨택트가 서브스트레이트 영역으로부터 탈락하는 것을 허용하는 디자인 룰의 경우에는 도 7에 도시한 구성을 채용함으로써, 서브스트레이트 영역을 넓히는 량을 최소한으로 줄여 그 만큼 트랜지스터의 사이즈 증가나, 셀 사이즈의 축소에 기여할 수 있다.
이상 설명한 바와 같이 본 발명에 따르면, 인접하는 셀 사이에서 서브스트레이트 영역 및 소스 영역을 공유하여, 양 영역에 공통의 컨택트를 서브스트레이트 영역의 중심에서 셀의 내측 쪽으로 설치하도록 하였으므로 종래와 동등한 게이트 폭으로 셀을 축소하는 것이 가능해진다.

Claims (7)

  1. 반도체 기판 상에 형성된 복수의 MOS 트랜지스터를 포함하는 표준 셀 (standard cell)이 상하 좌우로 인접 배치되어 집적 회로가 구축되는 반도체 장치에 있어서,
    상기 표준 셀은 상기 인접하는 셀과의 경계선을 넘어서 형성된 제1 소스 영역 또는 빈 영역 중의 적어도 어느 일측의 영역과,
    상기 인접하는 셀과의 경계선을 넘어서 형성된 서브스트레이트 영역
    을 포함하고,
    상기 빈 영역은 상기 제1 소스 영역이 형성된 상기 셀의 경계선을 넘는 제2 소스 영역을 상기 인접하는 셀이 포함한 경우에, 상기 제2 소스 영역을 상기 셀의 경계선 부근에 배치 가능한 영역이며,
    상기 서브스트레이트 영역은 상기 인접하는 셀 중 어느 하나의 셀의 상기 서브스트레이트 영역과 공유하여 형성되고, 또한 상기 제1 소스 영역을 형성하는 동일 확산층에 의해 형성되어 상기 서브스트레이트 영역에는 상기 서브스트레이트 영역 및 상기 제1 소스 영역에 소정의 전위를 공급하는, 상기 서브스트레이트 영역 및 상기 제1 소스 영역에 공유된 컨택트가 형성되고,
    상기 컨택트는 상기 서브스트레이트 영역의 최소 폭부(幅部)의 중심으로부터 상기 셀의 내측 쪽으로 배치 형성되고, 또한 상기 셀의 폭 방향에 인접하는 상기 셀과의 경계선상에 배치 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 반도체 기판 상에 형성된 복수의 MOS 트랜지스터를 포함하는 표준 셀이 상하 좌우로 인접 배치되어 집적 회로가 구축되는 반도체 장치에 있어서,
    상기 표준 셀은 상기 인접하는 셀과의 경계선을 넘어서 형성된 서브스트레이트 영역
    을 포함하고,
    상기 서브스트레이트 영역은 상기 인접하는 셀 중 어느 하나의 셀의 상기 서브스트레이트 영역과 공유하여 형성되어 상기 서브스트레이트 영역에는 상기 서브스트레이트 영역에 소정의 전위를 공급하는 컨택트가 불균일한 간격으로 형성되며,
    상기 컨택트는 상기 서브스트레이트 영역의 폭의 중심으로부터 상기 셀의 내측으로 배치 형성되고, 상기 컨택트가 배치된 부분의 상기 서브스트레이트 영역을 형성하는 확산층은 상기 셀의 내측에 확장되어 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 서브스트레이트 영역의 폭은, 상기 반도체 장치의 제조 공정 상 컨택트의 배치가 허용되는 폭보다도 좁게 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 서브스트레이트 영역의 폭의 중심과 그 중심에 가까운 측의 상기 컨택트의 단부와의 거리는 상기 반도체 장치의 제조 공정 상 허용되는 확산층 상의 컨택트끼리의 간격의 1/2 이상인 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 서브스트레이트 영역의 최소 폭부의 중심과 그 중심에 가까운 상기 컨택트의 단부와의 거리는 상기 반도체 장치의 제조 공정상 허용되는 확산층 상의 컨택트끼리의 간격 이하인 것을 특징으로 하는 반도체 장치.
  6. 반도체 기판상에 형성된 복수의 MOS 트랜지스터를 포함하는 표준 셀이 상하 좌우로 인접 배치되어 집적 회로가 구축되는 반도체 장치에 있어서,
    상기 표준 셀은 상기 인접하는 셀과의 경계선을 넘어서 형성된 서브스트레이트 영역을 가지고,
    상기 서브스트레이트 영역은 상기 인접하는 셀 중 어느 하나의 셀의 상기 서브스트레이트 영역과 공유하여 형성되고, 상기 서브스트레이트 영역에 소정의 전위를 공급하는 컨택트와 동일한 폭으로 형성되며,
    상기 컨택트는, 상기 서브스트레이트 영역에 균일한 간격으로 연속하여 형성되고, 일부의 상기 컨택트가 배치된 상기 서브스트레이트 영역을 형성하는 확산층은 상기 셀의 내측으로 확장되어 형성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제1항, 제2항 및 제6항 중 어느 한 항에 있어서,
    상기 서브스트레이트 영역은 상기 인접하는 셀의 상하 좌우 4개중 임의의 3개의 셀의 상기 서브스트레이트 영역과 공유하여 형성되는 것을 특징으로 하는 반도체 장치.
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