JPS6346749A - 集積回路用スタンダ−ドセルおよびスタンダ−ドセル列 - Google Patents
集積回路用スタンダ−ドセルおよびスタンダ−ドセル列Info
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- JPS6346749A JPS6346749A JP19142386A JP19142386A JPS6346749A JP S6346749 A JPS6346749 A JP S6346749A JP 19142386 A JP19142386 A JP 19142386A JP 19142386 A JP19142386 A JP 19142386A JP S6346749 A JPS6346749 A JP S6346749A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路用スタンダードセル及びスタンダード
セル列に関し、特に、面積の利用率を改善して集積度の
向上が可能となるように、内部領域を配線チャンネル領
域としてで利用するようにした集積回路用スタンダード
セルおよびこれにより構成されたスタンダ−ドセル列に
関する。
セル列に関し、特に、面積の利用率を改善して集積度の
向上が可能となるように、内部領域を配線チャンネル領
域としてで利用するようにした集積回路用スタンダード
セルおよびこれにより構成されたスタンダ−ドセル列に
関する。
集積回路のチップのレイアウト技術において、インバー
タ、NAND 、NOR等の単位回路としての機能を
有し、且つその各メタル層の高さを夫々所定値に統一さ
れたセル(以下「スタンダードセル」と記す)を準備し
ておき、これをアレイ状に配置してセル間に配線を行う
ことによりチップ全体のレイアウトを完成するスタンダ
ードセルアレイと呼ばれる技術が知られている。この技
術はコンピュータ制御により自動的にチップレイアウト
を行うのに適していることから、最近広く使用されてい
る方法である。
タ、NAND 、NOR等の単位回路としての機能を
有し、且つその各メタル層の高さを夫々所定値に統一さ
れたセル(以下「スタンダードセル」と記す)を準備し
ておき、これをアレイ状に配置してセル間に配線を行う
ことによりチップ全体のレイアウトを完成するスタンダ
ードセルアレイと呼ばれる技術が知られている。この技
術はコンピュータ制御により自動的にチップレイアウト
を行うのに適していることから、最近広く使用されてい
る方法である。
第4図(a)、(b))は従来のスタンダードセルの構
成を例示する図であり、同図(a)はインバータ回路の
スタンダードセル401のマスクパターンを、また同図
(b)は2人力NAND回路のスタンダードセル402
のマスクパターンを夫々示している。第4図(a)及び
(blにおいて、411はN型ウェル、413はN型拡
散層、414はポリシリコン、415はP型またはN型
の拡散層と第1層メタル間のコンタクトホール、416
はポリシリコンと第1メタル層間のコンタクトホール、
417a、 417bは第1Nメタル、418は第1
Nメタルと第2層メタル間のスルーホール、419は入
力端子用第2メタル層、420は出力端子用第2層メタ
ルを夫々示している。なお、417aの上端部は第1電
源用(例えば正の電源電圧を供給する)の端子として、
また417bの下端部は第2電源用(例えば、零電圧、
または負の電源電圧を供給する)の端子として夫々機能
する。このように、従来のスタンダードセルにおいては
、z源線(接地線)及びセル内部の結線には第1層メタ
ルを用いて自由に配線し、セルへの信号入力端子及びセ
ルからの信号出力端子は第2層メタルにより構成してい
た。
成を例示する図であり、同図(a)はインバータ回路の
スタンダードセル401のマスクパターンを、また同図
(b)は2人力NAND回路のスタンダードセル402
のマスクパターンを夫々示している。第4図(a)及び
(blにおいて、411はN型ウェル、413はN型拡
散層、414はポリシリコン、415はP型またはN型
の拡散層と第1層メタル間のコンタクトホール、416
はポリシリコンと第1メタル層間のコンタクトホール、
417a、 417bは第1Nメタル、418は第1
Nメタルと第2層メタル間のスルーホール、419は入
力端子用第2メタル層、420は出力端子用第2層メタ
ルを夫々示している。なお、417aの上端部は第1電
源用(例えば正の電源電圧を供給する)の端子として、
また417bの下端部は第2電源用(例えば、零電圧、
または負の電源電圧を供給する)の端子として夫々機能
する。このように、従来のスタンダードセルにおいては
、z源線(接地線)及びセル内部の結線には第1層メタ
ルを用いて自由に配線し、セルへの信号入力端子及びセ
ルからの信号出力端子は第2層メタルにより構成してい
た。
第5図fa)は、第3図(alに示す論理回路(C=A
+B)を、従来のスタンダードセル401及び402を
用いて、従来の方法によりレイアウトする場合の構成を
例示したものである。
+B)を、従来のスタンダードセル401及び402を
用いて、従来の方法によりレイアウトする場合の構成を
例示したものである。
第3図(alにおける301 a 、 301 bは
インバータ回路、302は2人力NAND回路で、夫々
第4図及び第5図(alの401.402に対応してい
る。
インバータ回路、302は2人力NAND回路で、夫々
第4図及び第5図(alの401.402に対応してい
る。
第5図(alにおいて、501及び502はスタンダー
ドセル間を結ぶ配線用導体で、前者は第2層メタルによ
り構成されて縦方向に走り、後者は第1層メタルにより
構成されて横方向に走り、更に両者はスルーホール50
3により結合されてコーナ一部を構成する。なお、国内
のA、B、Cは第3図(alの信号電圧A、B。
ドセル間を結ぶ配線用導体で、前者は第2層メタルによ
り構成されて縦方向に走り、後者は第1層メタルにより
構成されて横方向に走り、更に両者はスルーホール50
3により結合されてコーナ一部を構成する。なお、国内
のA、B、Cは第3図(alの信号電圧A、B。
Cに夫々対応する。これから明らかな通り、セル列の外
部領域は配線チャンネル領域として使用される。入力信
号電圧Aは配線用導体502−1 (第1Nメタル)か
らスルーホール503−1を経由して縦方向の配線用導
体501−1(第2層メタル)に移行し、スタンダード
セル401 b (インバータ回路)の入力端子419
bへ入力する。更に、スタンダードセル401bの出力
信号は同出力端子420bより縦方向の配線用導体50
1−2 (第2層メタル)へ伝達されて配線チャンネ
ル領域に導かれ、スルーホール503−2を経由して配
線用導体502−3 (第1層メタル)に移行し、配
線チャンネルに沿って横方向に伝送される。更に、同信
号はスルーホール503−3を経由して配線用導体50
1゜3 (第2Nメタル)へ移行し、縦方向に伝送され
てスタンダードセル402 (2人力NAND回路)
の左側の入力端子419C(第2層メタル)に入力する
。他の入力信号Aも相似の経路を経てスタンダードセル
402の他のく右側の)入力端子419c (第2層
メタル)に入力する。
部領域は配線チャンネル領域として使用される。入力信
号電圧Aは配線用導体502−1 (第1Nメタル)か
らスルーホール503−1を経由して縦方向の配線用導
体501−1(第2層メタル)に移行し、スタンダード
セル401 b (インバータ回路)の入力端子419
bへ入力する。更に、スタンダードセル401bの出力
信号は同出力端子420bより縦方向の配線用導体50
1−2 (第2層メタル)へ伝達されて配線チャンネ
ル領域に導かれ、スルーホール503−2を経由して配
線用導体502−3 (第1層メタル)に移行し、配
線チャンネルに沿って横方向に伝送される。更に、同信
号はスルーホール503−3を経由して配線用導体50
1゜3 (第2Nメタル)へ移行し、縦方向に伝送され
てスタンダードセル402 (2人力NAND回路)
の左側の入力端子419C(第2層メタル)に入力する
。他の入力信号Aも相似の経路を経てスタンダードセル
402の他のく右側の)入力端子419c (第2層
メタル)に入力する。
スタンダードセル402の出力Cは同出力端子420C
(第2層メタル)より縦方向の配線導体501−4
(第2層メタル)に伝達されて配線チャンネル領域に導
かれ、スルーホール503−4を経由して横方向の配線
用導体502−5に移行する。
(第2層メタル)より縦方向の配線導体501−4
(第2層メタル)に伝達されて配線チャンネル領域に導
かれ、スルーホール503−4を経由して横方向の配線
用導体502−5に移行する。
第5図(b)は、第3図(b)に示す1ビット加算回路
の2箇を使用した2ピント加算回路を、従来のスタンダ
ードセル401(インバータ回路)、402 (2人
力NAND回路)及び403(3人力NAND回路、そ
のマスクパターンの図示は省略する)を用いて、従来の
方法によりレイアウトする場合の構成を例示したもので
ある。なお、第3図(blにおいて、301はインバー
タ回路、302は2人力NAND回路、303は3人力
NAND回路で、第5図(1))のスタンダードセル4
01.402.403に夫々対応する。第3図(blの
加算回路は加算数Ai、被加算数Bi及び下位桁(この
場合では第i−1桁)から送られて来る桁上げ信号C8
−1を入力とし、加算結果のSi と、上位桁(この場
合では第1−1−1行)への桁上げ信号C4を出力とす
るものである。第5図(blにおいて、A1、B1、S
l、C1は夫々第1桁目の加算数、被加算数、加算結果
、桁上げの各信号電圧を示し、A2、B2、B2、C2
は夫々第2桁目の加算数、被加算数、加算結果、桁上げ
の各信号電圧を示す。なお、第1桁目が最下位ビットで
あるため、桁上げ信号Coは常にO(L)である。第1
桁目及び第2桁目の加算回路を構成するスタンダードセ
ル401.402.403は夫々横方向に1列に配列さ
れてセル列を構成し、各セル列の間隙はセル間の配線チ
ャンネル領域として利用される。第5図(a)の場合と
同じ<、501は縦方向に走る配線用導体(第2層メタ
ル)、また502は横方向に走る配線用導体(第1層メ
タル)であり、503は第1及び第2層メタルを連結す
るスルーホールを示す。
の2箇を使用した2ピント加算回路を、従来のスタンダ
ードセル401(インバータ回路)、402 (2人
力NAND回路)及び403(3人力NAND回路、そ
のマスクパターンの図示は省略する)を用いて、従来の
方法によりレイアウトする場合の構成を例示したもので
ある。なお、第3図(blにおいて、301はインバー
タ回路、302は2人力NAND回路、303は3人力
NAND回路で、第5図(1))のスタンダードセル4
01.402.403に夫々対応する。第3図(blの
加算回路は加算数Ai、被加算数Bi及び下位桁(この
場合では第i−1桁)から送られて来る桁上げ信号C8
−1を入力とし、加算結果のSi と、上位桁(この場
合では第1−1−1行)への桁上げ信号C4を出力とす
るものである。第5図(blにおいて、A1、B1、S
l、C1は夫々第1桁目の加算数、被加算数、加算結果
、桁上げの各信号電圧を示し、A2、B2、B2、C2
は夫々第2桁目の加算数、被加算数、加算結果、桁上げ
の各信号電圧を示す。なお、第1桁目が最下位ビットで
あるため、桁上げ信号Coは常にO(L)である。第1
桁目及び第2桁目の加算回路を構成するスタンダードセ
ル401.402.403は夫々横方向に1列に配列さ
れてセル列を構成し、各セル列の間隙はセル間の配線チ
ャンネル領域として利用される。第5図(a)の場合と
同じ<、501は縦方向に走る配線用導体(第2層メタ
ル)、また502は横方向に走る配線用導体(第1層メ
タル)であり、503は第1及び第2層メタルを連結す
るスルーホールを示す。
このように、従来のレイアウト方法においては、セル間
の配線には、縦方向には第2Nメタルの導体が、また横
方向には第1層メタルの導体が夫々使用され、配線の方
向により導体の種類が定まっているために、レイアウト
が単純とする利点がある。
の配線には、縦方向には第2Nメタルの導体が、また横
方向には第1層メタルの導体が夫々使用され、配線の方
向により導体の種類が定まっているために、レイアウト
が単純とする利点がある。
しかし、従来のスタンダードセルを用いたレイアウト方
式では、第5図(a+、(blの例に示したように、セ
ル列の外部領域に配線チャンネル領域を設ける必要があ
り、特にセル間の結線が複雑になる場合は配線チャンネ
ル領域が更に拡大するため、チップサイズを増大させる
欠点があった。このため、スタンダードセルアレイは高
価格の、比較的特殊な機能を実現する集積回路以外には
採用することが困難となるという問題があった。
式では、第5図(a+、(blの例に示したように、セ
ル列の外部領域に配線チャンネル領域を設ける必要があ
り、特にセル間の結線が複雑になる場合は配線チャンネ
ル領域が更に拡大するため、チップサイズを増大させる
欠点があった。このため、スタンダードセルアレイは高
価格の、比較的特殊な機能を実現する集積回路以外には
採用することが困難となるという問題があった。
本発明は上記に鑑みてなされたものであり、前記問題点
を解決するために次の手段を採る。
を解決するために次の手段を採る。
すなわち、各スタンダードセルの上側領域及び下側領域
に、夫々第1電源端子用、及び第2電源端子用の第1層
メタルの導体層を横方向に延在させ、更に、前記両電源
端子用導体層に挟まれた領域に、信号入力端子用及び信
号出力端子用の第1Nメタルの導体層を縦方向に夫々延
在させる。更に、前記スタンダードセルの複数筒を横方
向に直線状に配列してセル列を構成し、その複数列を縦
方向に平行に配列して2次元的セルアレイを構成する。
に、夫々第1電源端子用、及び第2電源端子用の第1層
メタルの導体層を横方向に延在させ、更に、前記両電源
端子用導体層に挟まれた領域に、信号入力端子用及び信
号出力端子用の第1Nメタルの導体層を縦方向に夫々延
在させる。更に、前記スタンダードセルの複数筒を横方
向に直線状に配列してセル列を構成し、その複数列を縦
方向に平行に配列して2次元的セルアレイを構成する。
ここで各セル列の内部領域を第1配線チヤンネルとして
利用し、ここに横方向に走る第2層メタル層の配線用導
体の複数条を平行に配列し、セル間の結線の全部または
大部分をこの領域で処理する。更に、各セルに挟まれた
細長い領域(セルの外部領域)を第2配線チヤンネル領
域として利用し、残余のセル間の結線を処理する。第2
配線チヤンネル領域では、横方向の配線用導体には第1
層メタルの導体を、また、縦方向の配線用導体には第2
層メタルの導体を夫々使用する。このため、従来のレイ
アウト方式と比較してセル列の間隔を大幅に圧縮するこ
とが可能となり、占有面積は顕著に縮小される。
利用し、ここに横方向に走る第2層メタル層の配線用導
体の複数条を平行に配列し、セル間の結線の全部または
大部分をこの領域で処理する。更に、各セルに挟まれた
細長い領域(セルの外部領域)を第2配線チヤンネル領
域として利用し、残余のセル間の結線を処理する。第2
配線チヤンネル領域では、横方向の配線用導体には第1
層メタルの導体を、また、縦方向の配線用導体には第2
層メタルの導体を夫々使用する。このため、従来のレイ
アウト方式と比較してセル列の間隔を大幅に圧縮するこ
とが可能となり、占有面積は顕著に縮小される。
以下、本発明のスタンダードセル及びスタンダードセル
列について詳細に説明する。
列について詳細に説明する。
本発明の実施例を第1図及び第2図に示す。
このうち、第2図(a)、巾)、(C)は本発明のスタ
ンダードセルのマスクパターンを例示し、第1図(al
、(b)はこれらのセルを用いたレイアウト図を例示し
たものである。説明の都合、最初に第2図(al、(b
)、(C1を参照して、スタンダードセルの構成につい
て説明する。第2図+8)及び(b)は夫々インバータ
回路用及び2人力NAND回路用のスタンダードセルの
構成を示すマスクパターンで、夫々第4図(a)及び(
b)に示す従来のインバータ回路用及び2人力NAND
回路用のスタンダードセルに対応し、共に第1図に示す
レイアウト方法に適するように構成されている。第2図
(C1は通過配線用セルのマスクパターンを示し、この
セルは後述する通り、配線用導体がセル列を縦断する必
要がある場合に使用される。第2図(al、fb)、(
C1において、211はNウェル、212はP型拡散層
、213はN型拡散層、214はポリシリコン、215
はP型またはN型拡散層と第1層メタル間のコンタクト
ホール、216はポリシリコンと第1層間のコンタクト
ホール、217a、217bは電源端子用第1層メタル
(217aは第1電源に、217bは第2電源に夫々接
続される) 、218は第1層メタルと第2層メタル間
のスルーホール、219は入力端子用第1層メタル、2
20は出力端子用第1層メタル、また、221(第2図
(C))は第2層メタルを夫々示している。
ンダードセルのマスクパターンを例示し、第1図(al
、(b)はこれらのセルを用いたレイアウト図を例示し
たものである。説明の都合、最初に第2図(al、(b
)、(C1を参照して、スタンダードセルの構成につい
て説明する。第2図+8)及び(b)は夫々インバータ
回路用及び2人力NAND回路用のスタンダードセルの
構成を示すマスクパターンで、夫々第4図(a)及び(
b)に示す従来のインバータ回路用及び2人力NAND
回路用のスタンダードセルに対応し、共に第1図に示す
レイアウト方法に適するように構成されている。第2図
(C1は通過配線用セルのマスクパターンを示し、この
セルは後述する通り、配線用導体がセル列を縦断する必
要がある場合に使用される。第2図(al、fb)、(
C1において、211はNウェル、212はP型拡散層
、213はN型拡散層、214はポリシリコン、215
はP型またはN型拡散層と第1層メタル間のコンタクト
ホール、216はポリシリコンと第1層間のコンタクト
ホール、217a、217bは電源端子用第1層メタル
(217aは第1電源に、217bは第2電源に夫々接
続される) 、218は第1層メタルと第2層メタル間
のスルーホール、219は入力端子用第1層メタル、2
20は出力端子用第1層メタル、また、221(第2図
(C))は第2層メタルを夫々示している。
第2図(a)のインバータ回路用セル210及び第2図
(b)の2人力NAND回路用セル202においては、
入力端子用第11メタル219及び出力瑞子用第2層メ
タルは共に縦方向に延在しており、しかもスタンダード
セル内には第2層メタルが存在しないため、セル間を結
ぶ配線用導体(後述する通り、第2層メタルにより構成
され、横方向に走る)はセル列の内部領域を自由に通過
できると共に、人、出力端子用の第1層メタル219.
220は任意の位置において配線用導体にアクセスする
(具体的手段については後述する)ことができる。なお
、2人力NAND回路用スタンダードセル202(第2
図(b))において、出力端子220はセルの最右端に
位置し、入力端子219はセルの2人力NAND回路4
02(第4図(1))に示す通り、入力端子419はセ
ルの中央に、入力端子419は左右端に夫々位置する)
と相違している。
(b)の2人力NAND回路用セル202においては、
入力端子用第11メタル219及び出力瑞子用第2層メ
タルは共に縦方向に延在しており、しかもスタンダード
セル内には第2層メタルが存在しないため、セル間を結
ぶ配線用導体(後述する通り、第2層メタルにより構成
され、横方向に走る)はセル列の内部領域を自由に通過
できると共に、人、出力端子用の第1層メタル219.
220は任意の位置において配線用導体にアクセスする
(具体的手段については後述する)ことができる。なお
、2人力NAND回路用スタンダードセル202(第2
図(b))において、出力端子220はセルの最右端に
位置し、入力端子219はセルの2人力NAND回路4
02(第4図(1))に示す通り、入力端子419はセ
ルの中央に、入力端子419は左右端に夫々位置する)
と相違している。
次に、第2図(a)、(blに示す本発明のスタンダー
ドセル201.202を用いて、第3図(a)に示す論
理回路を構成する場合のレイアウトの一例を、第1図(
a)を参照して説明する。第1図fa)において、セル
201bは第3図[alのインバータ回路301bに、
セル201aは第3図(a)のインバータ回路301a
に、またセル202は第3図(alの2人力NAND回
路302に夫々対応する。102−1〜6はセル列の内
部領域を横方向に走る配線用導体で、第2居メタルによ
り構成され、外部よりの入力信号、外部への出力信号を
伝送し、またはセルの入力端子を結線する役割を果たす
。103−1〜5は配線用導体102−1〜5 (第2
層メタル)と各セルの入出力端子用の第1層メタル21
9a −c 、220 a〜Cとを結合するスルーホー
ルである。また、第5図(a)において、A、B、Cは
第3図+Illの信号電圧A、B、Cに対応し、夫々導
体102−1.102−2.102−3により伝送され
る。
ドセル201.202を用いて、第3図(a)に示す論
理回路を構成する場合のレイアウトの一例を、第1図(
a)を参照して説明する。第1図fa)において、セル
201bは第3図[alのインバータ回路301bに、
セル201aは第3図(a)のインバータ回路301a
に、またセル202は第3図(alの2人力NAND回
路302に夫々対応する。102−1〜6はセル列の内
部領域を横方向に走る配線用導体で、第2居メタルによ
り構成され、外部よりの入力信号、外部への出力信号を
伝送し、またはセルの入力端子を結線する役割を果たす
。103−1〜5は配線用導体102−1〜5 (第2
層メタル)と各セルの入出力端子用の第1層メタル21
9a −c 、220 a〜Cとを結合するスルーホー
ルである。また、第5図(a)において、A、B、Cは
第3図+Illの信号電圧A、B、Cに対応し、夫々導
体102−1.102−2.102−3により伝送され
る。
以上の構成において、例えば、導体102−2上の信号
Bはセル103−1を経由してインバータ回路用セル2
01bの入力端子219bに伝達され、またその出力は
出力端子220bよりスルーホール103−2を経由し
て配線用導体102−3へ導かれ、これに沿って横方向
に伝送し、スルーホール103−4を経由して、2人力
NAND回路用セル202の左側入力端子用第1層メタ
ル219に入力する。導体102−1上の信号Aもスル
ーホール103−3を経由してインバ−タ回路用セル2
02aの入力端子用第1層メタル219aに接続され、
同回路の出力は前述の場合と相似の経路をたどって2人
力NAND回路用セル202の中央の入力端子用第1層
メタル219Cに入力する。2人力N A N D回路
セル202の出力Cは同出力端子用第1層メタル220
Cよりスルーホール103−5を経由して配線用導体1
02−5へ導かれる。一方、電源端子用導体(第1層メ
タル”) 217a及び217bは夫々各セルに共通
の一体として構成され、セル列の最上縁部及び最下縁部
に沿って横方向に走る。このため、セル列の内部領域の
うち、電源端子用導体217a、217bに挟まれた領
域は配線用導体102−1〜5を収容する配線チャンネ
ル領域として利用することができ、人、出力端子用導体
219.220は各セルの内部に縦方向に延在している
ため、任意の点でスルーホール103を経由して配線用
導体102に接続することが可能となる。第2図の最左
端に描いたスチールを参照すれば明らかな通り、前述の
配線チャンネル領域には最大6条の配線用導体を収容す
ることができ、第1図(a)に示す例のように、比較的
筒車な回路構成の場合は、セル列の外部領域に配線チャ
ンネル領域を設ける必要はなくなる。
Bはセル103−1を経由してインバータ回路用セル2
01bの入力端子219bに伝達され、またその出力は
出力端子220bよりスルーホール103−2を経由し
て配線用導体102−3へ導かれ、これに沿って横方向
に伝送し、スルーホール103−4を経由して、2人力
NAND回路用セル202の左側入力端子用第1層メタ
ル219に入力する。導体102−1上の信号Aもスル
ーホール103−3を経由してインバ−タ回路用セル2
02aの入力端子用第1層メタル219aに接続され、
同回路の出力は前述の場合と相似の経路をたどって2人
力NAND回路用セル202の中央の入力端子用第1層
メタル219Cに入力する。2人力N A N D回路
セル202の出力Cは同出力端子用第1層メタル220
Cよりスルーホール103−5を経由して配線用導体1
02−5へ導かれる。一方、電源端子用導体(第1層メ
タル”) 217a及び217bは夫々各セルに共通
の一体として構成され、セル列の最上縁部及び最下縁部
に沿って横方向に走る。このため、セル列の内部領域の
うち、電源端子用導体217a、217bに挟まれた領
域は配線用導体102−1〜5を収容する配線チャンネ
ル領域として利用することができ、人、出力端子用導体
219.220は各セルの内部に縦方向に延在している
ため、任意の点でスルーホール103を経由して配線用
導体102に接続することが可能となる。第2図の最左
端に描いたスチールを参照すれば明らかな通り、前述の
配線チャンネル領域には最大6条の配線用導体を収容す
ることができ、第1図(a)に示す例のように、比較的
筒車な回路構成の場合は、セル列の外部領域に配線チャ
ンネル領域を設ける必要はなくなる。
第1図(blは、第2図(al、(bl、 (clに示
すスタンダードセル201.202.204を用いて、
第3図tb)の2桁の加算回路を構成する場合のレイア
ウト図で、203は3人力NAND回路用のスタンダー
ドセル(マスクパターンの図示は省略する)で第3図(
1])の3人力NAND回路303に対応し、204は
本実施例において新たに加入した通過配線用のスタンダ
ードセルである。
すスタンダードセル201.202.204を用いて、
第3図tb)の2桁の加算回路を構成する場合のレイア
ウト図で、203は3人力NAND回路用のスタンダー
ドセル(マスクパターンの図示は省略する)で第3図(
1])の3人力NAND回路303に対応し、204は
本実施例において新たに加入した通過配線用のスタンダ
ードセルである。
その他、第1図(a)、第3図(blの場合と同じ記号
で示された構成要素及び信号電圧等の意味はこれらの図
の場合と変りないので説明は省略する。なお、配線用導
体101(第2層メタル)及び同102(第1層メタル
)は夫々破線及び実線により示されている。
で示された構成要素及び信号電圧等の意味はこれらの図
の場合と変りないので説明は省略する。なお、配線用導
体101(第2層メタル)及び同102(第1層メタル
)は夫々破線及び実線により示されている。
以上の構成において、各スタンダードセル間を横方向に
結ぶ配線用導体101 (第2Nメタル)のうち6条
はセル列の内部領域(以下、「第1配線チヤンネル領域
」と記す)に収容され、第1ffifb+の場合と相似
の方法によりスタンダードセル201〜203に接続さ
れている。
結ぶ配線用導体101 (第2Nメタル)のうち6条
はセル列の内部領域(以下、「第1配線チヤンネル領域
」と記す)に収容され、第1ffifb+の場合と相似
の方法によりスタンダードセル201〜203に接続さ
れている。
残余の配線用導体(この図の場合では3条)はセル列の
外部領域(以下「第2配線チヤンネル頌域」と記す)に
収容され、縦方向の配線には第2層メタルの導体101
が、横方向の配線には第1層メタルの導体102が夫々
使用される。具体的な方法については第5図山)の場合
と相似的である。なお、桁上げ信号C1は、通過配線ス
タンダードセル204を経由して横方向の各配線用導体
と接触することなく、上側のセル列へ導かれる。
外部領域(以下「第2配線チヤンネル頌域」と記す)に
収容され、縦方向の配線には第2層メタルの導体101
が、横方向の配線には第1層メタルの導体102が夫々
使用される。具体的な方法については第5図山)の場合
と相似的である。なお、桁上げ信号C1は、通過配線ス
タンダードセル204を経由して横方向の各配線用導体
と接触することなく、上側のセル列へ導かれる。
このように、第1図(a)のレイアウト例においては、
全配線導体を第1配線チヤンネルに収容することができ
、セル列の間隔を圧縮することができる。第1図(1)
lのレイアウト列においては、配線チャンネルの大部分
を第1チヤンネルに収容し、残余の導体のみを第2配線
チヤンネルにするために、従来のレイアウト(第5図(
b))に較ベセル列外部の配線チャンネルの占有面積は
顕著に減少し、5この例においては約25%のチップ面
積削減の効果が得られる。また、第2配線チヤンネル領
域では、垂直方向の配線に第2層メタルを用いるために
、セルの入力及び出力端子への配、襟が容易となる利点
がある。本発明のレイアウトでは、セル列の内外で横方
向の配線層が異なるものの、スタンダードセル間の結線
はFJ 潔となるので、レイアウトは容易である。従っ
て、コンピュータを用いて自動的にレイアウトを行うの
に適しているという従来のレイアウト手法の利点は失わ
れていない。
全配線導体を第1配線チヤンネルに収容することができ
、セル列の間隔を圧縮することができる。第1図(1)
lのレイアウト列においては、配線チャンネルの大部分
を第1チヤンネルに収容し、残余の導体のみを第2配線
チヤンネルにするために、従来のレイアウト(第5図(
b))に較ベセル列外部の配線チャンネルの占有面積は
顕著に減少し、5この例においては約25%のチップ面
積削減の効果が得られる。また、第2配線チヤンネル領
域では、垂直方向の配線に第2層メタルを用いるために
、セルの入力及び出力端子への配、襟が容易となる利点
がある。本発明のレイアウトでは、セル列の内外で横方
向の配線層が異なるものの、スタンダードセル間の結線
はFJ 潔となるので、レイアウトは容易である。従っ
て、コンピュータを用いて自動的にレイアウトを行うの
に適しているという従来のレイアウト手法の利点は失わ
れていない。
以上説明した通り、本発明のスタンダードセル及びスタ
ンダードセル列によれば、TL’JR端子の第1層メタ
ルの導体層をセルの上部及び下部領域に横方向に夫々延
在させ、これら導体層にはされまた領域内に、入力及び
出力端子用の第1層メタルの導体層を縦方向に夫々延在
させるようにしたため、セル間を結ぶ配線用導体の全部
または大部分をセル列の内部領域に収容することができ
、従来必要であったセル列外部の配線チャンネル領域が
不要となり、またはその占有面積を大幅に削減できるよ
うになった。このため、セル列の間隙を大幅に減少する
ことができるようになり、集積回路の集積度を顕著に改
善することができた。
ンダードセル列によれば、TL’JR端子の第1層メタ
ルの導体層をセルの上部及び下部領域に横方向に夫々延
在させ、これら導体層にはされまた領域内に、入力及び
出力端子用の第1層メタルの導体層を縦方向に夫々延在
させるようにしたため、セル間を結ぶ配線用導体の全部
または大部分をセル列の内部領域に収容することができ
、従来必要であったセル列外部の配線チャンネル領域が
不要となり、またはその占有面積を大幅に削減できるよ
うになった。このため、セル列の間隙を大幅に減少する
ことができるようになり、集積回路の集積度を顕著に改
善することができた。
第1図(al、(b)は本発明の実施例を示す説明図。
第2図(a)はインパーク回路用の、第2図中)は2人
力NAND回路用の、第2図(C)は通過配線用のスタ
ンダードセルのマスクパターンを夫々示す説明図。第3
図(al、(blはセル列の構成例として用いた回路を
示す説明図であり、fa)は論理回路を、(blは加算
回路を夫々示す。 第4図fa+、(b)は従来のスタンダードセルの構成
を示し、(alはインバータ回路用の、また(b)は2
人力NAND回路用のスタンダードセルのマスクパター
ンを夫々示す説明図。第5図(al、(blは従来のス
タンダードセルを用いて構成されたスタンダードセル列
を示す説明図であり、(alは第3図(alの回路と、
(b)は第3図(b)の回路と夫々等価の機能を有する
。 符号表 101.501・−一一一−−第2層メタル102.5
02−・・−・第1層メタル配線103.503−−−
−−−・第1層メタルと第2層メタル間のスルーホール 201.401・・・−・−インバータ回路用スタンダ
ードセル 202.402・−・・・−2人力NAND回路スタン
ダードセル203.403・・・−3人力NAND回路
スタンダードセル204・・−・・通過配線用スタンダ
ードセル211.411−・−Nウェル 212.412・−・−・P型拡散層 213.413・−・−N型拡散層 214.414・・・・−ポリシリコン215.415
−・・・−拡散層と第1層メタル間のコンタクトホール 216.416−−−−−−−ポリシリコンと第1層メ
タル間のコンタクトホール 217.417−・・−・第1層メタル218.418
−・−・−第1層メタルと第2層メタル間のスルーホー
ル
力NAND回路用の、第2図(C)は通過配線用のスタ
ンダードセルのマスクパターンを夫々示す説明図。第3
図(al、(blはセル列の構成例として用いた回路を
示す説明図であり、fa)は論理回路を、(blは加算
回路を夫々示す。 第4図fa+、(b)は従来のスタンダードセルの構成
を示し、(alはインバータ回路用の、また(b)は2
人力NAND回路用のスタンダードセルのマスクパター
ンを夫々示す説明図。第5図(al、(blは従来のス
タンダードセルを用いて構成されたスタンダードセル列
を示す説明図であり、(alは第3図(alの回路と、
(b)は第3図(b)の回路と夫々等価の機能を有する
。 符号表 101.501・−一一一−−第2層メタル102.5
02−・・−・第1層メタル配線103.503−−−
−−−・第1層メタルと第2層メタル間のスルーホール 201.401・・・−・−インバータ回路用スタンダ
ードセル 202.402・−・・・−2人力NAND回路スタン
ダードセル203.403・・・−3人力NAND回路
スタンダードセル204・・−・・通過配線用スタンダ
ードセル211.411−・−Nウェル 212.412・−・−・P型拡散層 213.413・−・−N型拡散層 214.414・・・・−ポリシリコン215.415
−・・・−拡散層と第1層メタル間のコンタクトホール 216.416−−−−−−−ポリシリコンと第1層メ
タル間のコンタクトホール 217.417−・・−・第1層メタル218.418
−・−・−第1層メタルと第2層メタル間のスルーホー
ル
Claims (2)
- (1)集積回路チップの構成単位として機能し、且つそ
の各メタル層の高さを統一値とする矩形状のスタンダー
ドセルにおいて、 前記スタンダードセルの上側領域および下 側領域内において夫々横方向に延在する第1及び第2の
電源端子用の導体層と、 前記両電源端子用導体層に挟まれた領域に おいて夫々縦方向に延在する信号入力端子用及び出力端
子用の導体層とを有することを特徴とする集積回路用ス
タンダードセル。 - (2)セル内の上側領域および下側領域において夫々横
方向に延在する第1及び第2の電源端子用の導体層と、
前記両電源端子用導体層に挟まれた領域内に縦方向に夫
々延在する信号入力端子用及び信号出力端子用の導体層
とを有するスタンダードセルを所定の方向に走る直線に
沿って配列することにより構成されたスタンダードセル
列において、 各セルの内部領域を横方向に走り、セル間 を結線する配線用導体層と、 各セルの外部領域を横方向に走るメタル層、および同領
域を縦方向に走るメタル層により構成される配線用導体
層を有することを特徴とするスタンダードセル列。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19142386A JPS6346749A (ja) | 1986-08-15 | 1986-08-15 | 集積回路用スタンダ−ドセルおよびスタンダ−ドセル列 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19142386A JPS6346749A (ja) | 1986-08-15 | 1986-08-15 | 集積回路用スタンダ−ドセルおよびスタンダ−ドセル列 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6346749A true JPS6346749A (ja) | 1988-02-27 |
Family
ID=16274365
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19142386A Pending JPS6346749A (ja) | 1986-08-15 | 1986-08-15 | 集積回路用スタンダ−ドセルおよびスタンダ−ドセル列 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6346749A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100377491B1 (ko) * | 2000-03-27 | 2003-03-26 | 가부시끼가이샤 도시바 | 반도체 장치 |
-
1986
- 1986-08-15 JP JP19142386A patent/JPS6346749A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100377491B1 (ko) * | 2000-03-27 | 2003-03-26 | 가부시끼가이샤 도시바 | 반도체 장치 |
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