JPS6346749A - 集積回路用スタンダ−ドセルおよびスタンダ−ドセル列 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路用スタンダードセル及びスタンダード
セル列に関し、特に、面積の利用率を改善して集積度の
向上が可能となるように、内部領域を配線チャンネル領
域としてで利用するようにした集積回路用スタンダード
セルおよびこれにより構成されたスタンダ−ドセル列に
関する。

〔従来の技術〕

集積回路のチップのレイアウト技術において、インバー
タ、ＮＡＮＤ　　、ＮＯＲ等の単位回路としての機能を
有し、且つその各メタル層の高さを夫々所定値に統一さ
れたセル（以下「スタンダードセル」と記す）を準備し
ておき、これをアレイ状に配置してセル間に配線を行う
ことによりチップ全体のレイアウトを完成するスタンダ
ードセルアレイと呼ばれる技術が知られている。この技
術はコンピュータ制御により自動的にチップレイアウト
を行うのに適していることから、最近広く使用されてい
る方法である。

第４図（ａ）、（ｂ））は従来のスタンダードセルの構
成を例示する図であり、同図（ａ）はインバータ回路の
スタンダードセル４０１のマスクパターンを、また同図
（ｂ）は２人力ＮＡＮＤ回路のスタンダードセル４０２
のマスクパターンを夫々示している。第４図（ａ）及び
（ｂｌにおいて、４１１はＮ型ウェル、４１３はＮ型拡
散層、４１４はポリシリコン、４１５はＰ型またはＮ型
の拡散層と第１層メタル間のコンタクトホール、４１６
はポリシリコンと第１メタル層間のコンタクトホール、
４１７ａ、　　４１７ｂは第１Ｎメタル、４１８は第１
Ｎメタルと第２層メタル間のスルーホール、４１９は入
力端子用第２メタル層、４２０は出力端子用第２層メタ
ルを夫々示している。なお、４１７ａの上端部は第１電
源用（例えば正の電源電圧を供給する）の端子として、
また４１７ｂの下端部は第２電源用（例えば、零電圧、
または負の電源電圧を供給する）の端子として夫々機能
する。このように、従来のスタンダードセルにおいては
、ｚ源線（接地線）及びセル内部の結線には第１層メタ
ルを用いて自由に配線し、セルへの信号入力端子及びセ
ルからの信号出力端子は第２層メタルにより構成してい
た。

第５図ｆａ）は、第３図（ａｌに示す論理回路（Ｃ＝Ａ
＋Ｂ）を、従来のスタンダードセル４０１及び４０２を
用いて、従来の方法によりレイアウトする場合の構成を
例示したものである。

第３図（ａｌにおける３０１　ａ　、　　３０１　ｂは
インバータ回路、３０２は２人力ＮＡＮＤ回路で、夫々
第４図及び第５図（ａｌの４０１．４０２に対応してい
る。

第５図（ａｌにおいて、５０１及び５０２はスタンダー
ドセル間を結ぶ配線用導体で、前者は第２層メタルによ
り構成されて縦方向に走り、後者は第１層メタルにより
構成されて横方向に走り、更に両者はスルーホール５０
３により結合されてコーナ一部を構成する。なお、国内
のＡ、Ｂ、Ｃは第３図（ａｌの信号電圧Ａ、Ｂ。

Ｃに夫々対応する。これから明らかな通り、セル列の外
部領域は配線チャンネル領域として使用される。入力信
号電圧Ａは配線用導体５０２−１　（第１Ｎメタル）か
らスルーホール５０３−１を経由して縦方向の配線用導
体５０１−１（第２層メタル）に移行し、スタンダード
セル４０１　ｂ　（インバータ回路）の入力端子４１９
ｂへ入力する。更に、スタンダードセル４０１ｂの出力
信号は同出力端子４２０ｂより縦方向の配線用導体５０
１−２　　（第２層メタル）へ伝達されて配線チャンネ
ル領域に導かれ、スルーホール５０３−２を経由して配
線用導体５０２−３　　（第１層メタル）に移行し、配
線チャンネルに沿って横方向に伝送される。更に、同信
号はスルーホール５０３−３を経由して配線用導体５０
１゜３　（第２Ｎメタル）へ移行し、縦方向に伝送され
てスタンダードセル４０２　　（２人力ＮＡＮＤ回路）
の左側の入力端子４１９Ｃ（第２層メタル）に入力する
。他の入力信号Ａも相似の経路を経てスタンダードセル
４０２の他のく右側の）入力端子４１９ｃ　　（第２層
メタル）に入力する。

スタンダードセル４０２の出力Ｃは同出力端子４２０Ｃ
（第２層メタル）より縦方向の配線導体５０１−４　　
（第２層メタル）に伝達されて配線チャンネル領域に導
かれ、スルーホール５０３−４を経由して横方向の配線
用導体５０２−５に移行する。

第５図（ｂ）は、第３図（ｂ）に示す１ビット加算回路
の２箇を使用した２ピント加算回路を、従来のスタンダ
ードセル４０１（インバータ回路）、４０２　　（２人
力ＮＡＮＤ回路）及び４０３（３人力ＮＡＮＤ回路、そ
のマスクパターンの図示は省略する）を用いて、従来の
方法によりレイアウトする場合の構成を例示したもので
ある。なお、第３図（ｂｌにおいて、３０１はインバー
タ回路、３０２は２人力ＮＡＮＤ回路、３０３は３人力
ＮＡＮＤ回路で、第５図（１））のスタンダードセル４
０１．４０２．４０３に夫々対応する。第３図（ｂｌの
加算回路は加算数Ａｉ、被加算数Ｂｉ及び下位桁（この
場合では第ｉ−１桁）から送られて来る桁上げ信号Ｃ８
−１を入力とし、加算結果のＳｉ　と、上位桁（この場
合では第１−１−１行）への桁上げ信号Ｃ４を出力とす
るものである。第５図（ｂｌにおいて、Ａ１、Ｂ１、Ｓ
ｌ、Ｃ１は夫々第１桁目の加算数、被加算数、加算結果
、桁上げの各信号電圧を示し、Ａ２、Ｂ２、Ｂ２、Ｃ２
は夫々第２桁目の加算数、被加算数、加算結果、桁上げ
の各信号電圧を示す。なお、第１桁目が最下位ビットで
あるため、桁上げ信号Ｃｏは常にＯ（Ｌ）である。第１
桁目及び第２桁目の加算回路を構成するスタンダードセ
ル４０１．４０２．４０３は夫々横方向に１列に配列さ
れてセル列を構成し、各セル列の間隙はセル間の配線チ
ャンネル領域として利用される。第５図（ａ）の場合と
同じ＜、５０１は縦方向に走る配線用導体（第２層メタ
ル）、また５０２は横方向に走る配線用導体（第１層メ
タル）であり、５０３は第１及び第２層メタルを連結す
るスルーホールを示す。

このように、従来のレイアウト方法においては、セル間
の配線には、縦方向には第２Ｎメタルの導体が、また横
方向には第１層メタルの導体が夫々使用され、配線の方
向により導体の種類が定まっているために、レイアウト
が単純とする利点がある。

〔発明が解決しようとする問題点〕

しかし、従来のスタンダードセルを用いたレイアウト方
式では、第５図（ａ＋、（ｂｌの例に示したように、セ
ル列の外部領域に配線チャンネル領域を設ける必要があ
り、特にセル間の結線が複雑になる場合は配線チャンネ
ル領域が更に拡大するため、チップサイズを増大させる
欠点があった。このため、スタンダードセルアレイは高
価格の、比較的特殊な機能を実現する集積回路以外には
採用することが困難となるという問題があった。

〔問題点を解決するための手段〕

本発明は上記に鑑みてなされたものであり、前記問題点
を解決するために次の手段を採る。

すなわち、各スタンダードセルの上側領域及び下側領域
に、夫々第１電源端子用、及び第２電源端子用の第１層
メタルの導体層を横方向に延在させ、更に、前記両電源
端子用導体層に挟まれた領域に、信号入力端子用及び信
号出力端子用の第１Ｎメタルの導体層を縦方向に夫々延
在させる。更に、前記スタンダードセルの複数筒を横方
向に直線状に配列してセル列を構成し、その複数列を縦
方向に平行に配列して２次元的セルアレイを構成する。

ここで各セル列の内部領域を第１配線チヤンネルとして
利用し、ここに横方向に走る第２層メタル層の配線用導
体の複数条を平行に配列し、セル間の結線の全部または
大部分をこの領域で処理する。更に、各セルに挟まれた
細長い領域（セルの外部領域）を第２配線チヤンネル領
域として利用し、残余のセル間の結線を処理する。第２
配線チヤンネル領域では、横方向の配線用導体には第１
層メタルの導体を、また、縦方向の配線用導体には第２
層メタルの導体を夫々使用する。このため、従来のレイ
アウト方式と比較してセル列の間隔を大幅に圧縮するこ
とが可能となり、占有面積は顕著に縮小される。

以下、本発明のスタンダードセル及びスタンダードセル
列について詳細に説明する。

〔実施例〕

本発明の実施例を第１図及び第２図に示す。

このうち、第２図（ａ）、巾）、（Ｃ）は本発明のスタ
ンダードセルのマスクパターンを例示し、第１図（ａｌ
、（ｂ）はこれらのセルを用いたレイアウト図を例示し
たものである。説明の都合、最初に第２図（ａｌ、（ｂ
）、（Ｃ１を参照して、スタンダードセルの構成につい
て説明する。第２図＋８）及び（ｂ）は夫々インバータ
回路用及び２人力ＮＡＮＤ回路用のスタンダードセルの
構成を示すマスクパターンで、夫々第４図（ａ）及び（
ｂ）に示す従来のインバータ回路用及び２人力ＮＡＮＤ
回路用のスタンダードセルに対応し、共に第１図に示す
レイアウト方法に適するように構成されている。第２図
（Ｃ１は通過配線用セルのマスクパターンを示し、この
セルは後述する通り、配線用導体がセル列を縦断する必
要がある場合に使用される。第２図（ａｌ、ｆｂ）、（
Ｃ１において、２１１はＮウェル、２１２はＰ型拡散層
、２１３はＮ型拡散層、２１４はポリシリコン、２１５
はＰ型またはＮ型拡散層と第１層メタル間のコンタクト
ホール、２１６はポリシリコンと第１層間のコンタクト
ホール、２１７ａ、２１７ｂは電源端子用第１層メタル
（２１７ａは第１電源に、２１７ｂは第２電源に夫々接
続される）　、２１８は第１層メタルと第２層メタル間
のスルーホール、２１９は入力端子用第１層メタル、２
２０は出力端子用第１層メタル、また、２２１（第２図
（Ｃ））は第２層メタルを夫々示している。

第２図（ａ）のインバータ回路用セル２１０及び第２図
（ｂ）の２人力ＮＡＮＤ回路用セル２０２においては、
入力端子用第１１メタル２１９及び出力瑞子用第２層メ
タルは共に縦方向に延在しており、しかもスタンダード
セル内には第２層メタルが存在しないため、セル間を結
ぶ配線用導体（後述する通り、第２層メタルにより構成
され、横方向に走る）はセル列の内部領域を自由に通過
できると共に、人、出力端子用の第１層メタル２１９．
２２０は任意の位置において配線用導体にアクセスする
（具体的手段については後述する）ことができる。なお
、２人力ＮＡＮＤ回路用スタンダードセル２０２（第２
図（ｂ））において、出力端子２２０はセルの最右端に
位置し、入力端子２１９はセルの２人力ＮＡＮＤ回路４
０２（第４図（１））に示す通り、入力端子４１９はセ
ルの中央に、入力端子４１９は左右端に夫々位置する）
と相違している。

次に、第２図（ａ）、（ｂｌに示す本発明のスタンダー
ドセル２０１．２０２を用いて、第３図（ａ）に示す論
理回路を構成する場合のレイアウトの一例を、第１図（
ａ）を参照して説明する。第１図ｆａ）において、セル
２０１ｂは第３図［ａｌのインバータ回路３０１ｂに、
セル２０１ａは第３図（ａ）のインバータ回路３０１ａ
に、またセル２０２は第３図（ａｌの２人力ＮＡＮＤ回
路３０２に夫々対応する。１０２−１〜６はセル列の内
部領域を横方向に走る配線用導体で、第２居メタルによ
り構成され、外部よりの入力信号、外部への出力信号を
伝送し、またはセルの入力端子を結線する役割を果たす
。１０３−１〜５は配線用導体１０２−１〜５　（第２
層メタル）と各セルの入出力端子用の第１層メタル２１
９ａ　−ｃ　、２２０　ａ〜Ｃとを結合するスルーホー
ルである。また、第５図（ａ）において、Ａ、Ｂ、Ｃは
第３図＋Ｉｌｌの信号電圧Ａ、Ｂ、Ｃに対応し、夫々導
体１０２−１．１０２−２．１０２−３により伝送され
る。

以上の構成において、例えば、導体１０２−２上の信号
Ｂはセル１０３−１を経由してインバータ回路用セル２
０１ｂの入力端子２１９ｂに伝達され、またその出力は
出力端子２２０ｂよりスルーホール１０３−２を経由し
て配線用導体１０２−３へ導かれ、これに沿って横方向
に伝送し、スルーホール１０３−４を経由して、２人力
ＮＡＮＤ回路用セル２０２の左側入力端子用第１層メタ
ル２１９に入力する。導体１０２−１上の信号Ａもスル
ーホール１０３−３を経由してインバ−タ回路用セル２
０２ａの入力端子用第１層メタル２１９ａに接続され、
同回路の出力は前述の場合と相似の経路をたどって２人
力ＮＡＮＤ回路用セル２０２の中央の入力端子用第１層
メタル２１９Ｃに入力する。２人力Ｎ　Ａ　Ｎ　Ｄ回路
セル２０２の出力Ｃは同出力端子用第１層メタル２２０
Ｃよりスルーホール１０３−５を経由して配線用導体１
０２−５へ導かれる。一方、電源端子用導体（第１層メ
タル”）　　２１７ａ及び２１７ｂは夫々各セルに共通
の一体として構成され、セル列の最上縁部及び最下縁部
に沿って横方向に走る。このため、セル列の内部領域の
うち、電源端子用導体２１７ａ、２１７ｂに挟まれた領
域は配線用導体１０２−１〜５を収容する配線チャンネ
ル領域として利用することができ、人、出力端子用導体
２１９．２２０は各セルの内部に縦方向に延在している
ため、任意の点でスルーホール１０３を経由して配線用
導体１０２に接続することが可能となる。第２図の最左
端に描いたスチールを参照すれば明らかな通り、前述の
配線チャンネル領域には最大６条の配線用導体を収容す
ることができ、第１図（ａ）に示す例のように、比較的
筒車な回路構成の場合は、セル列の外部領域に配線チャ
ンネル領域を設ける必要はなくなる。

第１図（ｂｌは、第２図（ａｌ、（ｂｌ、　（ｃｌに示
すスタンダードセル２０１．２０２．２０４を用いて、
第３図ｔｂ）の２桁の加算回路を構成する場合のレイア
ウト図で、２０３は３人力ＮＡＮＤ回路用のスタンダー
ドセル（マスクパターンの図示は省略する）で第３図（
１］）の３人力ＮＡＮＤ回路３０３に対応し、２０４は
本実施例において新たに加入した通過配線用のスタンダ
ードセルである。

その他、第１図（ａ）、第３図（ｂｌの場合と同じ記号
で示された構成要素及び信号電圧等の意味はこれらの図
の場合と変りないので説明は省略する。なお、配線用導
体１０１（第２層メタル）及び同１０２（第１層メタル
）は夫々破線及び実線により示されている。

以上の構成において、各スタンダードセル間を横方向に
結ぶ配線用導体１０１　　（第２Ｎメタル）のうち６条
はセル列の内部領域（以下、「第１配線チヤンネル領域
」と記す）に収容され、第１ｆｆｉｆｂ＋の場合と相似
の方法によりスタンダードセル２０１〜２０３に接続さ
れている。

残余の配線用導体（この図の場合では３条）はセル列の
外部領域（以下「第２配線チヤンネル頌域」と記す）に
収容され、縦方向の配線には第２層メタルの導体１０１
が、横方向の配線には第１層メタルの導体１０２が夫々
使用される。具体的な方法については第５図山）の場合
と相似的である。なお、桁上げ信号Ｃ１は、通過配線ス
タンダードセル２０４を経由して横方向の各配線用導体
と接触することなく、上側のセル列へ導かれる。

このように、第１図（ａ）のレイアウト例においては、
全配線導体を第１配線チヤンネルに収容することができ
、セル列の間隔を圧縮することができる。第１図（１）
ｌのレイアウト列においては、配線チャンネルの大部分
を第１チヤンネルに収容し、残余の導体のみを第２配線
チヤンネルにするために、従来のレイアウト（第５図（
ｂ））に較ベセル列外部の配線チャンネルの占有面積は
顕著に減少し、５この例においては約２５％のチップ面
積削減の効果が得られる。また、第２配線チヤンネル領
域では、垂直方向の配線に第２層メタルを用いるために
、セルの入力及び出力端子への配、襟が容易となる利点
がある。本発明のレイアウトでは、セル列の内外で横方
向の配線層が異なるものの、スタンダードセル間の結線
はＦＪ　潔となるので、レイアウトは容易である。従っ
て、コンピュータを用いて自動的にレイアウトを行うの
に適しているという従来のレイアウト手法の利点は失わ
れていない。

〔発明の効果〕

以上説明した通り、本発明のスタンダードセル及びスタ
ンダードセル列によれば、ＴＬ’ＪＲ端子の第１層メタ
ルの導体層をセルの上部及び下部領域に横方向に夫々延
在させ、これら導体層にはされまた領域内に、入力及び
出力端子用の第１層メタルの導体層を縦方向に夫々延在
させるようにしたため、セル間を結ぶ配線用導体の全部
または大部分をセル列の内部領域に収容することができ
、従来必要であったセル列外部の配線チャンネル領域が
不要となり、またはその占有面積を大幅に削減できるよ
うになった。このため、セル列の間隙を大幅に減少する
ことができるようになり、集積回路の集積度を顕著に改
善することができた。

【図面の簡単な説明】

第１図（ａｌ、（ｂ）は本発明の実施例を示す説明図。 第２図（ａ）はインパーク回路用の、第２図中）は２人
力ＮＡＮＤ回路用の、第２図（Ｃ）は通過配線用のスタ
ンダードセルのマスクパターンを夫々示す説明図。第３
図（ａｌ、（ｂｌはセル列の構成例として用いた回路を
示す説明図であり、ｆａ）は論理回路を、（ｂｌは加算
回路を夫々示す。 第４図ｆａ＋、（ｂ）は従来のスタンダードセルの構成
を示し、（ａｌはインバータ回路用の、また（ｂ）は２
人力ＮＡＮＤ回路用のスタンダードセルのマスクパター
ンを夫々示す説明図。第５図（ａｌ、（ｂｌは従来のス
タンダードセルを用いて構成されたスタンダードセル列
を示す説明図であり、（ａｌは第３図（ａｌの回路と、
（ｂ）は第３図（ｂ）の回路と夫々等価の機能を有する
。 符号表 １０１．５０１・−一一一−−第２層メタル１０２．５
０２−・・−・第１層メタル配線１０３．５０３−−−
−−−・第１層メタルと第２層メタル間のスルーホール ２０１．４０１・・・−・−インバータ回路用スタンダ
ードセル ２０２．４０２・−・・・−２人力ＮＡＮＤ回路スタン
ダードセル２０３．４０３・・・−３人力ＮＡＮＤ回路
スタンダードセル２０４・・−・・通過配線用スタンダ
ードセル２１１．４１１−・−Ｎウェル ２１２．４１２・−・−・Ｐ型拡散層 ２１３．４１３・−・−Ｎ型拡散層 ２１４．４１４・・・・−ポリシリコン２１５．４１５
−・・・−拡散層と第１層メタル間のコンタクトホール ２１６．４１６−−−−−−−ポリシリコンと第１層メ
タル間のコンタクトホール ２１７．４１７−・・−・第１層メタル２１８．４１８
−・−・−第１層メタルと第２層メタル間のスルーホー
ル

Claims (2)

【特許請求の範囲】
1. （１）集積回路チップの構成単位として機能し、且つそ
   の各メタル層の高さを統一値とする矩形状のスタンダー
   ドセルにおいて、 前記スタンダードセルの上側領域および下 側領域内において夫々横方向に延在する第１及び第２の
   電源端子用の導体層と、 前記両電源端子用導体層に挟まれた領域に おいて夫々縦方向に延在する信号入力端子用及び出力端
   子用の導体層とを有することを特徴とする集積回路用ス
   タンダードセル。
2. （２）セル内の上側領域および下側領域において夫々横
   方向に延在する第１及び第２の電源端子用の導体層と、
   前記両電源端子用導体層に挟まれた領域内に縦方向に夫
   々延在する信号入力端子用及び信号出力端子用の導体層
   とを有するスタンダードセルを所定の方向に走る直線に
   沿って配列することにより構成されたスタンダードセル
   列において、 各セルの内部領域を横方向に走り、セル間 を結線する配線用導体層と、 各セルの外部領域を横方向に走るメタル層、および同領
   域を縦方向に走るメタル層により構成される配線用導体
   層を有することを特徴とするスタンダードセル列。