JPH02189951A - ゲートアレイ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はゲートアレイに関するものであり、特にその
信頼性向上に関するものである。

〔従来の技術〕

第４図は、従来のチャネルエリア付きゲートアレイの平
面図である。サブストレート上に形成された正方形状の
ゲートアレイ４０の外周縁部には、周辺バッファセル１
が各辺に沿って配置される。

ゲートアレイ４０の内部には、セルエリア２が所定の間
隔をおいて配置され、インバータ、ＮＯＲ。

ＮＡＮＤ、フリップフロップなとの論理素子が論理素子
セル２ａ内に組み込まれる。論理関係に基づく論理素子
間の配線などは、セルエリア２間に存在するチャネルエ
リア３内に組み込まれる。なお、チャネルエリア３の幅
が固定のものは、固定チャネル幅ゲートアレイ、可変の
ものは可変チャネル幅ゲートアレイである。また、セル
エリア２内には、斜線部で示される、論理素子を組み込
まれていない空きセルエリア４が存在する。

第５図は、従来のトランジスタしきつめ方式のゲートア
レイの平面図である。サブストレート上に形成された正
方形状のゲートアレイ５０の外周縁部には、周辺バッフ
ァセル１が各辺に沿って配置される。ゲートアレイ５０
の内部には、−面に１〜ランジスタがしきつめられてお
り、このトランジスタを用いて任意の大ぎさの領域に論
理セル５が組み込まれる。他の領域は配線エリア６とな
り、論理セル５間の配線などが組み込まれる。配線■リ
ア６内には、斜線部で示される、配線を施されない空き
配線エリア７が存在する。

〔発明が解決しようとする課題〕

従来のグー１〜アレイは以上のように構成されているの
で、空きセルエリア４や空き配線エリア７なとの空きエ
リアが未使用のまま放置されていた。

そのため、これらの領域が無駄な領域となっていた。ま
た、電源変動なとの高周波ノイズに対する配慮が充分で
はなかった。

この発明は上記のような問題点を解消するためになされ
たもので、空き］リアを有効に利用するために、キャパ
シタからなる誤動作防止セルを空きエリアに形成し、実
装面積の増加を抑制しつつ、高周波ノイズを除去し、信
頼性を向上したグー１〜アレイを得ることを目的とする
。

〔課題を解決するための手段〕

この発明に係るゲートアレイは、所定の１ノブストレー
ト上に形成されたゲートアレイであって、第１の電源電
位および第２の電源電位に接続された論理セルと、論理
セルに接続された配線と、第１の電源電位と第２の電源
電位との間に接続され、かつリーブス１〜レー１〜上の
空き１−リア内に形成されたノイズ除去用−１：　ｔ−
パシタとを（！１１える一ｂのである。

〔作用〕

この発明における第１の電源と第２の電源との間に接続
されたキｔ・バシタは、空きエリア内に形成され、高周
波ノイズを除去するための誤動作防止セルを構成刃る。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図は、この発明の−・実施例によるチャネル１−リア旬
きゲートアレイの平面図である。ザゾス１〜レー１〜十
に形成された正号形状のグー１ヘアレイ１０内に、周辺
バッファセル１．セルエリア２およびヂャネルエリア３
が配置されている。周辺バッファセル１およびチャネル
Ｔリア３の構成。

動作は、前述した従来のチャネルエリア伺ぎゲートアレ
イ／′ｌＯど同様である。またセルエリア２内の論理素
子セル２ａには、従来と同様に論理素子が組み込まれる
。セルエリア２内の論理素子を組み込まれない斜線部の
領域には、ノイズ除去用の４ｖパシタを備えた誤動作防
止セル８ａが形成される。

また、第２図はこの発明の一実施例による１ヘランジス
タしきつめ方式のグー１ヘアレイの平面図である。勺ブ
ストレー１〜十に形成された正方形状のグー１〜アレイ
２０内には、周辺バッファセル１゜論理セル５および配
線エリア６が配置されている。

周辺バッファセル１および論理セル５の構成、動作は、
前述した従来のトランジスタしきつめ方式のゲートアレ
イ５０ど同様である。また配線１リア６内には、従来と
同様に配線が組み込まれる。

配線エリア６内の配線を組み込まれない斜線部の領域に
は、ノイズ除去用のキャパシタを備えた誤動作防止セル
８ｂが形成される。

次に、誤動作防止セル８ａ、８ｂの構成、動ｆ［につい
て説明する。第３図は、この発明の一実施例による誤動
性防止セルの回路図である。トランジスタＴ１は、空き
下リアに存在する１ヘランジスタであり、論理素子どし
ては動！１しないトランジスタである。グー１−　Ｇお
よびソースＳは接地レベルに、リブス１〜レー１〜ＳＢ
は電源Ｖｃｃに接続される。グー１゛・Ｇとザブス１〜
レー１−　Ｓ　Ｂとの間には、例えば１ヘランジスタＴ
１のＭＯ３容吊夕刊用して１：ｔ／パシタＣ１が組み込
まれる。ドレインＤとサブスＩ〜レー１−　Ｓ　Ｂとの
間およびソースＳと〃ジス１ヘレー１〜Ｓ　１３との間
には、例えば逆バイアスされたｐ　ｎ接合の容量を利用
して４：ヤバシタＣ２，Ｃ３が組み込まれる。また、接
地レベルと電源Ｖ。０との間には、例えば配線容量を利
用してキャパシタＣ４が組み込まれる。

以上のように、空き１リアに存在する論理動作を行わな
い１ヘランジスタＴ１を利用して、接地レベルと電源Ｖ
。０との問おＪ：び他の固定電位の間に積極的に１−ヤ
パシタを組み込むことにより、電源変動なとの高周波ノ
イズを除去し、隣接する図示しない論理素子の論理反転
やラッチアップなとの誤動作を防止するゲートアレイを
構成することができる。

通常のゲートアレイにおいては、トランジスタの配列や
電源■。。、接地レベルの配線などがあらかじめ規則正
しく配置されているので、上記のようなノイズ除去のた
めのキャパシタを容易に組み込むことができる。

またノイズ除去用のキャパシタを、ゲートアレイ内の論
理素子にきわめて近接した位置に組み込むことができる
ので、充分なノイズ除去効果が得られる。

なお、以上の例においては、ＭＯＳＦＥＴを用いた誤動
作防止セルについて説明したが、バイポーラトランジス
タを用いても、同様に誤動作防止セルを構成することが
できる。

また、第１図、第２図においては、論理素子セル２ａ、
論理セル５と誤動性防止セル８ａ、８ｂとをそれぞれ分
離して示したが、論理素子を組み込む領域内のトランジ
スタを利用してノイズ除去のためのキャパシタを組み込
んでもよい。この場合、論理素子領域は誤動性防止セル
を内蔵する構成となる。

〔発明の効果〕

以上のようにこの発明によれば、第１の電源と第２の電
源との間に接続されたキャパシタによって、空きエリア
内に高周波ノイズを除去するだめの誤動作防止セルを構
成し、空きエリアを有効に利用して実装面積の増加を抑
制しつつ、高周波ノイズを除去し、信頼性を向上したゲ
ートアレイを得ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるチャネルエリア付き
ゲートアレイの平面図、第２図はこの発明の一実施例に
よるトランジスタしきつめ方式のゲートアレイの平面図
、第３図はこの発明の一実施例による誤動作防止セルの
回路図、第４図は従来のチャネルエリア付きゲートアレ
イの平面図、第５図は従来のトランジスタしきつめ方式
のゲートアレイの平面図である。 図にａ３いて、２ａは論理素子セル、３はチャネルエリ
ア、５は論理セル、６は配線エリア、８ａ。 ８ｂは誤動作防止セル、Ｖｏｏは電源、０１〜Ｃ４はキ
ャパシタである。 なお、各図中同一符号は同一または相当部分をホす。 代理人　　　大　　岩　　増　　雄

Claims (1)

【特許請求の範囲】
1. （１）所定のサブストレート上に形成されたゲートアレ
   イであって、 第１の電源電位および第２の電源電位に接続された論理
   セルと、 前記論理セルに接続された配線と、 前記第１の電源電位と前記第２の電源電位との間に接続
   され、かつ前記サブストレート上の空きエリア内に形成
   されたノイズ除去用キャパシタとを備えるゲートアレイ
   。