JPH0735399Y2 - 半導体メモリ - Google Patents

Description

【考案の詳細な説明】 以下の順序に従って本考案を説明する。

A.産業上の利用分野 B.考案の概要 C.従来技術 D.考案が解決しようとする問題点 E.問題点を解決するための手段 F.作用 G.実施例［第１図乃至第４図］ H.考案の効果 （A.産業上の利用分野） 本考案は半導体メモリ、特にスタック型フルCMOスタテ
ィック半導体メモリに関する。

（B.考案の概要） 本考案は、スタック型フルCMOSスタティック半導体メモ
リにおいて、 駆動MOSトランジスタと負荷MOSトランジスタのゲート電
極間のリークの虞れをなくしつつ駆動MOSトランジスタ
と負荷MOSトランジスタのチャンネル長を異ならせて高
速性及び低スタンバイ電流を確保するため、 駆動MOSトランジスタと負荷MOSトランジスタのゲート電
極の互いに同電位になるものどうしが重なるようにし、
且つ駆動MOSトランジスタより負荷MOSトランジスタの方
をチャンネル長を長くしたものである。

（C.従来技術） スタティックRAMとして最も特性の良いものは半導体基
板（の表面部）に駆動MOSトランジスタ、スイッチングM
OSトランジスタだけでなく負荷MOSトランジスタを形成
したバルクフルCMOS型のものであるが、このようなスタ
ティックRAMでは高密度化が難しくRAMの大容量化の要求
に応えることが不可能である。

従って、大容量のスタティックRAMにおいては負荷を多
結晶シリコンからなる高抵抗素子により形成した高抵抗
負荷型（４トランジスタ型）のものが多かった。しか
し、高抵抗負荷型のスタティックRAMにおいては、記憶
容量が1Mビット、4Mビット、16Mビットと増大するに伴
って各負荷の抵抗値を大きくするとドレイン・基板間接
合でのリーク電流を補償する電流を充分に供給すること
ができず、記憶保持特性が不充分となるという問題に直
面する。

そこで、半導体基板上に積層した多結晶シリコン層に負
荷を成すMOSトランジスタトランジスタを形成したスタ
ックCMOS型のスタティックRAMが開発された。その一つ
の例は、IEDM88の第48頁〜第51頁に紹介されたように、
第１層目の多結晶シリコン層によりｎチャネルの駆動MO
Sトランジスタ及びスイチッチングMOSトランジスタのゲ
ート電極を形成し、第２層目の多結晶シリコン層により
ｐチャンネル負荷MOSトランジスタのゲート電極を形成
し、第３層目の多結晶シリコン層によりｐチャンネル負
荷MOSトランジスタ（のアクチィブ層）を形成するよう
にしたものである。

別の例は、1988年９月号NIKKEI MICRODEVICES第123頁〜
第130頁に紹介されたように、第１層目の多結晶シリコ
ン層により駆動MOSトランジスタ、スイッチングMOSトラ
ンジスタ及び負荷MOSトランジスタのゲート電極のすべ
てを形成し、第２層目の多結晶シリコン層に負荷MOSト
ランジスタ（のアクティブ層）を形成するようにし、駆
動MOSトランジスタのゲート電極が、その駆動MOSトラン
ジスタに接続された負荷MOSトランジスタのゲート電極
をも兼ねるようにしたものである。

これ等のスタックCMOS型スタティックRAMは、負荷であ
るｐチャンネルMOSトランジスタのオン電流を例えば10
^-18〜10^-9Ａと小さくすることができ、しかも高集積化
を図ることができる。従って、高集積化に応えることが
できるものとして期待することができる。

（D.考案が解決しようとする問題点） ところで、IEDM88の第48頁〜第51頁に紹介された上記ス
タックCMOS型スタティックRAM、即ち、第１層目の多結
晶シリコン層によりｎチャネルの駆動MOSトランジスタ
及びスイチッチングMOSトランジスタのゲート電極を形
成し、第２層目の多結晶シリコン層によりｐチャンネル
負荷MOSトランジスタのゲート電極を形成し、第３層目
の多結晶シリコン層によりｐチャンネル負荷MOSトラン
ジスタ（のアクチィブ層）を形成するようにしたものに
は、第１層目の多結晶シリコン層からなる駆動MOSトラ
ンジスタのゲート電極と第２層目多結晶シリコン層から
なる駆動MOSトランジスタのゲート電極との間でリーク
が生じ易いという問題があった。というのは、互いに電
位の異なるゲート電極どうしが重なり合っているので、
その間の層間絶縁膜の段部の膜厚の薄い部分においてリ
ークが生じる可能性があったのである。

一方、1988年９月号NIKKEI MICRODEVICES第123頁〜第13
0頁に紹介されたスタックCMOS型スタティックRAM、即
ち、駆動MOSトランジスタと負荷MOSトランジスタとで１
層目の多結晶シリコン層からなる１つのゲート電極を共
有するRAMにおいてはゲート電極間のリークという問題
は生じない。しかしながら、このようなRAMにおいては
駆動MOSトランジスタと負荷MOSトランジスタのチャンネ
ル長が等しくなってしまい、設計の自由度が少なくな
り、より高速性を高めつつスタンバイ電流の低減を図る
ことが難しいという問題がある。

この点について詳しく説明すると、負荷MOSトランジス
タは負荷抵抗をより大きくするためチャンネル長を許さ
れる限度で長くした方が好ましいのに対して駆動MOSト
ランジスタは高速性の面からチャンネル長を短くした方
が好ましい。しかるに、１つのゲート電極を駆動MOSト
ランジスタと負荷MOSトランジスタとで共有するように
すると両MOSトランジスタのチャンネル長が必然的に等
しくなってしまう。従って、より高速性を高めつつ負荷
MOSトランジスタのオフ時の抵抗値を高くすることが難
しいという問題が生じるのである。

本考案はこのような問題点を解決すべく為されたもので
あり、駆動MOSトランジスタと負荷MOSトランジスタのゲ
ート電極間のリークの虞れをなくしつつ駆動MOSトラン
ジスタと負荷MOSトランジスタのチャンネル長を異なら
せて高速性及び低スタンバイ電流を確保することを目的
とする。

（E.問題点を解決するための手段） 本考案半導体メモリは上記問題点を解決するため、駆動
MOSトランジスタと負荷MOSトランジスタのゲート電極の
互いに同電位になるものどうしが重なるようにし、且つ
駆動MOSトランジスタより負荷MOSトランジスタの方をチ
ャンネル長を長くしたことを特徴とする。

（F.作用） 本考案半導体メモリによれば、ゲート電極の互いに同電
位になるものどうしが重なるので仮にショートしても電
気的に何等問題が生ぜず、リークの問題を回避すること
ができる。

そして、負荷MOSトランジスタの方を駆動MOSトランジス
タよりもチャンネル長を長くしたので負荷MOSトランジ
スタのオフ時における抵抗値を高くすることができ、且
つセルの高速性を高くすることができる。

（G.実施例）［第１図乃至第４図］ 以下、本考案半導体メモリを図示実施例に従って詳細に
説明する。

第１図及び第２図は本考案半導体メモリの一つの実施例
を示すもので、第１図メモリセルの平面図、第２図は第
１図のＩ−Ｉ線に沿う断面図である。

図面において、１は半導体基板、２は該半導体基板１の
表面部を選択的に酸化することにより形成されたフィー
ルド絶縁膜、３はゲート絶縁膜、4a、4bは第１層目の多
結晶シリコン層からなるｎチャンネル駆動MOSトランジ
スタのゲート電極である。尚、図示しないスイッチング
MOSトランジスタのゲート電極も第１層目の多結晶シリ
コン層からなる。５は該多結晶シリコン層上に形成され
た層間絶縁膜、6a、6bは該層間絶縁膜５上に形成された
第２層目の多結晶シリコン層からなるｐチャンネル負荷
MOSトランジスタのゲート電極であり、ゲート電極6aは
ゲート電極4aを、ゲート電極6bはゲート電極4bをそれぞ
れ完全に覆うように形成されている。そして、ゲート電
極6a、6bの方がゲート電極4a、4bよりも線幅が相当に広
くされている。７は第２層目の多結晶シリコン層上に形
成された層間絶縁膜、8a、8bは該層間絶縁膜７上に形成
された第３層目の多結晶シリコン層からなる負荷MOSト
ランジスタのアクティブ層で、ゲート電極5a、6bと略立
体交差する部分がチャンネルとなり、アクティブ層8aの
チャンネルよりも第１図における左側の部分がソース領
域、同じく、右側の部分がドレイン領域である。また、
アクティブ層8bのチャンネルよりも第１図における右側
の部分がソース領域、同じく左側の部分がドレイン領域
である。

9aは１つの駆動MOSトランジスタのゲート電極5aと、該
駆動MOSトランジスタに接続される一つの負荷MOSトラン
ジスタのゲート電極8aと、該負荷MOSトランジスタと別
の負荷MOSトランジスタ8bのドレイン領域との接続点で
あり、9bはゲート電極5bと、ゲート電極6bとの接続点、
9cはゲート電極6bと上記一つの負荷MOSトランジスタ8a
のドレイン領域との接続点である。

この半導体メモリは、互いに接続される駆動MOSトラン
ジスタと負荷MOSトランジスタのゲート電極どうし、即
ち、ゲート電極4aとゲート電極6aどうし及びゲート電極
5bとゲート電極6bどうしが互いに重なり合うようにレイ
アウトされている。従って、ゲート電極4a、4bとゲート
電極6a、6bとの間の層間絶縁膜５にリークが生じ、ゲー
ト電極5aと6aの間があるいはゲート電極4bと6bとの間が
ショートしたとしても電気的には全く問題が生じない。

そして、駆動MOSトランジスタのゲート電極4a、4bの線
幅よりも負荷MOSトランジスタのゲート電極6a、6bの線
幅を広くして負荷MOSトランジスタの方が駆動MOSトラン
ジスタよりもチャンネル長が長くなるようにされている
ので負荷MOSトランジスタのオフ時における抵抗値を大
きくしつつメモリセルの高速性を高めることができる。

尚、本実施例においてはｐチャンネル負荷MOSトランジ
スタをオフセットドレイン構造にすることによりオフ電
流をより小さくすることができる。

第３図は本考案半導体メモリの別のレイアウト例を示す
平面図である。尚、同図において、実線は第３層目の多
結晶シリコン層を、破線は第２層目の多結晶シリコン層
を、２点鎖線は第１層目の多結晶シリコン層を、ハッチ
ングの伴う２点鎖線は半導体基板に形成された半導体領
域を示す。

第４図は本考案半導体メモリの別の実施例を示す断面図
である。

本実施例は、層間絶縁膜５中に多結晶シリコン層10を設
け、該多結晶シリコン層10を電気的に接地ライン（Vss
ライン）に接続してなる点で第１図及び第２図に示した
半導体メモリと異なっているが、それ以外の点では共通
している。

このように多結晶シリコン層10を設け、これを接地する
ことにより、ゲート電極4a、4bと接地との間に、そし
て、ゲート電極6a、6bと接地との間に容量Ｃを形成する
ことができる。このように容量Ｃを形成するのは、メモ
リセルの記憶ノード容量をより高めてアルファ線による
ソフトエラーに対する耐性を強めたり、耐ノイズ性を高
めたりするためである。

（H.考案の効果） 以上に述べたように、本考案半導体メモリは、半導体基
板表面部に形成された２個の第１導電型チャンネルMOS
トランジスタと、半導体基板表面上の半導体層に形成さ
れた２個の第２導電型チャンネルMOSトランジスタによ
ってメモリセルのフリップフロップ回路が構成された半
導体メモリにおいて、上記第１導電型チャンネルMOSト
ランジスタのゲート電極と、上記第２導電型チャンネル
MOSトランジスタのゲート電極との互いに同電位となる
ものどうしが積層され、上記第１導電型チャンネルMOS
トランジスタよりも上記第２導電型チャンネルMOSトラ
ンジスタの方がチャンネル長が長くされたことを特徴と
するものである。

従って、本考案半導体メモリによれば、ゲート電極の互
いに同電位になるものどうしが重なるので仮にショート
しても電気的に何等問題が生ぜず、リークの問題を回避
することができる。

そして、第２導電型MOSトランジスタの方を第１導電型M
OSトランジスタよりもチャンネル長を長くしたので第２
導電型MOSトランジスタのオフ時における抵抗値を高く
しつつセルの高速性を高くすることができる。

【図面の簡単な説明】

第１図及び第２図は本考案半導体メモリの一つの実施例
を示すもので、第１図は平面図、第２図は第１図のII−
II線に沿う断面図、第３図は本考案半導体メモリの別の
レイアウト例を示す平面図、第４図は本考案半導体メモ
リの別の実施例を示す断面図である。 符号の説明 １…半導体基板、4a、4b…ゲート電極、6a、6b…ゲート
電極、8a、8b…半導体層。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】半導体基板表面部に形成された２個の第１
   導電型チャンネルMOSトランジスタと、半導体基板表面
   上の半導体層に形成された２個の第２導電型チャンネル
   MOSトランジスタによってメモリセルのフリップフロッ
   プ回路が構成された半導体メモリにおいて、 上記第１導電型チャンネルMOSトランジスタのゲート電
   極と、上記第２導電型チャンネルMOSトランジスタのゲ
   ート電極との互いに同電位となるものどうしが積層さ
   れ、 上記第１導電型チャンネルMOSトランジスタよりも上記
   第２導電型チャンネルMOSトランジスタの方がチャンネ
   ル長が長くされた ことを特徴とする半導体メモリ