JP3016844B2 - 出力回路 - Google Patents
出力回路Info
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- JP3016844B2 JP3016844B2 JP2254455A JP25445590A JP3016844B2 JP 3016844 B2 JP3016844 B2 JP 3016844B2 JP 2254455 A JP2254455 A JP 2254455A JP 25445590 A JP25445590 A JP 25445590A JP 3016844 B2 JP3016844 B2 JP 3016844B2
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は出力回路に関し、特に交互にソース領域，ド
レイン領域を配列して形成されたMOSトランジスタを備
えた半導体集積回路の出力回路に関する。
レイン領域を配列して形成されたMOSトランジスタを備
えた半導体集積回路の出力回路に関する。
従来のこの種の出力回路について第３図（ａ）〜
（ｃ）を参照して説明する。
（ｃ）を参照して説明する。
第３図（ａ）は従来の出力回路の一例を示す等価回路
図であり、CMOS型インバータとなっている。
図であり、CMOS型インバータとなっている。
第３図（ｂ）はこの出力回路の基板１上の配置を示
し、MOSトランジスタ2A,3の間に出力端子４が形成され
ている。
し、MOSトランジスタ2A,3の間に出力端子４が形成され
ている。
第３図（ｃ）はこの出力回路のMOSトランジスタ2Aの
内部構造を示す配置図である。
内部構造を示す配置図である。
次に、このMOSトランジスタ2Aの内部構造について説
明する。
明する。
このMOSトランジスタ2Aは、所定の間隔で交互に順次
配列されたソース領域21A及びドレイン領域22Aと、隣接
する各ソース領域21A,ドレイン領域22A間にそれぞれ形
成された複数のゲート電極23Aと、各ソース領域21Aとコ
ンタクトホール29によりそれぞれ接続する複数のソース
電極24Aと、各ドレイン領域22Aとコンタクトホール29に
よりそれぞれ接続する複数のドレイン電極25Aと、各ゲ
ート電極23Aと共通接続するゲート配線26Aと、各ソース
電極24Aと共通接続しソース領域21A及びドレイン領域21
Bの配列の外側領域に形成されたソース配線27Aと、各ド
レイン電極25Aと共通接続しソース領域21A及びドレイン
領域22Aの配列のソース配線27Aと対向する外側領域に形
成されたドレイン配線28Aとを備えて形成されている。
なお、MOSトランジスタ３も同様の内部構造となってい
る。なお、ソース領域21A及びドレイン領域22Aとゲート
電極23Aとの境界線は、通常の製造工程で形成されると
配置図上では重なってしまい分りにくくなるので、第３
図（ｃ）等では分離して表示している。また、ゲート配
線26A,ドレイン配線28A等の重なる部分は破線で表示し
ているが、これもこれらの境界や範囲を分りやすくする
ためであり、必ずしも上下関係を示すものではない。
配列されたソース領域21A及びドレイン領域22Aと、隣接
する各ソース領域21A,ドレイン領域22A間にそれぞれ形
成された複数のゲート電極23Aと、各ソース領域21Aとコ
ンタクトホール29によりそれぞれ接続する複数のソース
電極24Aと、各ドレイン領域22Aとコンタクトホール29に
よりそれぞれ接続する複数のドレイン電極25Aと、各ゲ
ート電極23Aと共通接続するゲート配線26Aと、各ソース
電極24Aと共通接続しソース領域21A及びドレイン領域21
Bの配列の外側領域に形成されたソース配線27Aと、各ド
レイン電極25Aと共通接続しソース領域21A及びドレイン
領域22Aの配列のソース配線27Aと対向する外側領域に形
成されたドレイン配線28Aとを備えて形成されている。
なお、MOSトランジスタ３も同様の内部構造となってい
る。なお、ソース領域21A及びドレイン領域22Aとゲート
電極23Aとの境界線は、通常の製造工程で形成されると
配置図上では重なってしまい分りにくくなるので、第３
図（ｃ）等では分離して表示している。また、ゲート配
線26A,ドレイン配線28A等の重なる部分は破線で表示し
ているが、これもこれらの境界や範囲を分りやすくする
ためであり、必ずしも上下関係を示すものではない。
通常、隣接するソース領域21A,ドレイン領域22Aとゲ
ート電極23Aとで形成される各チャネル幅は50〜150μｍ
となっており、これらチャネル幅の合計寸法は200μｍ
以上となっている。この例ではチャネル幅100μm,チャ
ネル幅の合計寸法が600μｍとなっている。
ート電極23Aとで形成される各チャネル幅は50〜150μｍ
となっており、これらチャネル幅の合計寸法は200μｍ
以上となっている。この例ではチャネル幅100μm,チャ
ネル幅の合計寸法が600μｍとなっている。
このように１本のゲート電極23Aの長さ（ほぼチャネ
ル幅に等しい）が長い理由は、出力端子４を含めた出力
回路全体の面積を小さくしたり、内部回路パターンとの
配置などを考慮しているためである。またCMOS型の半導
体集積回路装置のラッチアップ対策を考えてパターンを
決定していたためである。特に大容量の半導体記憶装置
の出力回路のMOSトランジスタのサイズは大きく、このM
OSトランジスタのマスクパターンはレイアウトの制限を
受ける。
ル幅に等しい）が長い理由は、出力端子４を含めた出力
回路全体の面積を小さくしたり、内部回路パターンとの
配置などを考慮しているためである。またCMOS型の半導
体集積回路装置のラッチアップ対策を考えてパターンを
決定していたためである。特に大容量の半導体記憶装置
の出力回路のMOSトランジスタのサイズは大きく、このM
OSトランジスタのマスクパターンはレイアウトの制限を
受ける。
尚、出力回路を構成するMOSトランジスタのゲート長
は、端子リークを防ぐことなどのために、内部回路を構
成するMOSトランジスタのゲート長よりも太く作る。こ
のため、チャネル幅も大きくなる。
は、端子リークを防ぐことなどのために、内部回路を構
成するMOSトランジスタのゲート長よりも太く作る。こ
のため、チャネル幅も大きくなる。
上述した従来の出力回路は、MOSトランジスタの内部
構造が、ソース領域21A,ドレイン領域22Aを交互に一列
に配列し、各チャネル幅は他の内部回路との配置等によ
り長くなっているので、微細化の進む周囲環境にあって
は、各チャネル長も短くなり、各ゲート電極23Aも細く
なるため、各ゲート電極の端部と中央部とではその幅に
ばらつきが生じたり微小な欠陥が発生し、この現象はゲ
ート電極が長いほど発生しやすく、このため次のような
問題点がある。
構造が、ソース領域21A,ドレイン領域22Aを交互に一列
に配列し、各チャネル幅は他の内部回路との配置等によ
り長くなっているので、微細化の進む周囲環境にあって
は、各チャネル長も短くなり、各ゲート電極23Aも細く
なるため、各ゲート電極の端部と中央部とではその幅に
ばらつきが生じたり微小な欠陥が発生し、この現象はゲ
ート電極が長いほど発生しやすく、このため次のような
問題点がある。
（１） 出力端子リークの発生頻度が多くなる。
（２） 出力端子の静電破壊による耐量のばらつきが大
きくなる。
きくなる。
（３） ホットキャリアによる劣化が局所的に大きくな
り出力に対するマージン不良が発生する。
り出力に対するマージン不良が発生する。
また、リソグラフィー技術及びエッチング技術を改良
してこのようなゲート電極の問題が無くなり、均一なゲ
ート電極が出来たとしても、次に述べる問題が残る。
してこのようなゲート電極の問題が無くなり、均一なゲ
ート電極が出来たとしても、次に述べる問題が残る。
一般に出力端子のESD（静電破壊）耐量は出力回路を
構成するMOSトランジスタのレイアウトパターンとその
構造で決まる。第３図（ｃ）のように一本のゲート電極
が長いパターンでは、ESDパルスが入った時、ソース配
線又はドレイン配線に対する遠近があるため、一本のゲ
ート電極全域に渡ってソース，ドレインから電極が均一
に放出されず、特定の部分の集中して放出されるように
なる。こため、単位面積当りのエネルギー消費が多くな
り、すなわち熱の発生が多くなり破壊しやすくなる。
構成するMOSトランジスタのレイアウトパターンとその
構造で決まる。第３図（ｃ）のように一本のゲート電極
が長いパターンでは、ESDパルスが入った時、ソース配
線又はドレイン配線に対する遠近があるため、一本のゲ
ート電極全域に渡ってソース，ドレインから電極が均一
に放出されず、特定の部分の集中して放出されるように
なる。こため、単位面積当りのエネルギー消費が多くな
り、すなわち熱の発生が多くなり破壊しやすくなる。
本発明の出力回路は、所定の間隔で交互に順次配列さ
れたソース領域及びドレイン領域と、隣接する前記各ソ
ース領域，ドレイン領域間にそれぞれ形成された複数の
ゲート電極と、前記各ソース領域とそれぞれ接続する複
数のソース電極と、前記各ドレイン領域とそれぞれ接続
する複数のドレイン電極と、前記各ゲート電極と共通接
続するゲート配線と、前記各ソース電極と共通接続し前
記ソース領域及びドレイン領域の配列の外側領域に形成
されたソース配線と、前記各ドレイン電極と共通接続し
前記ソース領域及びドレイン領域の配列の前記ソース配
線と対抗する外側領域に形成されたドレイン配線とを備
えて形成されたトランジスタを少なくとも含む出力回路
において、前記複数のゲート電極それぞれの１本に対し
て形成される前記ソース領域及びドレイン領域は１組と
し、かつ、これら１本のゲート電極及び１組のソース領
域，ドレイン領域でそれぞれ形成される各チャネル幅の
寸法がそれぞれ30μｍより小さくなるように前記各ソー
ス領域，各ドレイン領域、及び各ゲート電極を形成して
構成される。
れたソース領域及びドレイン領域と、隣接する前記各ソ
ース領域，ドレイン領域間にそれぞれ形成された複数の
ゲート電極と、前記各ソース領域とそれぞれ接続する複
数のソース電極と、前記各ドレイン領域とそれぞれ接続
する複数のドレイン電極と、前記各ゲート電極と共通接
続するゲート配線と、前記各ソース電極と共通接続し前
記ソース領域及びドレイン領域の配列の外側領域に形成
されたソース配線と、前記各ドレイン電極と共通接続し
前記ソース領域及びドレイン領域の配列の前記ソース配
線と対抗する外側領域に形成されたドレイン配線とを備
えて形成されたトランジスタを少なくとも含む出力回路
において、前記複数のゲート電極それぞれの１本に対し
て形成される前記ソース領域及びドレイン領域は１組と
し、かつ、これら１本のゲート電極及び１組のソース領
域，ドレイン領域でそれぞれ形成される各チャネル幅の
寸法がそれぞれ30μｍより小さくなるように前記各ソー
ス領域，各ドレイン領域、及び各ゲート電極を形成して
構成される。
また、各チャネル幅の寸法を合計した寸法が200μｍ
より大きくなるような数だけソース領域，ドレイン領
域、及びゲート電極を形成して構成される。
より大きくなるような数だけソース領域，ドレイン領
域、及びゲート電極を形成して構成される。
また、それぞれの複数のソース領域，ドレイン領域，
ゲート電極，ソース電極，及びドレイン電極、並びにゲ
ート配線，ソース配線，及びドレイン配線が形成された
MOSトランジスタブロックを偶数個互いに隣接して配置
し、互いに接する側に配置された前記ゲート配線，ソー
ス配線、及びドレイン配線を一本で共用して前記各MOS
トランジスタブロックのゲート配線，ソース配線、及び
ドレイン配線をそれぞれ接続し、１つのMOSトランジス
タを形成して構成される。
ゲート電極，ソース電極，及びドレイン電極、並びにゲ
ート配線，ソース配線，及びドレイン配線が形成された
MOSトランジスタブロックを偶数個互いに隣接して配置
し、互いに接する側に配置された前記ゲート配線，ソー
ス配線、及びドレイン配線を一本で共用して前記各MOS
トランジスタブロックのゲート配線，ソース配線、及び
ドレイン配線をそれぞれ接続し、１つのMOSトランジス
タを形成して構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ），（ｂ）はそれぞれ本発明の一実施例を
示す半導体チップの要部平面図及びこの実施例のMOSト
ランジスタの内部構を示す配置図である。
示す半導体チップの要部平面図及びこの実施例のMOSト
ランジスタの内部構を示す配置図である。
この実施例のMOSトランジスタ２は、所定の間隔で交
互に順次配列されたソース領域21及びドレイン領域22
と、隣接する各ソース領域21,ドレイン領域22間にそれ
ぞれ形成された複数のゲート電極23と、各ソース領域21
とコンタクトホール29によりそれぞれ隣接する複数のソ
ース電極24と、各ドレイン領域22とコンタクトホール29
によりそれぞれ接続する複数のドレイン電極25と、各ゲ
ート電極23と共通接続するゲート配線26と、各ソース電
極24と共通接続しソース領域21及びドレイン領域22の配
列の外側領域に形成されたソース配線27と、各ドレイン
電極と共通接続しソース領域21及びドレイン領域21の配
列のソース配線27と対向する外側領域に形成されたドレ
イン配線28とを備えて形成され、隣接するソース領域21
及びドレイン領域22と、これらの間に配置されたゲート
電極23とで形成される各チャネル幅の寸法がそれぞれ30
μｍより小さくなるように各ソース領域21,各ドレイン
領域22、及び各ゲート電極23を形成した２つのMOSトラ
ンジスタブロック20A,20Bを隣接して配置，形成し、こ
れらMOSトランジスタブロック20A,20Bの互いに接する側
のドレイン配線28及びゲート配線26を一本で共用した構
成となっている。また、各チャネル幅の寸法の合計寸法
は、この実施例では従来例と同様に600μｍとなってい
る。
互に順次配列されたソース領域21及びドレイン領域22
と、隣接する各ソース領域21,ドレイン領域22間にそれ
ぞれ形成された複数のゲート電極23と、各ソース領域21
とコンタクトホール29によりそれぞれ隣接する複数のソ
ース電極24と、各ドレイン領域22とコンタクトホール29
によりそれぞれ接続する複数のドレイン電極25と、各ゲ
ート電極23と共通接続するゲート配線26と、各ソース電
極24と共通接続しソース領域21及びドレイン領域22の配
列の外側領域に形成されたソース配線27と、各ドレイン
電極と共通接続しソース領域21及びドレイン領域21の配
列のソース配線27と対向する外側領域に形成されたドレ
イン配線28とを備えて形成され、隣接するソース領域21
及びドレイン領域22と、これらの間に配置されたゲート
電極23とで形成される各チャネル幅の寸法がそれぞれ30
μｍより小さくなるように各ソース領域21,各ドレイン
領域22、及び各ゲート電極23を形成した２つのMOSトラ
ンジスタブロック20A,20Bを隣接して配置，形成し、こ
れらMOSトランジスタブロック20A,20Bの互いに接する側
のドレイン配線28及びゲート配線26を一本で共用した構
成となっている。また、各チャネル幅の寸法の合計寸法
は、この実施例では従来例と同様に600μｍとなってい
る。
次に、この実施例の効果について説明する。
まず、各チャネル幅の寸法を小さくすることにより、
各ゲート電極23の端部と中央部とにおける幅のばらつき
を小さくすることができ、また微小な欠陥の発生を抑え
ることができる。
各ゲート電極23の端部と中央部とにおける幅のばらつき
を小さくすることができ、また微小な欠陥の発生を抑え
ることができる。
従って出力端子リークの発生を抑え、出力端子４の静
電破壊による耐量のばらつきが小さくなり、またホット
キャリアによる出力に対するマージン不良の発生を防止
することができる。
電破壊による耐量のばらつきが小さくなり、またホット
キャリアによる出力に対するマージン不良の発生を防止
することができる。
また、各チャネル幅が小さくなっているので、ソース
配線27又はドレイン配線28に対する遠近の差が縮まり、
ソース、又はドレインから放出される電荷の部分的な集
中が軽減され、ESD耐量が向上する。このESD耐量が向上
するのを確認するために行ったサンプル試験の結果を第
２図に示す。
配線27又はドレイン配線28に対する遠近の差が縮まり、
ソース、又はドレインから放出される電荷の部分的な集
中が軽減され、ESD耐量が向上する。このESD耐量が向上
するのを確認するために行ったサンプル試験の結果を第
２図に示す。
このサンプル試験は、総チャネル幅を200μｍとし、
ゲート電極の長さ（ほぼチャネル幅）とソース領域，ド
レイン領域、及びゲート電極の数とを変化させてESDの
試験を行ったもので、第２図から分るように、各チャネ
ル幅を30μｍ以下にすることによりESD不良率を低下さ
せることができる。
ゲート電極の長さ（ほぼチャネル幅）とソース領域，ド
レイン領域、及びゲート電極の数とを変化させてESDの
試験を行ったもので、第２図から分るように、各チャネ
ル幅を30μｍ以下にすることによりESD不良率を低下さ
せることができる。
なお、この実施例においては、MOSトランジスタブロ
ックが２つの場合について示したが、MOSトランジスタ
の外形や他の回路とのレイアウト上の関係などにより、
４つ,6つの等の偶数個のMOSトランジスタブロックによ
りMOSトランジスタを形成することもできる。
ックが２つの場合について示したが、MOSトランジスタ
の外形や他の回路とのレイアウト上の関係などにより、
４つ,6つの等の偶数個のMOSトランジスタブロックによ
りMOSトランジスタを形成することもできる。
また、この実施例においては、MOSトランジスタ2Aに
のみ、本発明を適用したが、MOSトランジスタ３や他の
回路のトランジスタについても同様に適用することがで
きる。
のみ、本発明を適用したが、MOSトランジスタ３や他の
回路のトランジスタについても同様に適用することがで
きる。
以上説明したように本発明は出力回路を構成するMOS
トランジスタの各チャネル幅を30μｍ以下とした構造と
することにより、ゲート電極自身の出来上がりのばらつ
きによる影響を少なくすることができ、また、ソース電
極，ドレイン電極に対する遠近の差が小さくなるので、
ソース，ドレインから放出される電荷が各チャネルの各
部で均一になり、ESD（静電破壊）耐量を向上させるこ
とができる効果がある。
トランジスタの各チャネル幅を30μｍ以下とした構造と
することにより、ゲート電極自身の出来上がりのばらつ
きによる影響を少なくすることができ、また、ソース電
極，ドレイン電極に対する遠近の差が小さくなるので、
ソース，ドレインから放出される電荷が各チャネルの各
部で均一になり、ESD（静電破壊）耐量を向上させるこ
とができる効果がある。
第１図（ａ），（ｂ）はそれぞれ本発明の一実施例を示
す半導体チップの要部平面図及びこの実施例のMOSトラ
ンジスタの内部構造を示す配置図、第２図は第１図
（ａ），（ｂ）に示された実施例の効果を説明するため
のサンプル試験の結果を示す特性図、第３図（ａ）〜
（ｃ）はそれぞれ従来の出力回路の一例の等価回路図、
半導体チップの要部平面図及びMOSトランジスタの内部
構造を示す配置図である。 １……基板、2,2A,3……MOSトランジスタ、４……出力
端子、20A,20B……MOSトランジスタブロック、21,21A…
…ソース領域、22,22A……ドレイン領域、23,23A……ゲ
ート電極、24,24A……ソース電極、25,25A……ドレイン
電極、26,26A……ゲート配線、27,27A……ソース配線、
28,28A……ドレイン配線、29……コンタクトホール。
す半導体チップの要部平面図及びこの実施例のMOSトラ
ンジスタの内部構造を示す配置図、第２図は第１図
（ａ），（ｂ）に示された実施例の効果を説明するため
のサンプル試験の結果を示す特性図、第３図（ａ）〜
（ｃ）はそれぞれ従来の出力回路の一例の等価回路図、
半導体チップの要部平面図及びMOSトランジスタの内部
構造を示す配置図である。 １……基板、2,2A,3……MOSトランジスタ、４……出力
端子、20A,20B……MOSトランジスタブロック、21,21A…
…ソース領域、22,22A……ドレイン領域、23,23A……ゲ
ート電極、24,24A……ソース電極、25,25A……ドレイン
電極、26,26A……ゲート配線、27,27A……ソース配線、
28,28A……ドレイン配線、29……コンタクトホール。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−183558（ＪＰ，Ａ) 特開 昭63−33859（ＪＰ，Ａ) 特開 昭59−208782（ＪＰ，Ａ) 特開 平１−122166（ＪＰ，Ａ) 実開 昭61−97861（ＪＰ，Ｕ)
Claims (4)
- 【請求項１】所定の間隔で交互に順次配列されたソース
領域及びドレイン領域と、隣接する前記各ソース領域，
ドレイン領域間にそれぞれ形成された複数のゲート電極
と、前記各ソース領域とそれぞれ接続する複数のソース
電極と、前記各ドレイン領域とそれぞれ接続する複数の
ドレイン電極と、前記各ゲート電極と共通接続するゲー
ト配線と、前記各ソース電極と共通接続し前記ソース領
域及びドレイン領域の配列の外側領域に形成されたソー
ス配線と、前記各ドレイン電極と共通接続し前記ソース
領域及びドレイン領域の配列の前記ソース配線と対抗す
る外側領域に形成されたドレイン配線とを備えて形成さ
れたトランジスタを少なくとも含む出力回路において、
前記複数のゲート電極それぞれの１本に対して形成され
る前記ソース領域及びドレイン領域は１組とし、かつ、
これら１本のゲート電極及び１組のソース領域，ドレイ
ン領域でそれぞれ形成される各チャネル幅の寸法がそれ
ぞれ30μｍより小さくなるように前記各ソース領域，各
ドレイン領域，及び各ゲート電極を形成し、それぞれ複
数のソース領域，ドレイン領域，ゲート電極，ソース電
極，及びドレイン電極、並びにゲート配線，ソース配
線，及びドレイン配線が形成されたMOSトランジスタブ
ロックを偶数個互いに隣接して配置し、互いに接する側
に配置された前記ゲート配線，ソース配線，及びドレイ
ン配線を１本で共用して前記各MOSトランジスタブロッ
クのゲート配線，ソース配線，及びドレイン配線をそれ
ぞれ接続し、１つのMOSトランジスタを形成したことを
特徴とする出力回路。 - 【請求項２】第１の方向へ交互に配列された複数のソー
ス領域及び複数のドレイン領域と、前記複数のソース領
域に共通接続されたソース配線と、前記複数のドレイン
領域に共通接続されたドレイン配線と、前記複数のソー
ス領域及びドレイン領域に隣接して前記第１の方向に延
在して設けられたゲート配線と、前記ゲート配線にそれ
ぞれ接続され隣接する前記各ソース及びドレイン領域間
にそれぞれ形成された複数のゲート電極であって前記第
１の方向と交差する第２の方向に延在して設けられた複
数のゲート電極とを有し、前記各ゲート電極１本当たり
のチャネル幅がそれぞれ30μｍ以下であることを特徴と
する出力回路。 - 【請求項３】一方向に延在して設けられたゲート配線
と、前記ゲート配線の一方の側に隣接して設けられ前記
一方向へ交互に配列された複数の第１のソース領域及び
複数の第１のドレイン領域と、前記ゲート配線の他方の
側に隣接して設けられ前記一方向へ交互に配列された複
数の第２のソース領域及び複数の第２のドレイン領域
と、前記複数の第１及び第２のソース領域に共通接続さ
れたソース配線と、前記複数の第１及び第２のドレイン
領域に共通接続されたドレイン配線と、前記ゲート配線
にそれぞれ接続され隣接する前記第１のソース領域及び
第１のドレイン領域間にそれぞれ布設された複数の第１
のゲート電極と、前記ゲート配線にそれぞれ接続され隣
接する前記第２のソース領域及び第２のドレイン領域間
にそれぞれ布設された複数の第２のゲート電極とを備
え、前記複数の第１のゲート電極１本当たりのチャネル
幅がそれぞれ30μｍ以下であり、かつ、前記複数の第２
のゲート電極１本当たりのチャネル幅がそれぞれ30μｍ
以下であることを特徴とする出力回路。 - 【請求項４】第１の方向へ交互に配列された複数のソー
ス領域及び複数のドレイン領域と、前記複数のソース領
域に共通接続されたソース配線と、前記複数のドレイン
領域に共通接続されたドレイン配線と、ゲート配線と、
前記ゲート配線にそれぞれ接続され隣接する前記各ソー
ス及びドレイン領域間にそれぞれ形成された複数のゲー
ト電極であって前記第１の方向と交差する第２の方向に
延在して設けられた複数のゲート電極とを有し、前記各
ゲート電極１本当たりのチャネル幅がそれぞれ30μｍ以
下であることを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2254455A JP3016844B2 (ja) | 1990-09-25 | 1990-09-25 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2254455A JP3016844B2 (ja) | 1990-09-25 | 1990-09-25 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04132253A JPH04132253A (ja) | 1992-05-06 |
| JP3016844B2 true JP3016844B2 (ja) | 2000-03-06 |
Family
ID=17265257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2254455A Expired - Fee Related JP3016844B2 (ja) | 1990-09-25 | 1990-09-25 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3016844B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11177022A (ja) | 1997-12-08 | 1999-07-02 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US6057579A (en) * | 1999-05-07 | 2000-05-02 | United Microelectronics Corp. | Transistor structure of ESD protection device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6197861U (ja) * | 1984-12-03 | 1986-06-23 | ||
| JPS6333859A (ja) * | 1986-07-28 | 1988-02-13 | Nec Ic Microcomput Syst Ltd | 集積回路装置 |
| JPH02183558A (ja) * | 1989-01-10 | 1990-07-18 | Hitachi Ltd | 半導体装置 |
-
1990
- 1990-09-25 JP JP2254455A patent/JP3016844B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04132253A (ja) | 1992-05-06 |
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