JPS6333859A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPS6333859A JPS6333859A JP61178225A JP17822586A JPS6333859A JP S6333859 A JPS6333859 A JP S6333859A JP 61178225 A JP61178225 A JP 61178225A JP 17822586 A JP17822586 A JP 17822586A JP S6333859 A JPS6333859 A JP S6333859A
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- JP
- Japan
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- channel width
- transistor
- channel
- diffusion layers
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- Pending
Links
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- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 6
- 229920005591 polysilicon Polymers 0.000 abstract description 6
- 230000010354 integration Effects 0.000 abstract description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置ｆ、特にＭ（Ｊ８トラン
ジスタ素子を含む集積回路装置に関する。
ジスタ素子を含む集積回路装置に関する。
従来一般に、ＭＯＳトランジスタ素子を含む集積回路装
置において、拡散層のマージンは、異層間より同層間の
方が小さい。よって、隣り合う別のトランジスタが存在
するとき、互いのトランジスタの同層の拡散層を並べ、
かつ、同層の拡散層同士の位置も合せて配置した方が、
ゲート入力端子が一厘祿上に配ｆでれ、信号線の接続が
容易となり集積化も図れる。この別のトランジスタとチ
ャンネル幅が違９と、Ｐ（またはＮ）の一導電型チャン
ネルトランジスタとこれと反対導電型のＮ（またはＰ）
チャンネルトランジスタのゲート本数に差が生じ、第２
図の平面図に示すように、ゲート本数の少ない方のトラ
ンジスタ側に無駄な空間ができてしまう。すなわち、第
２図において。
置において、拡散層のマージンは、異層間より同層間の
方が小さい。よって、隣り合う別のトランジスタが存在
するとき、互いのトランジスタの同層の拡散層を並べ、
かつ、同層の拡散層同士の位置も合せて配置した方が、
ゲート入力端子が一厘祿上に配ｆでれ、信号線の接続が
容易となり集積化も図れる。この別のトランジスタとチ
ャンネル幅が違９と、Ｐ（またはＮ）の一導電型チャン
ネルトランジスタとこれと反対導電型のＮ（またはＰ）
チャンネルトランジスタのゲート本数に差が生じ、第２
図の平面図に示すように、ゲート本数の少ない方のトラ
ンジスタ側に無駄な空間ができてしまう。すなわち、第
２図において。
ｃＬ′＋、Ｉ
Ｎ型基板（紙面）′Ｐチャンネルトランジスタ（以下Ｐ
型トランジスタという）のソース・ドレイン用のＰ型拡
散層５ａと、この拡散層５３に隣り合って、Ｐ型ワエル
領域３内にＮチャンネルトランジスタ（Ｎ型トランジス
タという）のソース・ドレイン用のＮ型拡散層６ａが設
けられ、かつ、Ｐ型トランジスタ５側には２壬のポリシ
リコンゲート５ｂが、また、Ｎ型トランジスタ６側には
、Ｐ型トランジスタのゲート５ｂよりチャンネル長の長
い４本のポリシリコンゲート６ｂが設けられて。
型トランジスタという）のソース・ドレイン用のＰ型拡
散層５ａと、この拡散層５３に隣り合って、Ｐ型ワエル
領域３内にＮチャンネルトランジスタ（Ｎ型トランジス
タという）のソース・ドレイン用のＮ型拡散層６ａが設
けられ、かつ、Ｐ型トランジスタ５側には２壬のポリシ
リコンゲート５ｂが、また、Ｎ型トランジスタ６側には
、Ｐ型トランジスタのゲート５ｂよりチャンネル長の長
い４本のポリシリコンゲート６ｂが設けられて。
さらにこれら両方のゲートは相補型のＭ（ＪＳ）ランジ
スタとするために、中間の横バーにて共通に接続されて
いる。
スタとするために、中間の横バーにて共通に接続されて
いる。
上記従来のＭ（ＪＳ）う／ジスタでは、ゲートの本数で
トランジスタの面積が決定式れるので、ゲート本数の少
ないＰ型トランジスタ５側に、ゲート本数の差だけ無駄
な空間７ができるため、集積度を上げようとする際の障
害となっていた。
トランジスタの面積が決定式れるので、ゲート本数の少
ないＰ型トランジスタ５側に、ゲート本数の差だけ無駄
な空間７ができるため、集積度を上げようとする際の障
害となっていた。
上記問題点に対し本発明では、半導体基板上に、隣り合
って形成された。チャンネル幅と導電型が共に違うＭ
ＯＳ ）う／ジスタにおいて、前記二つのトランジスタ
の間において、長いチャンネル幅と短いチャンネル幅の
和を一定になるように組合せている。
って形成された。チャンネル幅と導電型が共に違うＭ
ＯＳ ）う／ジスタにおいて、前記二つのトランジスタ
の間において、長いチャンネル幅と短いチャンネル幅の
和を一定になるように組合せている。
つぎに本発明を実施例により説明する。
第１図は本発明の一実施例の部分平面図である。
第１図において、Ｎ型基板（紙面）に、Ｐ型トランジス
タ１０ソース・ドレイン用のＰ型Ｈ＆Ｍ１ａが形成され
、かつ、互いに異ったチャンネル幅Ｗ１゜Ｗ、、Ｗ、の
３本のポリシリコンゲート１ｂがこの順に並んで形成さ
れている。また、Ｐ型トランジスタ１に隣接して、Ｐ型
りエル領域３内にＮ型トランジスタ２のソース・ドレイ
ン用のＮ型拡散層２ａが形成され、かつ、互いに異った
チャンネル幅Ｗ４ 、Ｗ、、Ｗ、のポリシリコンゲート
２ｂがこの１１１７１に兼んで形成されている。さらに
、チャンネル幅ｗｌ−，，ｗ、１７Ｉ：おいて、下式を
満たすようにする。
タ１０ソース・ドレイン用のＰ型Ｈ＆Ｍ１ａが形成され
、かつ、互いに異ったチャンネル幅Ｗ１゜Ｗ、、Ｗ、の
３本のポリシリコンゲート１ｂがこの順に並んで形成さ
れている。また、Ｐ型トランジスタ１に隣接して、Ｐ型
りエル領域３内にＮ型トランジスタ２のソース・ドレイ
ン用のＮ型拡散層２ａが形成され、かつ、互いに異った
チャンネル幅Ｗ４ 、Ｗ、、Ｗ、のポリシリコンゲート
２ｂがこの１１１７１に兼んで形成されている。さらに
、チャンネル幅ｗｌ−，，ｗ、１７Ｉ：おいて、下式を
満たすようにする。
Ｗ、＋ Ｗ４＝ Ｗ、＋Ｗ５＝Ｗ３←ｖｖ。
上記のような関係を満たすために、Ｐ型拡散層ｌａとＮ
型拡散層２ａとが隣接する境界線１１と２１は、チャン
ネル幅方向とは直角から離れた一定角度θをもたせ、か
つ、一定間隔になるように形成し、さらに、Ｐ型トラン
ジスタおよびＮ型トランジスタのチャンネルを、チャン
ネル幅方向と直角方向に一定間隔離して並んで配置して
いる。
型拡散層２ａとが隣接する境界線１１と２１は、チャン
ネル幅方向とは直角から離れた一定角度θをもたせ、か
つ、一定間隔になるように形成し、さらに、Ｐ型トラン
ジスタおよびＮ型トランジスタのチャンネルを、チャン
ネル幅方向と直角方向に一定間隔離して並んで配置して
いる。
以上説明した様に本発明はＰ（ま九はＮ）の一導電型チ
ャ／ネルトランジスタと、これと反対導電型のＮ（また
はＰ）チャンネルトランジスタを。
ャ／ネルトランジスタと、これと反対導電型のＮ（また
はＰ）チャンネルトランジスタを。
長いチャネル幅と短いチャネル幅の組で隣シ合って配置
することにより、一導電型チャンネルトランジスタ、反
対導電型チャンネルトランジスタのゲート数を等しくす
ることが出来、無駄な空間を無なくシ、集積度を高める
ことが出来る。
することにより、一導電型チャンネルトランジスタ、反
対導電型チャンネルトランジスタのゲート数を等しくす
ることが出来、無駄な空間を無なくシ、集積度を高める
ことが出来る。
第１図は本発明の一実施例の部分平面図、第２図は従来
の集積回路装置の部分平面図である。 １．５・・・・・・Ｐチャンネルトランジスタ、ｌａ。 ５ａ・・・・・・Ｐ型拡散層、ｌｂ、５ｂ・・・・・・
Ｐチャンネル側ゲート、２，６・・・・・・Ｎチャンネ
ルトランジスタ、２ａ、６ｂ・・・・・・Ｎ型拡散層、
２ｂ、６ｂ・・・・・・Ｎチャンネル側ゲート、７・・
・・・・無駄な領域。 ′ −
の集積回路装置の部分平面図である。 １．５・・・・・・Ｐチャンネルトランジスタ、ｌａ。 ５ａ・・・・・・Ｐ型拡散層、ｌｂ、５ｂ・・・・・・
Ｐチャンネル側ゲート、２，６・・・・・・Ｎチャンネ
ルトランジスタ、２ａ、６ｂ・・・・・・Ｎ型拡散層、
２ｂ、６ｂ・・・・・・Ｎチャンネル側ゲート、７・・
・・・・無駄な領域。 ′ −
Claims (1)
- 半導体基板上に隣り合って形成された少なくとも２ケの
チャネル幅が異なる一導電型チャンネルトランジスタと
これと反対導電型チャンネルトランジスタを有し、かつ
、前記一導電型および反対導電型チャンネルトランジス
タが、長いチャネル幅と短いチャネル幅の組で隣り合っ
て配置されていることを特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61178225A JPS6333859A (ja) | 1986-07-28 | 1986-07-28 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61178225A JPS6333859A (ja) | 1986-07-28 | 1986-07-28 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6333859A true JPS6333859A (ja) | 1988-02-13 |
Family
ID=16044776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61178225A Pending JPS6333859A (ja) | 1986-07-28 | 1986-07-28 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6333859A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04132253A (ja) * | 1990-09-25 | 1992-05-06 | Nec Corp | 出力回路 |
-
1986
- 1986-07-28 JP JP61178225A patent/JPS6333859A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04132253A (ja) * | 1990-09-25 | 1992-05-06 | Nec Corp | 出力回路 |
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