JP4521088B2 - Semiconductor device - Google Patents
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Description
【0001】
【発明の属する技術分野】
この発明は、スタンダードセル方式を採用した半導体装置に関する。
【0002】
【従来の技術】
従来、半導体装置を構成するスタンダードセル方式では、高さの揃った複数種のセルが用意され、各セルは列状に配置されて集積回路の一部を構成する。スタンダードセル方式を採用した集積回路の高集積化を実現するためには、各セルのサイズが小さいことが望ましい。しかしながら、トランジスタのサイズを縮小してセルサイズを小さくする手法では、セルの駆動能力とのトレードオフの問題が生じてしまう。そこで、トランジスタサイズを縮小せずに、見かけのセルサイズを小さくする方法としては、例えば特願平11−269484号においてセルの一部を隣接するセルと共有する手法が開示されている。
【0003】
図9は上記従来の手法を採用した半導体装置の構成を示す図であり、同図(a)は2入力NANDを構成するスタンダードセルの平面図、同図(b)はインバータを構成するスタンダードセルの平面図、同図(c)は同図(a)のセルと同図(b)のセルを隣接させた場合の構成を示す平面図である。なお、図9においては、簡単化のため、ソース領域、ポリシリコン(ポリSi)、コンタクトおよびセル境界線(セル枠)のみが示されており、金属配線層は省略されている。また、図示しないが、サブストレート領域が上下で隣接するセル間で共有され、各セル同士はセル境界線が接するように上下左右に隣接して配置され、上下方向および左右方向にセル列を形成する。
【0004】
図9(a)に示すように、ソース領域105、106、107およびその領域内のコンタクト101、102、103の一部がセル境界線109を越えて配置されている。そして、ソース領域105、106、107およびコンタクト101、102、103がセルの上部また下部に配置されている。また、隣接するセルのソース領域が配置される重なり領域108及びコンタクト104を配置可能なスペースが設けられている。同図(b)のインバータセルでは、ソース領域110およびコンタクト111の一部がセル境界線114を越えて配置されている。同図(c)に示すように、同図(a)のNANDセルと同図(b)のインバータセルを隣接して配置した場合に、同図(a)のソース領域106およびコンタクト102と、同図(b)のソース領域110およびコンタクト111は1つにまとめられ、これらのセル間で共有される。そして、セル間で共有されるコンタクト113を含むソース領域112の形状は少なくとも凹形状を含むものとなる。
【0005】
このような構成においては、隣接するセルでソース領域及びそのコンタクトを共有化するようにしているので、左右方向にセル列が縮小され、セルの実効サイズを小さくすることができる。
【0006】
図10は上記従来の手法を採用した半導体装置の構成を示す図であり、2入力NANDを構成するスタンダードセルの平面図である。なお、図10においては、簡単化のため、ソース領域、ポリシリコン(ポリSi)、コンタクトおよびセル境界線(セル枠)のみが示されており、金属配線層は省略されている。また、各セル同士はセル境界線が接するように上下左右に隣接して配置され、上下方向および左右方向にセル列を形成する。
【0007】
図10に示すように、ソース領域123、124、125の一部がセル境界線126を越えて配置され、セルの上下にはウェル領域に所定の電位を与えるサブストレート領域127、128がソース領域123、124、125に隣接して形成され、隣接するソース領域123、124とサブストレート領域127は両領域上に連続して形成された金属膜(図示せず)により導通され、両領域を兼用するコンタクト121がセル境界線126上に設けられ、また隣接するソース領域125とサブストレート領域128は両領域上に連続して形成された金属膜により導通され、両領域を兼用するコンタクト122がセル境界線126上に設けられている。
【0008】
このような構成では、上下方向に隣接するセルとサブストレート領域127、128を、左右方向に隣接するセルとソース領域123、124、125を共有し、ソース領域123、124、125上のコンタクトを不要にしている。このような構成によれば、先の図9に示す構成に比べてセル境界を越えて隣接するセルに入り込むソース領域の幅が狭くなるため、セルの高さを低く抑えることが可能となる。
【0009】
図11に、スタンダードセル方式を採用した従来の半導体装置において、サブストレート領域の配置を工夫して集積度を向上させた構成を示す。図11において、この手法は、サブストレート領域131とそれにつながるコンタクト132をセルの上下に設けてセル列を構成した場合に、各セルのサブストレート領域131がひとつながりになるようにしてなおかつ、これを上下方向に隣接するセル列内のセルと共有することで集積度を向上させている。セル列内でセルの置かれない空き領域には、空き領域に置く専用のセルが置かれそのセルにもサブストレート領域とコンタクトが設けられている。
【0010】
このような手法は、セルのサイズによらず、一定の割合の領域をサブストレート領域としているため、小さなサイズのセル(縦方向のサイズはそろえられているので、幅の狭いと同義)の場合には非常に有効であるが、セルが大きくなるものほど効果は薄れ、ある程度の大きさのセルになるとセル内に単独でサブストレート領域を配置した方が、セルサイズが小さくなるものもあった。
【0011】
【発明が解決しようとする課題】
以上説明したように、スタンダードセル方式により構築された従来の半導体装置においては、ソース領域、サブストレート領域、ならびにこれらの領域に形成されるコンタクトを隣接するセルにおいて共有化することにより、集積度の向上を図ってきた。しかしながら、半導体技術のさらなる進歩を遂げるためには、セルのより一層の縮小化が求められていた。
【0012】
そこで、この発明は、上記に鑑みてなされたものであり、その目的とするところは、スタンダードセルのより一層の縮小化を達成し、集積度を向上させる半導体装置を提供することにある。
【0013】
【課題を解決するための手段】
上記目的を達成するために、課題を解決する第1の手段は、半導体基板上に形成された複数のMOSトランジスタを含むスタンダードセルが上下左右に隣接配置されて集積回路が構築される半導体装置において、前記スタンダードセルは、前記セルの上下方向又は左右方向の一方の方向(以下「第1の方向」という。)において他のセルと隣接する位置に配置された複数個のソース領域と、前記セルの上下方向又は左右方向の他方の方向(以下「第2の方向」という。)において、隣接するセルとのセル境界線を越えて形成された複数個のサブストレート領域とを有し、前記サブストレート領域は、前記ソース領域を形成する拡散層と同一の拡散層の一部に、前記ソース領域とは導電型の異なる不純物を導入して形成され、前記サブストレート領域は、前記第2の方向において隣接するセルの内いずれかのセルの前記サブストレート領域と共有して形成され、前記サブストレート領域には、前記サブストレート領域ならびに前記ソース領域に所定の電位を供給する、前記サブストレート領域ならびに前記ソース領域で共有される複数個のコンタクトが形成され、前記複数個のコンタクトは、いずれも、前記サブストレート領域の最小幅部の中心から前記セルの内側よりに配置形成され、かつ前記セルの前記第1の方向におけるセル境界線上に配置形成され、前記複数個のソース領域の内の一部のソース領域および該ソース領域が接続されている前記コンタクトは、その一部が前記第1の方向において隣接するセルとのセル境界線を越えて形成され、前記複数個のコンタクトの内の一部のコンタクトは、前記複数個のソース領域のいずれも接続されず、前記第1の方向において隣接するセルのソース領域を重ねて配置可能な重なり領域となることを特徴とする。
【0020】
【発明の実施の形態】
以下、図面を用いてこの発明の実施形態を説明する。
【0021】
図1はこの発明の一実施形態に係る半導体装置の構成を示す図であり、2入力NANDを構成するスタンダードセルの平面図である。図1においては、ソース領域、ポリシリコン、コンタクト、サブストレート領域、セル境界線(セル枠)のみを示しており、金属配線層は省いている。ソース領域3、4、5は、セル境界線9を越えて形成されており、このセルに隣接するセル(図示せず)のソース領域が配置可能な空き領域となる重なり領域6が設けられている。サブストレート領域7、8は、セルの上下にセル境界線9を越えてセルの幅方向(図1の左右方向)に設けられ、ソース領域を形成する拡散層と同一の拡散層にソース領域とは異なる不純物を導入して形成されている。サブストレート領域7、8は、最小幅の部分が半導体の製造工程上コンタクトの配置が許容される最小幅よりも狭く形成されている。この一体化したソース領域3、4、5とサブストレート領域7、8は、このセルが行列状に配置された際に隣接する周囲上下左右4方向のセルの内のいずれか3方向のセルと共有される。
【0022】
ソース領域3、4、5、重なり領域6とサブストレート領域7、8上には、それぞれの領域上を含んでコンタクト1、2が形成されている。コンタクト1は、ソース領域3、4とサブストレート領域7の双方の領域のコンタクトを兼用するコンタクトとして機能し、コンタクト2は、ソース領域5、重なり領域6とサブストレート領域8の双方の領域のコンタクトを兼用するコンタクトとして機能している。コンタクト1、2は、セルの高さ方向(図1の上下方向)におけるサブストレート領域7、8の最小幅の箇所での幅の中心からセル中心側へずれて配置され、かつコンタクトの中心が、セルの幅方向に隣接するセルとの境界線9上に重なるように配置形成されている。
【0023】
このような構成と、先に説明した図10に示す従来の構成とを、上記実施形態の構成を示す図2(a)と従来の構成を示す同図(b)を参照して比較すると、同図2(a)、(b)共にセル枠のサイズは同じ、すなわちセルサイズが同じになるように設定されているが、トランジスタのチャネル幅は同図(a)の上記実施形態の方が大きくなっている。言い換えるならば、トランジスタのチャネル幅をそろえて比較するならば、同図(a)に示す上記実施形態の構造の方がセルサイズが小さくなり、高集積なセルを実現することができる。
【0024】
図3に図1に示すセルをセルの幅方向に2個ならべて配置構成したセル列を示す。図3において、セル列内の各セル11a、11bは、隣接する箇所でそれぞれの境界線12a、12bが重なり、境界線を越える各セル11a、11bのソース領域3、4は互いのセルにオーバーラップする。また、各セル11a、11bの上下にセル列に沿って、サブストレート領域7、8が連続してが形成される。
【0025】
すなわち、各セル11a、11bが列状に隣接して配置されることで、各セル11a、11bのソース領域とサブストレート領域の機能を有する領域(拡散層)が各セル列に沿って連結され、また、サブストレート領域は隣接するセル列内のセルとも共有される。
【0026】
図4に図3に示すセル列をセルの高さ方向に2行ならべて配置した構成を示す。図4において、セル列間ではサブストレート領域13は共有されているため、セルはフリップして配置されている。図1に示すコンタクト1、2は、サブストレート領域7、8の最小幅の箇所での中心よりセルの内側にずれたところに配置されているが、これはセルを図4に示すように配置した際に、図4に示すコンタクト間の距離14が製造工程上許容される値を下回らないために必要なだけずらされている。一方、この距離14を必要以上に大きく取ると、セルの高さ方向のセルサイズが大きくなるので、必要最小限に設計することが望まれ、他に制約事項が無ければこの距離14か許容される最小寸法となるようにする。例えば、サブストレート領域の最小幅の箇所の中心とコンタクト端との距離Lは、製造工程上許容される拡散層上のコンタクト同士の間隔をCとすると、(C/2)≦L≦Cとなるようにコンタクトが配置形成される。
【0027】
図5はこの発明の他の実施形態に係る半導体装置の構成を示す図である。図5において、各セル21の上下にサブストレート領域22を設け、そのセル21を隙間なく配置させることで、セル21の上部にあるサブストレート領域22はそのセル21の左右および上のセルのサブストレート領域につながり、セル21の下部にあるサブストレート領域22はそのセル21の左右および下のセルのそれぞれサブストレート領域につながり、セル21に沿って連結されたサブストレート領域22が形成され、このサブストレート領域22にコンタクト23が設けられた部分は、サブストレート領域22の最小幅部より広い幅とする。すなわち各セル21の上下にサブストレート領域を設けるのではなく、セル列とセル列の間にサブストレート領域22が設けられている。
【0028】
サブストレート領域22上のコンタクト23は、サブストレート領域22の幅の最小部分の中心からずれておかれている。サブストレート領域22の最小幅部の中心からコンタクト端までのずれの大きさは、デザインルール上許容されるサブストレート領域上のコンタクト同士の間隔の1/2以上である。図6に図5に示す構成による2行のセル列が配置された構成を示す。
【0029】
図5に示す構成を採用することにより、従来の図11に示す構成に比べてサブストレート領域の幅が狭くできるため(図11に示すWsub1と図5に示すWsub2)、セル列の高さを同じにして比較した場合に、MOSトランジスタとして使える領域の高さは図5の構成の方が高くなる(図11に示すWmos1と図5に示すWmos2)。一方、サブストレート領域上にコンタクトを設けた部分では、サブストレート領域の幅は図11に示す構成より広がり、MOSトランジスタとして使える領域が狭くなる。小さな(幅の狭い)セルでは、これによりセル内のMOSトランジスタとして使える領域が図11に示す構成に比べて小さくなる場合もあるが、多くのセルではMOSトランジスタとして使える領域が増える場合が多くなる。すなわち、この構成を採用することにより、従来例と比較すると、同一セル面積で比較すれば、MOSトランジスタのサイズを大きくとれるので、セルの駆動力向上つまり高速化がなされ、MOSトランジスタサイズを同一にして比較すれば、セルの小型化により高集積化が可能となる。
【0030】
図7はこの発明の他の実施形態に係る半導体装置の構成を示す図である。図7において、この実施形態では、各セル24のセル列の上下に構成されたサブストレート領域25上に均一の間隔でコンタクト26が配置されており、サブストレート領域25とPMOS活性領域あるいはNMOS活性領域との間隔に余裕のある個所のみ、サブストレート領域25が広げられている。
【0031】
図7に示す構成を採用した効果も図5に示す構成で得られる効果と同様である。図5では、デザインルール上、サブストレート領域22上のコンタクト23は、サブストレート領域22に対して十分内側になければならない場合を想定しているのに対し、図7では、デザインルール的に製造時のマスクの合わせずれなどにより、サブストレート領域25上のコンタクト26がサブストレート領域25からのずれを許容する場合に有効である。
【0032】
図8には図7に示した構成による2行のセル行が配置された構成を示す。図8(a)ではあわせずれがなくどのコンタクトもサブストレート領域上にあるが、図8(b)ではコンタクトの開口が上にずれた場合を示している。図8(b)では、コンタクト26b、26cの一部がサブストレート領域からずれてしまい、このコンタクト26b、26cが導通しない可能性があるが、コンタクト26aは、もともと上の列のサブストレート領域の幅が広くなっていた部分にかかっており、ずれてもサブストレート領域から脱落せずに、コンタクト26aは正常に導通することができる。また、図示はしていないが、コンタクトの開口が下にずれた場合には、図8(b)に示すコンタクト26bが、サブストレート領域25から脱落せずに正常に導通をする。
【0033】
図5に示す構成では、サブコンタクト23をサブストレート領域22の中心からある距離離さなければならないため、サブコンタクト23を配置するために、サブストレート領域22を大きく広げねばならなかったが、コンタクトがサブストレート領域からの脱落を許されるデザインルールの場合には、図7に示す構成を採用することにより、サブストレート領域を広げる量を最小限に減らし、その分トランジスタのサイズ増加や、セルサイズの縮小に寄与させることができる。
【発明の効果】
以上説明したように、この発明によれば、隣接するセル間でサブストレート領域およびソース領域を共有し、両領域に共通のコンタクトをサブストレート領域の中心からセルの内側よりに設けるようにしたので、従来と同等のゲート幅でセルを縮小することが可能となる。
【図面の簡単な説明】
【図1】この発明の一実施形態に係るスタンダードセルの半導体装置の構成を示す図である。
【図2】図1に示す実施形態の構成と従来の構成とのチャネル幅の比較の様子を示す図である。
【図3】図1に示すスタンダードセルを2つ隣接配置した構成を示す図である。
【図4】図3に示すスタンダードセル列を上下に隣接配置した構成を示す図である。
【図5】この発明の他の実施形態に係るスタンダードセルの半導体装置の構成を示す図である。
【図6】図5に示すスタンダードセル列を上下に隣接配置した構成を示す図である。
【図7】この発明の他の実施形態に係るスタンダードセルの半導体装置の構成を示す図である。
【図8】図7に示すスタンダードセル列を上下に隣接配置した構成を示す図である。
【図9】従来のスタンダードセルの構成を示す図である。
【図10】従来の他のスタンダードセルの構成を示す図である。
【図11】従来の他のスタンダードセルの構成を示す図である。
【符号の説明】
1,2,23,26,26a,26b コンタクト
3,4,5 ソース領域
6 重なり領域
7,8,13,22,25 サブストレート領域
9,12a,12b セル境界線
11a,11b、21,24 セル
14 コンタクト間隔[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device adopting a standard cell system.
[0002]
[Prior art]
Conventionally, in a standard cell system that constitutes a semiconductor device, a plurality of types of cells having a uniform height are prepared, and each cell is arranged in a line to constitute a part of an integrated circuit. In order to realize high integration of an integrated circuit employing the standard cell system, it is desirable that the size of each cell is small. However, the technique of reducing the cell size by reducing the transistor size causes a trade-off problem with the cell driving capability. Therefore, as a method for reducing the apparent cell size without reducing the transistor size, for example, Japanese Patent Application No. 11-269484 discloses a method of sharing a part of a cell with an adjacent cell.
[0003]
FIG. 9 is a diagram showing a configuration of a semiconductor device adopting the above-described conventional technique. FIG. 9A is a plan view of a standard cell constituting a 2-input NAND, and FIG. 9B is a standard cell constituting an inverter. FIG. 2C is a plan view showing a configuration when the cell of FIG. 1A and the cell of FIG. In FIG. 9, for simplification, only the source region, polysilicon (poly-Si), contact, and cell boundary line (cell frame) are shown, and the metal wiring layer is omitted. Although not shown, the substrate region is shared between adjacent cells in the vertical direction, and the cells are arranged adjacent to each other in the vertical and horizontal directions so that the cell boundary lines are in contact with each other, forming cell rows in the vertical and horizontal directions. To do.
[0004]
As shown in FIG. 9A, the
[0005]
In such a configuration, since the source region and its contact are shared by adjacent cells, the cell row is reduced in the left-right direction, and the effective size of the cell can be reduced.
[0006]
FIG. 10 is a diagram showing a configuration of a semiconductor device employing the above-described conventional technique, and is a plan view of a standard cell constituting a 2-input NAND. In FIG. 10, for simplification, only the source region, polysilicon (poly-Si), contact, and cell boundary line (cell frame) are shown, and the metal wiring layer is omitted. Further, the cells are arranged adjacent to each other in the vertical and horizontal directions so that the cell boundary lines are in contact with each other, and form a cell row in the vertical and horizontal directions.
[0007]
As shown in FIG. 10, a part of the
[0008]
In such a configuration, the vertically adjacent cells and the
[0009]
FIG. 11 shows a configuration in which the degree of integration is improved by devising the arrangement of the substrate regions in a conventional semiconductor device adopting the standard cell system. In FIG. 11, this technique is such that when the
[0010]
Since this method uses a certain percentage of the substrate area regardless of the cell size, the size of the cell is small (same as narrow because the vertical size is the same). However, the larger the cell, the less effective the cell becomes. When the cell size becomes a certain size, the cell size may be smaller if the substrate area is placed in the cell alone. .
[0011]
[Problems to be solved by the invention]
As described above, in the conventional semiconductor device constructed by the standard cell system, the source region, the substrate region, and the contact formed in these regions are shared by the adjacent cells, so that the degree of integration can be increased. It has been improved. However, in order to achieve further progress in semiconductor technology, further reduction in the size of cells has been demanded.
[0012]
Accordingly, the present invention has been made in view of the above, and an object of the present invention is to provide a semiconductor device that achieves further reduction in standard cells and improves the degree of integration.
[0013]
[Means for Solving the Problems]
In order to achieve the above object, a first means for solving the problem is a semiconductor device in which an integrated circuit is constructed by vertically and horizontally adjoining standard cells including a plurality of MOS transistors formed on a semiconductor substrate. The standard cell includes a plurality of source regions arranged at positions adjacent to other cells in one of the vertical and horizontal directions of the cell (hereinafter referred to as “first direction”), and the cell. vertical or horizontal direction of the other direction (hereinafter referred to as a "second direction".) in, and a plurality of substrate regions formed beyond the cell boundary line between adjacent cells, the sub straight region, the part of the same diffusion layer and a diffusion layer forming the source region, the source region is formed by introducing a conductivity type different impurities, the Sabusutore Region, the second is formed to share with the substrate region of one of the cells of the adjacent cell in the direction, the the substrate region, a predetermined potential to the substrate region and said source region A plurality of contacts shared by the substrate region and the source region are formed, and the plurality of contacts are all from the center of the minimum width portion of the substrate region to the inside of the cell. The contact formed and formed on a cell boundary line in the first direction of the cell, and a part of the plurality of source regions and the contact to which the source regions are connected, A part of the contact is formed beyond a cell boundary line with an adjacent cell in the first direction. Contacts, said any of a plurality of source regions not connected, characterized Rukoto a source region of the overlaid overlap positionable regions of adjacent cells in said first direction.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
[0021]
FIG. 1 is a diagram showing a configuration of a semiconductor device according to an embodiment of the present invention, and is a plan view of a standard cell constituting a 2-input NAND. In FIG. 1, only the source region, polysilicon, contact, substrate region, and cell boundary line (cell frame) are shown, and the metal wiring layer is omitted. The
[0022]
[0023]
Comparing such a configuration with the conventional configuration shown in FIG. 10 described above with reference to FIG. 2A showing the configuration of the above embodiment and FIG. 2B showing the conventional configuration, 2 (a) and 2 (b), the cell frame size is set to be the same, that is, the cell size is set to be the same, but the channel width of the transistor is the same as that of the above embodiment of FIG. 2 (a). It is getting bigger. In other words, if the channel widths of the transistors are aligned and compared, the structure of the above-described embodiment shown in FIG. 5A has a smaller cell size, and a highly integrated cell can be realized.
[0024]
FIG. 3 shows a cell row in which two cells shown in FIG. 1 are arranged in the cell width direction. In FIG. 3, the
[0025]
That is, by arranging the
[0026]
FIG. 4 shows a configuration in which the cell columns shown in FIG. 3 are arranged in two rows in the cell height direction. In FIG. 4, since the
[0027]
FIG. 5 is a diagram showing a configuration of a semiconductor device according to another embodiment of the present invention. In FIG. 5,
[0028]
The
[0029]
By adopting the configuration shown in FIG. 5, the width of the substrate region can be made narrower than the conventional configuration shown in FIG. 11 (Wsub1 shown in FIG. 11 and Wsub2 shown in FIG. 5). When compared in the same manner, the height of the region usable as the MOS transistor is higher in the configuration of FIG. 5 (Wmos1 shown in FIG. 11 and Wmos2 shown in FIG. 5). On the other hand, in the portion where the contact is provided on the substrate region, the width of the substrate region is wider than that shown in FIG. 11, and the region usable as the MOS transistor is narrowed. In a small (narrow) cell, the area usable as a MOS transistor in the cell may be smaller than the configuration shown in FIG. 11, but in many cells, the area usable as a MOS transistor increases. . In other words, by adopting this configuration, compared with the conventional example, the size of the MOS transistor can be increased if compared with the same cell area, so that the cell driving capability is improved, that is, the speed is increased, and the MOS transistor size is made the same. In comparison, high integration can be achieved by downsizing the cell.
[0030]
FIG. 7 is a diagram showing a configuration of a semiconductor device according to another embodiment of the present invention. In FIG. 7, in this embodiment,
[0031]
The effect of adopting the configuration shown in FIG. 7 is the same as the effect obtained by the configuration shown in FIG. In FIG. 5, it is assumed that the
[0032]
FIG. 8 shows a configuration in which two cell rows are arranged according to the configuration shown in FIG. In FIG. 8A, there is no misalignment and any contact is on the substrate region, but FIG. 8B shows a case where the contact opening is displaced upward. In FIG. 8B, a part of the
[0033]
In the configuration shown in FIG. 5, the sub-contact 23 has to be separated from the center of the
【The invention's effect】
As described above, according to the present invention, the substrate region and the source region are shared between adjacent cells, and a common contact is provided in both regions from the center of the substrate region to the inside of the cell. Thus, it becomes possible to reduce the cell with the same gate width as that of the prior art.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of a standard cell semiconductor device according to an embodiment of the present invention;
FIG. 2 is a diagram showing a state of channel width comparison between the configuration of the embodiment shown in FIG. 1 and a conventional configuration.
FIG. 3 is a diagram showing a configuration in which two standard cells shown in FIG. 1 are arranged adjacent to each other.
4 is a diagram showing a configuration in which standard cell rows shown in FIG.
FIG. 5 is a diagram showing a configuration of a semiconductor device of a standard cell according to another embodiment of the present invention.
6 is a diagram showing a configuration in which standard cell rows shown in FIG. 5 are vertically adjacently arranged.
FIG. 7 is a diagram showing a configuration of a standard cell semiconductor device according to another embodiment of the present invention;
8 is a diagram showing a configuration in which standard cell columns shown in FIG. 7 are vertically adjacently arranged.
FIG. 9 is a diagram showing a configuration of a conventional standard cell.
FIG. 10 is a diagram showing a configuration of another conventional standard cell.
FIG. 11 is a diagram showing a configuration of another conventional standard cell.
[Explanation of symbols]
1, 2, 23, 26, 26a, 26b
Claims (4)
前記スタンダードセルは、前記セルの上下方向又は左右方向の一方の方向(以下「第1の方向」という。)において他のセルと隣接する位置に配置された複数個のソース領域と、
前記セルの上下方向又は左右方向の他方の方向(以下「第2の方向」という。)において、隣接するセルとのセル境界線を越えて形成された複数個のサブストレート領域とを有し、
前記サブストレート領域は、前記ソース領域を形成する拡散層と同一の拡散層の一部に、前記ソース領域とは導電型の異なる不純物を導入して形成され、
前記サブストレート領域は、前記第2の方向において隣接するセルの内いずれかのセルの前記サブストレート領域と共有して形成され、前記サブストレート領域には、前記サブストレート領域ならびに前記ソース領域に所定の電位を供給する、前記サブストレート領域ならびに前記ソース領域で共有される複数個のコンタクトが形成され、
前記複数個のコンタクトは、いずれも、前記サブストレート領域の最小幅部の中心から前記セルの内側よりに配置形成され、かつ前記セルの前記第1の方向におけるセル境界線上に配置形成され、
前記複数個のソース領域の内の一部のソース領域および該ソース領域が接続されている前記コンタクトは、その一部が前記第1の方向において隣接するセルとのセル境界線を越えて形成され、
前記複数個のコンタクトの内の一部のコンタクトは、前記複数個のソース領域のいずれも接続されず、前記第1の方向において隣接するセルのソース領域を重ねて配置可能な重なり領域となることを特徴とする半導体装置。In a semiconductor device in which an integrated circuit is constructed by arranging standard cells including a plurality of MOS transistors formed on a semiconductor substrate adjacent to each other vertically and horizontally,
The standard cell has a plurality of source regions arranged at positions adjacent to other cells in one of the vertical and horizontal directions of the cell (hereinafter referred to as “first direction”);
A plurality of substrate regions formed across the cell boundary line with an adjacent cell in the other direction (hereinafter referred to as “second direction”) of the vertical direction or the horizontal direction of the cell ;
The substrate region is formed by introducing an impurity having a conductivity type different from that of the source region into a part of the same diffusion layer as the diffusion layer forming the source region,
The substrate region is formed in common with the substrate region of any of the cells adjacent in the second direction, and the substrate region includes a predetermined number of the substrate region and the source region. A plurality of contacts that are shared by the substrate region and the source region are formed.
Said plurality of contacts are both the formed and arranged from the center of the minimum width portion of the substrate region from the inside of the cell, and is disposed and formed on the cell boundary line in the first direction of the cell,
A part of the plurality of source regions and a part of the contact to which the source region is connected are formed beyond a cell boundary line with an adjacent cell in the first direction. ,
A part of the plurality of contacts is not connected to any of the plurality of source regions, and becomes an overlapping region in which source regions of adjacent cells can be stacked in the first direction. A semiconductor device characterized by the above.
ことを特徴とする請求項1記載の半導体装置。2. The semiconductor device according to claim 1, wherein a width of a minimum width portion of the substrate region is formed to be narrower than a width in which a contact is allowed in a manufacturing process of the semiconductor device.
ことを特徴とする請求項1記載の半導体装置。The distance between the center of the minimum width portion of the substrate region and the end portion of the contact on the side close to the center is not less than 1/2 of the distance between contacts on the diffusion layer allowed in the manufacturing process of the semiconductor device. The semiconductor device according to claim 1, wherein:
ことを特徴とする請求項1記載の半導体装置。The distance between the center of the minimum width portion of the substrate region and the end of the contact close to the center is equal to or less than the distance between contacts on the diffusion layer allowed in the manufacturing process of the semiconductor device. The semiconductor device according to claim 1.
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