KR20220044634A - 교차하는 멀티 스택 나노시트 구조 및 그의 제조 방법 - Google Patents

교차하는 멀티 스택 나노시트 구조 및 그의 제조 방법 Download PDF

Info

Publication number
KR20220044634A
KR20220044634A KR1020210023273A KR20210023273A KR20220044634A KR 20220044634 A KR20220044634 A KR 20220044634A KR 1020210023273 A KR1020210023273 A KR 1020210023273A KR 20210023273 A KR20210023273 A KR 20210023273A KR 20220044634 A KR20220044634 A KR 20220044634A
Authority
KR
South Korea
Prior art keywords
source
stack
channel
transistor
transistor stack
Prior art date
Application number
KR1020210023273A
Other languages
English (en)
Inventor
황인찬
전휘찬
홍병학
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Publication of KR20220044634A publication Critical patent/KR20220044634A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

기판; 상기 기판 위에 형성되고, 제1 트랜지스터 스택을 포함하는 제1 트랜지스터, 상기 제1 트랜지스터 스택은 복수의 제1 채널 구조들, 상기 제1 채널 구조들을 둘러싸는 제1 게이트 구조 및 상기 제1 트랜지스터 스택의 제1 채널 길이 방향으로의 양 단부들에서의 제1 및 제2 소스/드레인 영역들을 포함하고; 및 상기 제1 트랜지스터 위에 수직 방향으로 형성되고, 제2 트랜지스터 스택을 포함하는 제2 트랜지스터, 상기 제2 트랜지스터 스택은 복수의 제2 채널 구조들, 상기 제2 채널 구조들을 둘러싸는 제2 게이트 구조 및 상기 제2 트랜지스터 스택의 제2 채널 길이 방향으로의 양 단부들에서의 제3 및 제4 소스/드레인 영역들을 포함하고, 상기 제3 소스/드레인 영역은 상기 제1 소스/드레인 영역 또는 상기 제2 소스/드레인 영역과 수직적으로 중첩되지 않고, 상기 제4 소스/드레인 영역은 상기 제1 소스/드레인 영역 또는 상기 제2 소스/드레인 영역과 수직적으로 중첩되지 않는 반도체 장치.

Description

교차하는 멀티 스택 나노시트 구조 및 그의 제조 방법 {CROSSING MULTI-STACK NANOSHEET STRUCTURE AND METHOD OF MANUFACTURING THE SAME}
본 개시의 예시적 실시예들에 따른 장치들 및 방법들은 반도체 장치 구조에 관한 것이고, 특히, 교차하는 멀티 스택 나노시트 구조를 가지는 반도체 장치 구조에 관한 것이다.
반도체 장치들의 소형화에 대한 수요가 증가함에 따라, 소스/드레인 영역들의 양 단부들에 형성되어 소스/드레인 영역들을 연결하는 다중 나노시트층들 및 나노시트층들의 모든 측들을 완전히 둘러싸는 게이트 구조에 의해 정의되는 나노시트 트랜지스터가 도입되었다. 이러한 나노시트층들은 나노시트 트랜지스터의 소스/드레인 영역들 사이의 전류 흐름에 대한 다중 채널들로 기능한다. 이러한 구조로 인해, 나노시트 트랜지스터를 포함하는 반도체 장치의 밀도가 더 높아지고, 다중 채널을 통해 전류의 흐름이 개선된 제어가 가능해진다. 나노시트 트랜지스터는 MBCFET(multi-bridge channel FET), 나노빔, 나노리본, 수퍼임포스드 채널 장치(superimposed channel device)와 같은 다양한 이름으로도 불린다.
도 1은 종래의 반도체 장치의 나노시트 구조를 나타낸다. 도 1에 나타난 나노시트 구조(100)는 제3 방향(D3)으로 중첩되는 방식으로 기판(105) 위에 수직적으로 적층된 2개 이상의 나노시트층들(110)을 포함한다. 나노시트 구조(100)에 의해 형성되는 트랜지스터의 채널들의 기능을 하는 나노시트층들(110)은, 게이트 구조(115)의 2개의 반대되는 측들에 형성되는 개방 단부들을 제외하면 게이트 구조체(115)에 의해 완전히 둘러싸이고, 여기서 소스/드레인 영역들은 나노시트 금속-산화물-반도체 FET(MOSFET)과 같은 단일 트랜지스터로 나노시트 구조(100)를 완성하기 위해 성장된다. 즉, 단일 층 또는 단일 핀 채널 구조를 가지는 종래의 플라나(planar) FET 또는 핀 FET과 달리, 도 1의 나노시트 구조는 소스/드레인 영역들 사이의 다중 채널들을 가지는 단일 트랜지스터를 가능하게 한다. 도 1에서, 나노시트층들(110)이 각각 나노시트 구조(100)의 채널 길이 방향인 제2 방향(D2)으로 게이트 구조체(115)를 관통하도록 형성되는 것을 나타내기 위해, 나노시트 구조(100)에서 소스/드레인 영역들은 생략되었다.
기판(105)은 반도체 물질의 벌크 기판일 수 있고(예를 들어, 실리콘(Si) 또는 실리콘-온-인슐레이터(SOI) 기판), 나노시트층들(110)은 Si로 형성될 수 있고, 게이트 구조(115)는 도전 금속 및 게이트 절연층으로 형성될 수 있다. 도전 금속은 텅스텐(W) 또는 알루미늄(Al)일 수 있고, 게이트 절연층은 나노시트층들(110)에 대한 전기적 절연을 위한 실리콘 산화물(SiO) 또는 금속 실리케이트를 포함할 수 있다.
하지만, 트랜지스터가 나노시트층들(110)과 같이 다중 채널층들로 형성되더라도 단일 트랜지스터의 크기를 줄이는 기술은 한계가 있다.
이 배경기술 섹션에 개시된 정보는 본 개시의 실시예를 달성하기 전에 본 발명자들에게 이미 알려져 있거나, 실시예를 달성하는 과정에서 획득된 기술 정보이다. 따라서, 이는 대중에 이미 알려진 선행기술을 포함하지 않을 수 있다.
본 발명의 목적은 제조가 용이하고 신뢰성이 개선된 멀티 스택 나노시트 구조 및 그의 제조 방법을 제공하는 것이다.
본 개시는 서로 다른 채널 방향들을 가지는 2개 이상의 나노시트 스택들을 포함하는 멀티 스택 나노시트 구조 및 멀티 스택 나노시트 구조의 제조방법을 제공한다.
실시예들에 따르면, 기판; 상기 기판 위에 형성되고, 제1 트랜지스터 스택을 포함하는 제1 트랜지스터, 상기 제1 트랜지스터 스택은 복수의 제1 채널 구조들, 상기 제1 채널 구조들을 둘러싸는 제1 게이트 구조 및 상기 제1 트랜지스터 스택의 제1 채널 길이 방향으로의 양 단부들에서의 제1 및 제2 소스/드레인 영역들을 포함하고; 및 상기 제1 트랜지스터 위에 수직 방향으로 형성되고, 제2 트랜지스터 스택을 포함하는 제2 트랜지스터, 상기 제2 트랜지스터 스택은 복수의 제2 채널 구조들, 상기 제2 채널 구조들을 둘러싸는 제2 게이트 구조 및 상기 제2 트랜지스터 스택의 제2 채널 길이 방향으로의 양 단부들에서의 제3 및 제4 소스/드레인 영역들을 포함하고, 상기 제3 소스/드레인 영역은 상기 제1 소스/드레인 영역 또는 상기 제2 소스/드레인 영역과 수직적으로 중첩되지 않고, 상기 제4 소스/드레인 영역은 상기 제1 소스/드레인 영역 또는 상기 제2 소스/드레인 영역과 수직적으로 중첩되지 않는 반도체 장치가 제공된다.
실시예들에 따르면, 제1 트랜지스터 스택 및 상기 제1 트랜지스터 스택 위에 형성되는 제2 트랜지스터 스택을 포함하고, 상기 제1 트랜지스터 스택은 제1 게이트 구조에 의해 둘러싸이는 복수의 제1 채널 구조들을 포함하고, 상기 제2 트랜지스터 스택은 제2 게이트 구조에 의해 둘러싸이는 복수의 제2 채널 구조들을 포함하고, 상기 제1 채널 구조들은 제1 채널 길이 방향으로의 제1 전류 흐름을 위한 제1 채널들을 형성하도록 구성되고, 상기 제2 채널 구조들은 제2 채널 길이 방향으로의 제2 전류 흐름을 위한 제2 채널들을 형성하도록 구성되고, 상기 제1 및 제2 채널 길이 방향들은 서로 다른 트랜지스터 구조가 제공된다.
실시예들에 따르면, 반도체 장치를 제조하기 위한 방법이 제공된다. 방법은 (a) 기판, 상기 기판 상에 형성되는 제1 트랜지스터 스택 및 상기 제1 트랜지스터 스택 상에 형성되는 제2 트랜지스터 스택을 포함하는 반도체 장치 구조를 제공하는 것, 상기 제1 및 제2 트랜지스터 스택들은 각각 복수의 제1 및 제2 채널 구조들을 포함하고; (b) 상기 제1 트랜지스터 스택을 둘러싸는 제1 더미 게이트를 형성하고, 상기 제1 더미 게이트 상에 상기 제2 트랜지스터 스택 및 상기 제2 트랜지스터 스택의 상면을 둘러싸는 제2 더미 게이트를 형성하는 것; (c) 상기 제1 트랜지스터 스택의 4개의 측면들 중 적어도 제1 및 제2 측면들의 적어도 일부들 상의 상기 제1 더미 게이트를 제거하고, 상기 제1 더미 게이트가 제거된 상기 제1 트랜지스터 스택의 상기 제1 및 제2 측면들 상에 각각 제1 및 제2 소스/드레인 영역들을 형성하는 것; (d) 상기 제2 트랜지스터 스택의 4개의 측면들 중 적어도 제3 및 제4 측면들의 적어도 일부들 상의 상기 제2 더미 게이트를 제거하고, 상기 제2 더미 게이트가 제거된 상기 제2 트랜지스터 스택의 상기 제3 및 제4 측면들 상에 각각 제3 및 제4 소스/드레인 영역들을 형성하는 것; (e) 남아있는 상기 제1 및 제2 더미 게이트들을 제거하고 제1 및 제2 대체 금속 게이트들로 각각 대체하여 상기 제1 및 제2 채널 구조들을 각각 둘러싸는 제1 및 제2 게이트 구조들을 형성하는 것을 포함하고, 상기 제1 내지 제4 소스/드레인 영역들은 상기 제3 소스/드레인 영역이 상기 제1 소스/드레인 영역 또는 상기 제2 소스/드레인 영역과 중첩되지 않도록 형성되고, 상기 제4 소스/드레인 영역이 상기 제1 소스/드레인 영역 또는 상기 제2 소스/드레인 영역과 중첩되지 않도록 형성된다.
개시된 교차하는 멀티 스택 나노시트 구조는 하부 나노시트 스택의 소스/드레인 영역들의 측면들 대신 상면들에 랜딩하는 소스/드레인 컨택 구조들을 포함할 수 있고, 상부 나노시트 스택의 소스/드레인 영역들 및 소스/드레인 컨택 구조들 사이의 기생 커패시턴스를 감소시킨다.
본 개시의 실시예들에 따른 멀티 스택 나노시트 구조는 소스/드레인 영역들의 상면들에 랜딩하는 소스/드레인 컨택 구조들을 포함함으로써, 제조가 용이할 수 있다.
본 개시의 실시예들에 따른 멀티 스택 나노시트 구조는 하부 스택 트랜지스터 구조의 소스/드레인 영역들 및 상부 스택 트랜지스터 구조의 소스/드레인 컨택 구조들 사이의 기생 커패시턴스의 감소를 가능하게 한다.
본 개시의 예시적 실시예들은 첨부된 도면들과 함께 이하의 상세한 설명에서 명확하게 이해될 것이다.
도 1은 종래의 반도체 장치의 나노시트 구조를 나타낸다.
도 2a는 본 개시의 일 실시예에 따른 복수의 나노시트층들로 형성된 반도체 장치의 사시도를 나타낸다.
도 2b는 도 2a의 반도체 장치(200A)에서 소스/드레인 영역들이 형성된 후의 반도체 장치의 사시도를 나타낸다.
도 3a는 본 개시의 일 실시예에 따른 복수의 나노시트층들로 형성된 반도체 장치의 사시도를 나타낸다.
도 3b는 도 3a의 반도체 장치(300A)에서 소스/드레인 영역들이 형성된 후의 반도체 장치를 나타낸다.
도 4a 내지 4c는 각각 본 개시의 일 실시예에 따른 기판 상에 복수의 나노시트 스택들이 형성된 상태의 반도체 장치의 2개의 단면도들 및 평면도를 나타낸다.
도 5a 내지 5c는 각각 본 개시의 일 실시예에 따른 더미 게이트들이 형성된 반도체 장치의 2개의 단면도들 및 평면도를 나타낸다.
도 6a 내지 6c는 각각 본 개시의 일 실시예에 따른 상부 나노시트 스택을 둘러싸는 더미 게이트의 일부가 패터닝된 반도체 장치의 2개의 단면도들 및 평면도를 나타낸다.
도 7a 내지 7c는 각각 본 개시의 일 실시예에 따른 하부 나노시트 스택 상에 소스/드레인 영역들이 성장된 반도체 장치의 2개의 단면도들 및 평면도를 나타낸다.
도 8a 내지 8c는 각각 본 개시의 일 실시예에 따른 상부 나노시트 스택 상에 소스/드레인 영역들이 성장된 반도체 장치의 2개의 단면도들 및 평면도를 나타낸다.
도 9a 내지 9c는 각각 본 개시의 일 실시예에 따른 상부 나노 시트 위에 추가 ILD층이 형성된 반도체 장치의 2개의 단면도들 및 평면도를 나타낸다.
도 10a 내지 10c는 각각 본 개시의 일 실시예에 따른 하부 나노시트 스택의 나노시트층들을 둘러싸도록 대체 금속 게이트가 형성된 반도체 장치의 2개의 단면도들 및 평면도를 나타낸다.
도 11a 내지 11c는 각각 본 개시의 일 실시예에 따른 상부 나노시트 스택의 나노시트층들을 둘러싸도록 대체 금속 게이트가 형성된 반도체 장치의 2개의 단면도들 및 평면도를 나타낸다.
도 12a 내지 12c는 각각 본 개시의 일 실시예에 따른 소스/드레인 컨택 구조들이 형성된 반도체 장치의 2개의 단면도들 및 평면도를 나타낸다.
도 13은 도 4a-4c 내지 12a-12c를 참조하여 설명된 본 개시의 일 실시예에 따른 멀티 스택 트랜지스터 구조를 포함하는 반도체 장치를 제조하는 방법의 흐름도를 나타낸다.
도 14a는 본 개시의 일 실시예에 따른 반도체 모듈의 개략적인 평면도를 나타낸다.
도 14b는 본 개시의 일 실시예에 따른 전자 시스템의 개략적인 블록도를 나타낸다.
본 명세서에서 설명하는 실시예는 모두 예시적인 실시예들이므로, 본 발명은 이에 한정되지 않고 다양한 형태로 구현될 수 있다. 이하의 설명에서 제공되는 각각의 실시예는 본 발명의 기술적 사상과 일치하는 다른 실시예(본 명세서에서 제공된 또는 제공되지 않은)를 배제하지 않는다. 예를 들어, 특정 실시예에서 설명된 내용이 다른 실시예에서 설명되지 않더라도, 다르게 설명되지 않는 한 다른 실시예에도 관련되거나 결합되는 것으로 이해될 수 있다. 또한, 본 발명의 기술적 사상의 원리들, 양태들, 실시예들에 대한 모든 설명들은 그와 동등한 구조 또는 기능을 포함하는 것으로 이해되어야 한다. 예를 들어, 본 명세서에서 설명하는 MOSFET을 대신하여 본 발명의 기술적 사상이 적용될 수 있는 다른 형태의 트랜지스터를 사용할 수 있다.
반도체 장치의 구성 요소, 층, 패턴, 구조, 영역 등(이하에서 “구성 요소”로 총칭)과 반도체 장치의 다른 구성 요소의 관계가 “위”, “아래”, “연결”, “결합”의 용어로 설명되는 경우, 구성 요소는 다른 구성 요소의 직접 “위”, “아래”, “연결”, “결합”될 수도 있고, 구성 요소와 다른 구성 요소 사이에 개재 구성 요소가 존재할 수도 있다. 반면에, 반도체 장치의 구성 요소와 다른 구성 요소의 관계가 “직접 위”, “직접 아래”, “직접 연결”, “직접 결합”의 용어로 설명되는 경우, 구성 요소와 다른 구성 요소 사이에 개재 구성 요소가 존재하지 않는다. 본 개시 전체에 걸쳐 동일한 참조 번호는 동일한 구성 요소를 지칭한다.
도면들에 나타난 하나의 구성 요소와 다른 구성 요소의 관계를 쉽게 설명하기 위해, “위에”, “상에”, “높은”, “아래에”, “낮은” 등과 같은 공간적으로 상대적인 용어들이 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향뿐만 아니라 사용 또는 동작중인 반도체 장치의 다른 방향을 포함하는 것으로 이해될 것이다. 예를 들어, 도면의 반도체 장치가 뒤집힌 경우, 다른 구성 요소의 “아래”로 설명된 구성 요소는 다른 구성 요소의 “위”로 향하게 된다. 따라서, “아래”라는 용어는 위와 아래의 방향을 모두 포함할 수 있다. 또한, 반도체 장치는 임의의 방향으로 배향(90도 회전 또는 다른 방향으로 회전)될 수 있고, 공간적으로 상대적인 용어는 그에 따라 해석될 수 있다.
본 명세서에서 사용되는 “적어도 하나”와 같은 표현은 구성 요소들의 목록 앞에 올 때, 전체 구성 요소들의 목록을 수식하는 것이고, 목록의 개별 구성 요소를 수식하는 것이 아니다. 예를 들어, “a, b 및 c 중 적어도 하나”라는 표현은 a만, b만, c만, a와 b 모두, a와 c 모두, b와 c 모두, 또는 a, b 및 c 모두를 포함하는 것으로 이해된다. 여기서, 둘 이상의 구성 요소의 차원을 비교하기 위해 “동일”이라는 용어를 사용하는 경우, 차원이 “실질적으로 동일”한 것을 포함할 수 있다.
비록 제1, 제2, 제3, 제4 등의 용어가 본 명세서에서 다양한 구성 요소들을 설명하기 위해 사용될 수 있지만, 이들 구성 요소들은 이러한 용어들에 의해 제한되지 않는다. 이러한 용어들은 하나의 구성 요소를 다른 구성 요소와 구별하기 위해서만 사용된다. 따라서, 아래에서 논의되는 제1 구성 요소는 본 발명의 기술적 사상의 교시에서 벗어나지 않으면서 제2 구성 요소로 명명될 수 있다.
본 발명의 장치 또는 구조를 제조하는 특정 단계 또는 작업이 다른 단계 또는 작업보다 늦게 설명되더라도, 또 다른 단계 또는 작업이 특정 단계 또는 작업보다 나중에 수행되는 것으로 설명되지 않는 한 특정 단계 또는 작업은 또 다른 단계 또는 작업보다 나중에 수행될 수 있다.
많은 실시예들이 실시예들(및 중간 구조들)의 개략적인 예시인 단면도를 참조하여 본 명세서에서 설명된다. 따라서, 예를 들어 제조 기술 및/또는 편차의 결과로 도면과 차이가 있을 수 있다. 따라서, 실시예들은 본 명세서에서 예시된 특정 형태에 제한되는 것으로 해석되어서는 안되고, 예를 들어 제조에 따른 형태의 편차를 포함하여야 한다. 예를 들어, 직사각형으로 예시된 주입 영역은 일반적으로 라운드된 또는 굴곡진 모양을 가질 것이고, 주입 영역의 가장자리에서 주입 농도는 주입 영역과 주입 영역이 아닌 영역으로 이분화되기 보다는 기울기를 가질 것이다. 마찬가지로, 주입에 의해 형성된 매립 영역은 매립 영역과 주입이 일어나는 표면 사이의 영역에 일부 주입을 초래할 수 있다. 따라서, 도면에 도시된 영역은 개략적인 것이고, 그 형태는 장치의 영역의 실제 형태를 설명하기 위한 것이 아니며, 본 발명을 제한하려는 의도가 아니다. 또한, 도면에서 층 및 영역의 크기 및 상대적 크기는 명확성을 위해 과장될 수 있다.
간결함을 위해, 나노시트 트랜지스터들을 포함하는 반도체 장치들에 대한 종래의 구성 요소들은 상세하게 설명되지 않을 수 있다.
일 실시예에 따르면, 도 1에 나타난 나노시트 구조(100)는 향상된 장치 밀도를 가지기 위해 수직적으로 적층된 멀티 스택 나노시트 구조로 구성될 수 있다.
도 2a는 본 개시의 일 실시예에 따른 복수의 나노시트층들로 형성된 반도체 장치의 사시도를 나타낸다.
도 2a에 나타난 반도체 장치(200A)는 반도체 장치(200A)가 2개의 나노시트 트랜지스터들로 형성되기 전의 상태이다. 반도체 장치(200A)는 복수의 제1 나노시트층들(210)의 제1 채널 세트 및 복수의 제2 나노시트층들(220)의 제2 채널 세트를 포함할 수 있다. 제1 및 제2 채널 세트들은 기판(205) 위에 제3 방향으로 중첩되는 방식으로 수직적으로 적층되어 멀티 스택 나노시트 구조를 구성할 수 있다. 절연층(230)은 제1 및 제2 채널 세트들 사이에 개재될 수 있다.
도 2a는 또한 제1 및 제2 게이트 구조들(215, 225)의 2개의 반대되는 측들에 형성되는 개방 단부들을 제외하면 제1 및 제2 게이트 구조들(215, 225)에 의해 완전히 둘러싸이는 각각의 제1 및 제2 나노시트층들(210, 220)의 채널 영역들(미도시)을 나타낸다. 여기서, 소스/드레인 영역들은 도 2b에 나타난 바와 같이 2개의 나노시트 트랜지스터들을 구성하도록 에피택시얼 성장될 수 있다. 제1 및 제2 나노시트층들(210, 220)은 채널 길이 방향인 제2 방향으로 게이트 구조들(215, 225)을 관통하도록 형성된다.
도 2b는 도 2a의 반도체 장치(200A)에서 소스/드레인 영역들이 형성된 후의 반도체 장치의 사시도를 나타낸다.
도 2b를 참조하면, 반도체 장치(200B)는 제1 나노시트층들(210)의 채널 영역들(미도시)의 양 단부들에서의 제1 및 제2 소스/드레인 영역들(211, 212)을 포함하는 하부 트랜지스터(201), 및 제2 나노시트층들(220)의 채널 영역들(미도시)의 양 단부들에서의 제3 및 제4 소스/드레인 영역들(213, 214)을 포함하는 상부 트랜지스터(202)를 포함할 수 있다. 이러한 소스/드레인 영역들(211, 212, 213, 214) 각각은 제1 내지 제4 소스/드레인 컨택 구조들(221, 222, 223, 224)을 통한 내부 라우팅으로 파워 소스들 또는 다른 회로 구성 요소들(미도시)에 연결될 수 있다. 제2 게이트 구조(225)는 게이트 컨택 구조(226)를 통해 게이트 입력 신호를 수신하도록 구성될 수 있다.
일 실시예에 따르면, 상부 트랜지스터(202)의 제3 및 제4 소스/드레인 영역들(213, 214)이 하부 트랜지스터(201)의 제1 및 제2 소스/드레인 영역들(211, 212)에 각각 수직적으로 중첩되므로, 상부 금속 패턴들(미도시)에서 아래로 직선으로 연장되는 제1 및 제2 소스/드레인 컨택 구조들(221, 222) 각각은 하부 트랜지스터(201)의 제1 및 제2 소스/드레인 영역들(211, 212)의 측면들에 각각 측면 접촉하기 위해 구부러질 수 있다. 반면, 일 실시예에 따르면, 제1 및 제2 소스/드레인 컨택 구조들(221, 222)은 아래에서 연결될 수 있고, 이 경우 제1 및 제2 소스/드레인 컨택 구조들(221, 221)에 대응하는 하부 금속 패턴들이 기판(205)에 매립될 수 있다.
그러나, 나노시트 기반 반도체 장치의 제조 공정 동안 구부러진 형태의 소스/드레인 컨택 구조 및 소스/드레인 영역의 측면 연결, 및 기판에 매립된 금속 패턴을 사용한 상향 연결을 구현하기는 매우 어렵다.
따라서, 일 실시예에 따르면, 복수의 나노시트층들로 형성된 반도체 장치의 새로운 구조 및 그의 제조 방법이 다음에 제공된다.
도 3a는 본 개시의 일 실시예에 따른 복수의 나노시트층들로 형성된 반도체 장치의 사시도를 나타낸다.
도 2a의 반도체 장치(200A)와 유사하게, 일 실시예에 따른 도 3a에 나타난 반도체 장치(300A)는 반도체 장치(300A)가 2개의 나노시트 트랜지스터들로 형성되기 전의 상태이다. 도 2a의 반도체 장치(200A)와 유사하게, 도 3a에 나타난 반도체 장치(300A)는 복수의 제1 나노시트층들(310)의 제1 채널 세트 및 복수의 제2 나노시트층들(320)의 제2 채널 세트를 포함할 수 있다. 제1 및 제2 채널 세트들은 기판(305) 위에 제3 방향(D3)으로 중첩되는 방식으로 수직적으로 적층되어 멀티 시트 나노시트 구조를 구성할 수 있다. 절연층(330)은 제1 및 제2 채널 세트들 사이에 개재될 수 있다.
제1 및 제2 게이트 구조들(315, 325)의 2개의 반대되는 측들에 형성되는 개방 단부들을 제외하면 제1 및 제2 게이트 구조들(315, 325)에 의해 완전히 둘러싸이는 각각의 제1 및 제2 나노시트층들의 채널 영역들(미도시)이 제공된다. 여기서, 소스/드레인 영역들은 도 3b에 나타난 바와 같이 2개의 나노시트 트랜지스터들을 구성하도록 에피택시얼 성장될 수 있다.
그러나, 반도체 장치(300A)는 제1 나노시트층(310)이 제2 방향(D2)으로 연장하고 제2 나노시트층(320)이 제1 방향(D1)으로 연장하는 점에서 반도체 장치(200A)와 다르다. 즉, 제1 나노시트층들의 채널 길이 방향 및 채널 폭 방향은 각각 제2 나노시트층들의 채널 길이 방향 및 채널 폭 방향에 대하여 각을 이룰 수 있다(예를 들어, 직교). 반도체 장치(200A)와 반도체 장치(300A)의 이러한 구조적 차이는 도 3b에서 후술하는 바와 같이 제2 나노시트층들(320)에서 형성된 소스/드레인 영역들이 제1 나노시트층들(310)에서 형성된 소스/드레인 영역들과 수직적으로 중첩되지 않도록 하기 위한 것이다.
도 3b는 도 3a의 반도체 장치(300A)에서 소스/드레인 영역들이 형성된 후의 반도체 장치를 나타낸다.
도 3b를 참조하면, 일 실시예에 따른 반도체 장치(300B)는 제1 나노시트층들(310)의 채널 영역들(미도시)의 양 단부들에서의 제1 및 제2 소스/드레인 영역들(311, 312)을 포함하는 하부 트랜지스터(301), 및 제2 나노시트층들(320)의 채널 영역들(미도시)의 양 단부들에서의 제3 및 제4 소스/드레인 영역들(313, 314)을 포함하는 상부 트랜지스터(302)를 포함할 수 있다. 이러한 소스/드레인 영역들(311, 312, 313, 314) 각각은 제1 내지 제4 소스/드레인 컨택 구조들(321, 322, 323, 324)을 통한 내부 라우팅으로 파워 소스들 또는 다른 회로 구성 요소들(미도시)에 연결될 수 있다. 제2 게이트 구조(325)는 게이트 컨택 구조(326)를 통해 게이트 입력 신호를 수신하도록 구성될 수 있다.
제2 나노시트층들의 채널 단부들 상에 형성된 제3 및 제4 소스/드레인 영역들이 제1 나노시트층들의 채널 단부들 상에 형성된 제1 및 제2 소스/드레인 영역들과 수직적으로 중첩되지 않는 것을 제외하면, 반도체 장치(300B)의 위에서 설명된 구조적 양태들은 도 2b의 반도체 장치(200B)의 구조적 양태들과 유사할 수 있다. 따라서, 도 2b의 반도체 장치(200B)와 다르게, 반도체 장치(300B)는 상부 금속 패턴들(미도시)로부터 아래로 직선으로 연장되는 제1 및 제2 소스/드레인 컨택 구조들(321, 322)이 하부 트랜지스터(301)의 제1 및 제2 소스/드레인 영역들(311, 312)의 측면들에 각각 측면 접촉하도록 구부러질 필요가 없다. 따라서, 제1 및 제2 소스/드레인 컨택 구조들은 도 2b의 반도체 장치(200B)에서와 같이 구부러지지 않고 제1 및 제2 소스/드레인 영역들의 상면들에 랜딩하도록 구성될 수 있다.
반도체 장치(300B)의 위의 구조적 특징들은 종래의 반도체 장치와 비교하여 소스/드레인 컨택 구조들을 단순하게 형성할 수 있게 한다. 또한, 도 2b의 반도체 장치(200B)의 구조와 비교하여, 도 3b의 반도체 장치(300B)는 제3 또는 제4 소스/드레인 영역들(313, 314) 및 제1 또는 제2 소스/드레인 컨택 구조들(321, 322) 사이의 거리가 커짐에 따라, 제3 또는 제4 소스/드레인 영역들(313, 314) 및 제1 또는 제2 소스/드레인 컨택 구조들(321, 322) 사이에서 발생하는 기생 커패시턴스를 감소시킬 수 있다.
반도체 장치(300B)에서, 하부 트랜지스터(301)는 P 타입 MOSFET 및 N 타입 MOSFET 중 하나일 수 있고, 상부 트랜지스터(302)는 P 타입 MOSFET 및 N 타입 MOSFET 중 다른 하나일 수 있고, 이 경우 제1 및 제2 소스 드레인 영역들은 제3 및 제4 소스/드레인 영역들과 다르게 도핑될 수 있고, 제1 게이트 구조(315)는 제2 게이트 구조(325)와 다른 일 함수의 물질 또는 특성을 가질 수 있다.
이하에서, 위에서 설명된 반도체 장치(300B)의 구조에 대응하는 구조를 가지는 반도체 장치의 제조 방법이 설명된다.
도 4a-4c 내지 12a-12c는 실시예들에 따른 멀티 스택 나노시트 구조를 포함하는 반도체 장치의 제조 방법을 나타낸다. 간결함을 위해, 서로 다른 도면들에서 동일한 구성 요소를 지칭하는 참조 번호는 하나 이상의 도면들에서 생략될 수 있다.
도 4a 내지 4c는 각각 본 개시의 일 실시예에 따른 기판 상에 복수의 나노시트 스택들이 형성된 상태의 반도체 장치의 2개의 단면도들 및 평면도를 나타낸다.
도 4a는 반도체 장치(400)의 상부 평면도인 도 4c의 X-X'선에 따른 반도체 장치(400)의 단면도이고, 도 4b는 도 4c의 Y-Y'선에 따른 반도체 장치(400)의 단면도이다. 반도체 장치(400)를 나타내기 위해 도 4a 및 4b에서 사용된 스케일은 도 4c에서 사용된 스케일과 동일하지 않은 것에 유의해야 한다. 이 스케일 차이는 아래의 모든 다른 도면들에도 적용된다.
도 4a 내지 4c를 참조하면, 일 실시예에 따른 제1 나노시트 스택(410) 및 제2 나노시트 스택(420) 각각은 기판(405) 상에 순차적으로 적층될 수 있고, 그들 사이에 제1 및 제2 절연층들(431, 432)이 제공될 수 있다. 제1 나노시트 스택(410) 및 제2 나노시트 스택(420)은 제3 절연층(433)에 의해 전체적으로 둘러싸일 수 있다. 제1 나노시트 스택(410)은 기판(305) 위에 교대로 형성된 3개의 제1 희생층들(410S) 및 2개의 제1 나노시트층들(410C)을 포함할 수 있고, 제2 나노시트 스택(420)은 제1 나노시트 스택(410) 위에 교대로 형성된 3개의 제2 희생층들(420S) 및 2개의 제2 나노시트층들(410C)을 포함할 수 있다.
도 4a 및 4b는 오직 2개의 나노시트층들 및 3개의 희생층들을 각각 포함하는 제1 및 제2 나노시트 스택들(410, 420)을 나타내지만, 각각의 나노시트 스택의 나노시트층들 및 희생층들의 개수는 이에 제한되지 않는다. 일 실시예에 따르면, 제1 희생층(410S) 및 제1 나노시트층(410C)은 원하는 개수의 희생층 및 나노시트층이 교대로 적층될 때까지 한 층씩 에피택시얼 성장시켜 형성될 수 있다. 제1 나노시트 스택(410)과 동일한 방식으로, 제2 나노시트 스택(420)을 형성하기 위해 제2 희생층들(420S) 및 제2 나노시트층들(420C)이 형성될 수 있다. 일 실시예에 따르면, 제1 나노시트 스택(410)의 나노시트층들의 개수 및 희생층들의 개수는 제2 나노시트 스택(420)의 나노시트층들의 개수 및 희생층들의 개수와 다를 수 있다.
일 실시예에 따르면, 기판(405) 상에 제1 나노시트 스택(410)이 형성되기 전에 제1 분리층(431)이 에피택시얼 성장되어 제1 나노시트 스택(410)이 기판(405)으로부터 분리될 수 있다. 제1 나노시트 스택(410)이 형성된 후, 제2 분리층(432)이 형성되어 제1 나노시트 스택(410)과 이후에 형성될 제2 나노시트 스택(420)을 분리할 수 있다. 제2 분리층(432) 상에 제2 나노시트 스택(420)이 형성된 후, 기판(405) 위의 제1 및 제2 나노시트 스택들(410, 420)을 완전히 둘러싸도록 제3 분리층(433)이 형성될 수 있다.
기판(405) 상에, STI(shallow trench isolation) 영역들(406)이 형성되어 반도체 장치(400)를 이웃하는 회로 구성 요소 또는 반도체 장치들과 분리할 수 있다.
일 실시예에 따르면, 제1 나노시트 스택(410)의 제1 나노시트층들(410C) 각각은 Y 방향으로 동일한 길이(L1)를 가질 수 있고, X 방향으로 동일한 폭(W1)을 가질 수 있고, Z 방향으로 동일한 두께(T1)를 가질 수 있다. 제2 나노시트 스택(420)의 제2 나노시트층들(420C) 각각은 X 방향으로 동일한 길이(L2)를 가질 수 있고, Y 방향으로 동일한 폭(W2)을 가질 수 있고, Z 방향으로 동일한 두께(T2)를 가질 수 있다. 또한, 일 실시예에 따르면, 길이(L1), 폭(W1), 길이(L2), 폭(W2)은 서로 동일할 수 있다. 따라서, 제1 및 제2 나노시트 스택들(410, 420)은 평면적 관점에서 동일한 정사각형의 형태를 가질 수 있다(도시되지 않음). 그러나, 이러한 치수들은 실시예에 따라 제1 나노시트층들(410C)과 제2 나노시트층들(420C)에 대하여, 및 제1 나노시트 스택(410)과 제2 나노시트 스택(420)에 대하여 다를 수 있다. 예를 들어, 길이(L1)는 폭(W1)과 동일하지 않고 길이(L2)와 동일할 수 있고, 제1 및 제2 나노시트 스택들(410, 420)은 동일한 직사각형의 형태를 가질 수 있다. 일 실시예에 따르면, 제1 나노시트층들(410C)의 채널 길이 방향 및 채널 폭 방향은 제2 나노시트층들(420C)의 채널 길이 방향 및 채널 폭 방향과 다를 수 있다.
기판(405)은 실리콘(Si)으로 형성될 수 있고, STI 영역들(406)은 실리콘 옥사이드(SiOx)로 형성될 수 있고, 제1 내지 제3 분리층들(431, 432, 433)은 STI 영역(406)과 동일하거나 다른 실리콘 옥사이드로 형성될 수 있고, 제1 및 제2 희생층들(410S, 420S)은 실리콘 게르마늄(SiGe)으로 형성될 수 있고, 제1 및 제2 나노시트층들(410C, 420C)은 실리콘으로 형성될 수 있다. 일 실시예에 따르면, 제1 및 제2 희생층들(410S, 420S)은 35%의 Ge 및 65%의 Si로 구성되는 SiGe 컴파운드(compound)인 SiGe 35%일 수 있다.
도 5a 내지 5c는 각각 본 개시의 일 실시예에 따른 더미 게이트들이 형성된 반도체 장치의 2개의 단면도들 및 평면도를 나타낸다.
도 5a는 반도체 장치(500)의 상부 평면도인 도 5c의 X-X'선에 따른 반도체 장치(500)의 단면도이고, 도 5b는 도 5c의 Y-Y'선에 따른 반도체 장치(500)의 단면도이다.
도 5a 내지 5c를 참조하면, 제1 및 제2 더미 게이트들(414D, 424D) 및 층간절연(ILD)층(441)이 도 4a 내지 4c의 반도체 장치(400) 상에 형성될 수 있다. 제1 및 제2 더미 게이트들(414D, 424D)은 이후의 단계에서 실제 게이트 구조로 대체될 것이므로 이와 같이 명명된다.
제1 더미 게이트(414D)는 제1 나노시트 스택(410) 상에 예를 들어 리소그래피 및 식각에 의해 형성될 수 있고, 제2 나노시트 스택(420)의 아래에 형성된 제1 나노시트 스택(410)의 모든 측면들을 덮을 수 있다. 특히, 제1 더미 게이트(414D)는 제1 나노시트 스택(410)의 모든 측면들 상에 형성되는 제3 분리층(433)을 둘러쌀 수 있다. 다음으로, 제2 더미 게이트(424D)는 제1 더미 게이트(414D) 상에 예를 들어 리소그래피 및 식각에 의해 형성될 수 있고, 제2 나노시트 스택(420)의 모든 측면들뿐만 아니라 상면까지 덮을 수 있다. 특히, 제2 더미 게이트(424D)는 제2 나노시트 구조(410)의 모든 측면들 및 상면 상에 형성되는 제3 분리층(433)을 둘러쌀 수 있다.
제1 더미 게이트(414D)는 비정질 실리콘(a-Si) 또는 폴리 실리콘(poly-Si)을 포함할 수 있고, 제2 더미 게이트(424D)는 제1 더미 게이트(414D)와 동일하거나 다른 a-Si 또는 poly-Si을 포함할 수 있다.
일단 제1 및 제2 더미 게이트들(414D, 424D)이 위와 같이 형성되면, ILD층(441)은 제1 및 제2 더미 게이트들의 모든 측면들을 둘러싸도록 형성된다. ILD층(441)은 벌크 실리콘 옥사이드를 증착하여 형성될 수 있다(예를 들어, 저 유전율을 가지는 실리콘 디옥사이드). 일 실시예에 따르면, ILD층(441)은 제1 및 제2 더미 게이트들(414D, 424D)을 형성하기 전에 형성될 수도 있다.
제1 및 제2 더미 게이트들(414D, 424D) 및 ILD층(441)이 위와 같이 형성된 후, 제2 더미 게이트(424D) 및 ILD층(441)은 그들의 상면이 평탄화될 수 있다(예를 들어, 화학적 기계적 연마(CMP) 공정에 의해).
도 4a 및 4b와 유사하게, 반도체 장치(500)의 X 방향 단면은 Y 방향 단면과 동일한 구조적 치수들을 가지므로 도 5a 및 5b는 반도체 장치(500)의 동일한 구조를 나타낸다.
도 6a 내지 6c는 각각 본 개시의 일 실시예에 따른 상부 나노시트 스택을 둘러싸는 더미 게이트의 일부가 패터닝된 반도체 장치의 2개의 단면도들 및 평면도를 나타낸다.
도 6a는 반도체 장치(600)의 상부 평면도인 도 6c의 X-X'선에 따른 반도체 장치(600)의 단면도이고, 도 6b는 도 6c의 Y-Y'선에 따른 반도체 장치(600)의 단면도이다.
도 6a 내지 6c를 참조하면, 제2 더미 게이트(424D), ILD층(441) 및 제3 분리층(433)은 예를 들어 건식 식각에 의해 상면으로부터 제2 나노시트 스택의 4개의 측면들 각각에 미리 정해진 길이(W)만큼 부분적으로 패터닝될 수 있다. 여기서, 미리 정해진 길이(W)는 제2 나노시트층의 각각의 폭(W2) 및 길이(L2)보다 크지 않을 수 있다.
이 패터닝 작업은 제1 나노시트 스택(410)의 제1 희생층(410S)의 최상부의 상면의 레벨에 도달하기 위해 상면에서 하면으로 수행될 수 있다. [0078] 일 실시예에 따르면, 이 패터닝을 용이하게 하기 위해, 도 5a 내지 5c에 나타난 단계에서 식각 정지층(미도시)이 ILD층(441), 제1 더미 게이트(414D) 및 제3 분리층(433) 내에 제1 희생층(410S)의 최상부의 상면의 레벨에 레이어될 수 있다. 패터닝 작업에 의해, 제2 나노시트 스택의 4개의 모든 측면들이 노출될 수 있고, 제1 나노시트 스택의 4개의 측면들을 둘러싸는 제1 더미 게이트(414D), ILD층(441) 및 제3 분리층(433)은 제2 나노시트 스택(420)의 노출된 4개의 측면들 및 노출된 제3 분리층(433) 상에 상부 채널 패시베이션층(451)이 형성되기 전까지 위로 노출될 수 있다.
일 실시예에 따르면, 이 패터닝 작업은 도 6c에 나타난대로 제2 더미 게이트(424D)의 제1 내지 제5 섹션들(424-1, 424-2, 424-3, 424-4, 424-5)에 대응하는 마스크층(미도시)을 제2 더미 게이트(424D) 위에 형성하는 것에 의해 수행될 수 있다. 일 실시예에 따르면, 제2 더미 게이트(424D)의 제5 섹션(424-5)은 제2 나노시트층의 길이 및 제2 나노시트층의 폭과 동일한 수평 길이를 가지는 정사각형 또는 직사각형의 형태를 가질 수 있다. 또한, 도 6c의 반도체 장치(600)의 상부 평면도에 나타난대로, 제1 내지 제4 섹션들(424-1, 424-2, 424-3, 424-4)은 제5 섹션(424-5)의 4개의 가장자리들로부터 돌출된 4개의 돌출부들의 형태를 가질 수 있다.
제1 내지 제4 섹션들(424-1, 424-2, 424-3, 424-4)은 제2 더미 게이트(424D)의 메인 바디 섹션인 제5 섹션(424-5)의 주위에서 패터닝되어, 제1 내지 제4 섹션들(424-1, 424-2, 424-3, 424-4) 중 적어도 하나를 관통하는 홀 또는 트렌치(이하에서, “홀”)을 얻을 수 있고, 이를 통해 적어도 제1 나노시트 스택(410)의 제1 더미 게이트(414D) 및 제1 희생층(410S)이 제거될 수 있고, 제2 나노시트 스택(420)의 제2 나노시트층들을 가로지르는 제1 나노시트 스택(410)의 제1 나노시트층들을 둘러싸는 대체 금속 게이트(RMG)를 이후의 단계에서 증착시킬 수 있다. 도 6c에서는 위에서 설명된 패터닝에 의해 제1 내지 제4 섹션들(424-1, 424-2, 424-3, 424-4)이 형성되는 것으로 나타나지만, 위에서 언급된 목적을 위해 제1 내지 제4 섹션들(424-1, 424-2, 424-3, 424-4) 중 오직 1개, 2개 또는 3개의 섹션들이 패터닝될 수 있다. 또한, 제1 내지 제4 섹션들(424-1, 424-2, 424-3, 424-4)의 제5 섹션(424-5)에 대한 상대적 크기는 도 5c에서 정확한 것은 아니다. 또한, 실시예들에 있어서, 제1 내지 제4 섹션들(424-1, 424-2, 424-3, 424-4)은 서로 다른 크기를 가질 수 있다.
다음으로, 상부 채널 패시베이션층(451)은 위에서 설명된 패터닝에 의해 노출된 제2 나노시트 스택(420)의 4개의 측면들 및 노출된 제3 분리층(433) 상에 형성될 수 있다. 상부 채널 패시베이션층(451)은 이후의 단계에서 소스/드레인 영역들이 제1 나노시트 스택(410)의 제1 나노시트층들(410) 상에서 에피택시얼 성장할 때 제2 나노시트 스택(420)의 제2 나노시트층들(420C)을 보호하기 위해 형성될 수 있다. 제2 더미 게이트(424D)의 제5 섹션(424-5)에 따르는 제2 나노시트 스택의 2개의 측면들에서의 상부 채널 패시베이션층(451)은 제1 나노시트 스택의 2개의 측면들에서의 제1 더미 게이트(414D), ILD층(441) 및 제3 분리층(433)을 제거하기 위한 마스크로 사용될 수 있고, 소스/드레인 영역들은 이후의 단계에서 에피택시얼 성장할 수 있다.
도 7a 내지 7c는 각각 본 개시의 일 실시예에 따른 하부 나노시트 스택 상에 소스/드레인 영역들이 성장된 반도체 장치의 2개의 단면도들 및 평면도를 나타낸다.
도 7a는 반도체 장치(700)의 상부 평면도인 도 7c의 X-X'선에 따른 반도체 장치(700)의 단면도이고, 도 7b는 도 7c의 Y-Y'선에 따른 반도체 장치(700)의 단면도이다.
도 7a 내지 7c를 참조하면, 제1 나노시트 스택을 둘러싸는 제1 더미 게이트(414D), ILD층(441) 및 제3 분리층(433)은 예를 들어 건식 식각 및/또는 습식 식각에 의해 제1 나노시트 스택(410)의 2개의 측면들에서 부분적으로 제거되어 채널 길이 방향으로 제1 나노시트 스택(410)의 2개의 단부들을 노출할 수 있고, 이후 소스/드레인 영역들(411, 412)이 제1 나노시트 스택(410)의 2개의 측면들에 형성될 수 있다. 예를 들어, 도 7b의 Y-Y'축에 따른 2개의 측면들에 형성될 수 있고, 도 7a의 X-X'축에 따른 2개의 측면들에 형성되지 않을 수 있다. 이러한 소스/드레인 영역들(411, 412)은 도 3b에 나타난 하부 트랜지스터(301)의 소스/드레인 영역들(311, 312)에 대응할 수 있다. 소스 드레인 영역들(411, 412)은 제1 나노시트 스택(410)의 노출된 2개의 단부들 상에서 에피택시얼 성장 공정을 통해 형성될 수 있고, 특히, 채널 길이 방향으로 제1 나노시트층들(410C)에서 형성될 수 있다. 인-시투 도핑(ISD)은 소스/드레인 영역들(411, 412)을 도핑하기 위해 적용될 수 있다.
도 8a 내지 8c는 각각 본 개시의 일 실시예에 따른 상부 나노시트 스택 상에 소스/드레인 영역들이 성장된 반도체 장치의 2개의 단면도들 및 평면도를 나타낸다.
도 8a는 반도체 장치(800)의 상부 평면도인 도 8c의 X-X'선에 따른 반도체 장치(800)의 단면도이고, 도 8b는 도 8c의 Y-Y'선에 따른 반도체 장치(800)의 단면도이다.
도 8a 내지 8c를 참조하면, 제2 나노시트 스택(420)의 채널 길이 방향으로의 양 단부들에 형성된 상부 채널 패시베이션층(451) 및 그 아래의 제3 분리층(433)은 도 8a의 X-X'방향에 따라 예를 들어 건식 식각에 의해 제거된다. 제4 분리층(434)은 SiO, SiN 또는 이와 동등한 물질들로 형성될 수 있어, 제1 및 제2 소스/드레인 영역들(411, 412)을 형성될 제3 및 제4 소스/드레인 영역들(413, 414)과 분리할 수 있다. 제4 분리층(434)의 두께는 제2 분리층(432)의 두께와 동일할 수 있다.
다음으로, 제1 및 제2 소스/드레인 영역들(411, 412)이 이전 단계에서 형성된 것과 동일한 방식으로, 제3 및 제4 소스/드레인 영역들(413, 414)은 도 8a 및 8c에 나타난대로 X-X'방향을 따라 제2 나노시트 스택(420)의 채널 길이 방향으로의 양 단부들에서 제4 분리층(434) 상에 형성될 수 있다.
도 9a 내지 9c는 각각 본 개시의 일 실시예에 따른 상부 나노 시트 위에 추가 ILD층이 형성된 반도체 장치의 2개의 단면도들 및 평면도를 나타낸다.
도 9a는 반도체 장치(900)의 상부 평면도인 도 9c의 X-X'선에 따른 반도체 장치(900)의 단면도이고, 도 9b는 도 9c의 Y-Y'선에 따른 반도체 장치(900)의 단면도이다. 도 9c의 X-X'선 및 Y-Y'선은 반도체 장치(900)의 상부 평면도에서 도 4c 내지 8c의 X-X'선 및 Y-Y'선과 같은 중심 선들이 아니다. 도 9c에서, X-X'선 및 Y-Y'선은 제2 더미 게이트(424D)의 제1 섹션(424-1), 제2 섹션(424-2), 제4 섹션(424-4) 및 인접하는 구성 요소들의 단면도를 나타내기 위한 것이다.
도 9a 내지 9c를 참조하면, X-X'선 및 Y-Y'선에 따른 단면도들은, 도 5a 및 5b에서 나타난 반도체 장치(500)와 유사하게, 제3 분리층(433), 제1 및 제2 더미 게이트들(414D, 424D) 및 이 2개의 더미 게이트들을 둘러싸는 ILD층(441)을 나타낸다. 그러나, 제2 나노시트 스택(420) 위의 제2 더미 게이트(424D), 특히 제2 나노시트 스택(420) 상의 제3 분리층(433) 위의 제2 더미 게이트(424D)는 부분적으로 제거될 수 있고, 추가 ILD층(442)이 대신 그안에 채워질 수 있다. 다음으로, 추가 ILD층(442)의 상부가 예를 들어 CMP에 의해 평탄화될 수 있어, 기존의 ILD층(441) 및 제2 더미 게이트(424D)의 상면들과 공면을 이룰 수 있다.
도 10a 내지 10c는 각각 본 개시의 일 실시예에 따른 하부 나노시트 스택의 나노시트층들을 둘러싸도록 대체 금속 게이트가 형성된 반도체 장치의 2개의 단면도들 및 평면도를 나타낸다.
도 10a는 반도체 장치(1000)의 상부 평면도인 도 10c의 X-X'선에 따른 반도체 장치(1000)의 단면도이고, 도 10b는 도 10c의 Y-Y'선에 따른 반도체 장치(1000)의 단면도이다. 도 10c의 X-X'선 및 Y-Y'선은 도 9c의 X-X'선 및 Y-Y'선과 동일한 위치들에 도시된 것을 유의해야 한다.
도 10a 내지 10c를 참조하면, 재1 더미 게이트(414D)에 도달하는 홀(415H)을 형성하기 위해, 제1 섹션(424-1)은 상면에서부터 아래로 부분적으로 제거될 수 있다. 이후, 홀(415H)을 통해, 제1 더미 게이트(414D) 및 제1 나노시트 스택(410)의 제1 희생층들(410S)이 전체적으로 제거될 수 있다. 이 때, 제1 나노시트 스택(410)의 측면의 제3 분리층(433)이 또한 제거될 수 있다. 다음으로, 이 제거 작업에 따른 홀(415H)을 포함하는 빈 공간이 제1 대체 금속 게이트(415)로 채워질 수 있다. 이 제거 작업은 건식 식각, 습식 식각, 반응 이온 식각(RIE), 및/또는 화학적 옥사이드 제거(COR) 공정에 의해 수행될 수 있다. 제1 대체 금속 게이트(415)가 빈 공간에 채워지는 경우, 하프늄(Hf) 기반의 고유전층 및 티타늄(Ti), 탄탈륨(Ta) 또는 그들의 컴파운드의 일 함수 금속층이 최초로 증착될 수 있고, 이어서 텅스텐(W), 또는 알루미늄(Al)과 같은 도전 금속이 증착되어 제1 나노시트 층들을 둘러싸는 제1 대체 금속 게이트(415)를 형성할 수 있다.
도 10a 및 10c에 나타난대로, 위의 제거 작업에 사용된 제2 더미 게이트(424D)에 형성된 홀(415H)은 제1 대체 금속 게이트(415)로 채워질 수 있고, 제1 대체 금속 게이트(415)의 일부(415-1)는 다음 단계에서 제2 나노시트층들을 둘러싸는 대체 금속 게이트에 연결되도록 사용될 수 있다.
도 10a 및 10c는 위의 제거 및 채움 작업들을 위해 오직 제2 더미 게이트(424D)의 제1 섹션(424-1)이 부분적으로 제거되어 홀(415H)이 형성되는 것을 나타내지만, 실시예들에 따르면, 제1 내지 제4 섹션들(424-1, 424-2, 424-3, 424-4) 중 하나 이상이 동일한 목적으로 사용될 수 있다. 따라서, 실시예들에 따르면, 제1 대체 금속 게이트(415)는 제1 내지 제4 섹션들(424-1, 424-2, 424-3, 424-4) 중 하나 이상에 형성되는 하나 이상의 홀들 또는 트렌치들을 채워 부분적으로 형성될 수 있다.
도 11a 내지 11c는 각각 본 개시의 일 실시예에 따른 상부 나노시트 스택의 나노시트층들을 둘러싸도록 대체 금속 게이트가 형성된 반도체 장치의 2개의 단면도들 및 평면도를 나타낸다.
도 11a는 반도체 장치(1100)의 상부 평면도인 도 11c의 X-X'선에 따른 반도체 장치(1100)의 단면도이고, 도 11b는 도 11c의 Y-Y'선에 따른 반도체 장치(1100)의 단면도이다. 도 11c의 X-X'선 및 Y-Y'선은 도 9c 및 10c의 X-X'선 및 Y-Y'선과 동일한 위치들에 도시된 것을 유의해야 한다.
도 11a 내지 11c를 참조하면, 제2 더미 게이트(424D)는 제2 나노시트 스택(420)의 제2 희생층들(420S) 및 남아있는 제3 분리층(433)과 함께 완전히 제거될 수 있다. 대신, 이 제거 작업에 의해 생성된 공간은 제2 대체 금속 게이트(425)로 채워질 수 있다. 이전 단계에서 수행된 작업들과 유사하게, 이 제거 작업은 RIE 또는 COR 공정에 의해 수행될 수 있고, 제2 대체 금속 게이트의 형성은 Hf 기반의 고유전층 및 Ti, Ta 또는 그들의 컴파운드의 일 함수 금속층을 먼저 증착하고, 텅스텐(W) 또는 알루미늄(Al)과 같은 도전 금속을 이어서 증착하는 것에 의해 수행될 수 있다. 제1 대체 금속 게이트(415) 및 제2 대체 금속 게이트(425)는 예를 들어 고유전 물질을 포함하는 다른 절연층(미도시)에 의해 서로 절연될 수 있다.
도 11 a 및 11b는 반도체 장치(1100)에서 도 10a 내지 10c에 나타난 제2 더미 게이트(424D)의 제1 내지 제4 섹션들(424-1, 424-2, 424-3, 424-4)을 포함하는 제2 더미 게이트(424D)가 전체적으로 제거되는 것 및 제2 대체 금속 게이트(425)로 대체되는 것을 나타낸다. 따라서, 반도체 장치(1100)는 제5 섹션(424-5)에 대응하는 섹션뿐만 아니라 제1 내지 제4 섹션들(424-1, 424-2, 424-3, 424-4)에 대응하는 4개의 섹션들에도 제2 대체 금속 게이트(425)을 포함할 수 있다. 도 11a에 나타난대로, 제1 섹션(424-1)에 대응되는 섹션은 제1 대체 금속 게이트(415)의 일부(415-1) 및 제2 대체 금속 게이트(425)의 일부를 나란히 포함할 수 있다. 실시예들에 따르면, 제1 내지 제4 섹션들(424-1, 424-2, 424-3, 424-4)에 대응되는 하나 이상의 섹션들은 제1 대체 금속 게이트(415)의 일부 및 제2 대체 금속 게이트(425)의 일부를 포함하도록 형성될 수 있다. 반도체 장치(1100)의 이 구조는 도 3b에 나타난 반도체 장치(300B)와 다를 수 있다.
다음으로, 제2 대체 금속 게이트(425)를 다른 회로 구성 요소들(미도시)과 연결하기 위해 제1 내지 제4 섹션들(424-1, 424-2, 424-3, 424-4)에 대응되는 섹션들에서 제2 대체 금속 게이트(425)의 상부들이 리세스될 수 있고, 각각의 금속 패턴들(461)로 채워질 수 있다. 제2 더미 게이트(424D)의 제1 섹션(424-1)에 대응되는 섹션에 채워지는 금속 패턴은 제2 대체 금속 게이트(425)를 도 10a 내지 10c의 단계에서 형성된 홀(415H)에 채워진 제1 대체 금속 게이트(415)의 일부(415-1)와 연결할 수 있다. 제1 및 제2 대체 금속 게이트들(415, 425)의 이 연결은 인버터 회로와 같은 공통 게이트를 가지는 트랜지스터에 대해 구현될 수 있지만, 다른 회로들에서는 생략될 수도 있다.
일 실시예에 따르면, 다음으로, 제1 캡 유전 물질(471)이 금속 패턴들(461) 상에 형성될 수 있고, 평탄화될 수 있다.
도 12a 내지 12c는 각각 본 개시의 일 실시예에 따른 소스/드레인 컨택 구조들이 형성된 반도체 장치의 2개의 단면도들 및 평면도를 나타낸다.
도 12a는 반도체 장치(1200)의 상부 평면도인 도 12c의 X-X'선에 따른 반도체 장치(1200)의 단면도이고, 도 12b는 도 12c의 Y-Y'선에 따른 반도체 장치(1200)의 단면도이다. 도 4c 내지 8c의 X-X'선 및 Y-Y'선과 같이, 도 12c의 X-X'선 및 Y-Y'선은 반도체 장치(1200)의 상부 평면도에서 중심 선들이다.
도 12a 내지 12c를 참조하면, 제1 나노시트 트랜지스터(401) 및 제2 나노시트 트랜지스터(402)를 구축하기 위해, 제1 및 제2 나노시트층들(410C, 420C)은 제1 및 제2 대체 금속 게이트들(415, 425)에 의해 각각 완전하게 둘러싸일 수 있다. 또한, 제1 및 제2 나노시트 트랜지스터들(401, 402)을 다른 회로 구성 요소들 또는 파워 소스들에 연결하기 위해, 제1 내지 제4 소스/드레인 컨택 구조들(421, 422, 423, 424)은 제1 내지 제4 소스/드레인 영역들(411, 412, 413, 414)) 상에 각각 형성될 수 있다. 또한, 게이트 금속 컨택(462), 제2 캡 유전 물질(472) 및 게이트 컨택 구조(426)는 제2 대체 금속 게이트(425) 위에 형성될 수 있다. 추가 ILD층(443)은 제1 및 제2 소스/드레인 컨택 구조들(421, 422) 및 게이트 컨택 구조(426)를 서로 절연하기 위해 형성된다.
도 4a-4c 내지 도 12a-12c를 참조한 반도체 장치(1200)에 대한 멀티 스택 나노시트 구조를 제조하는 단계들은 위에서 언급된 순서로 수행되지 않을 수 있다. 예를 들어, 비록 제1 및 제2 대체 금속 게이트들(415, 425)이 제1 내지 제4 소스/드레인 영역들(411, 412, 413, 414)이 형성된 후에 형성되는 것으로 설명 되었지만, 실시예들에 따르면, 제1 및 제2 대체 금속 게이트들(415, 425)은 제1 내지 제4 소스/드레인 영역들(411, 412, 413, 414)이 형성되기 전에 형성될 수도 있다. 위에서 설명된 멀티 스택 나노시트 구조는 제1 및 제2 나노시트 스택들(410, 420)이 서로 직교하여 교차하는 채널 세트들을 가지지만, 실시예들에 따르면, 2개의 채널 세트들은 다른 각도로 교차할 수도 있다.
지금까지, 본 발명의 기술적 사상이 멀티 스택 나노시트 구조들의 제조에 대하여 설명되었다. 그러나, 본 발명의 기술적 사상은 이에 제한되지 않는다. 본 발명의 기술적 사상은 하부 트랜지스터 스택이 나노시트 스택일 때 상부 트랜지스터 스택이 핀 FET 스택 또는 나노시트 스택인 하이브리드 멀티 스택 트랜지스터 구조와 같은 다른 타입들의 멀티 스택 트랜지스터 구조들의 제조에 적용될 수 있다.
도 13은 도 4a-4c 내지 12a-12c를 참조하여 설명된 본 개시의 일 실시예에 따른 멀티 스택 트랜지스터 구조를 포함하는 반도체 장치를 제조하는 방법의 흐름도를 나타낸다.
작업 S10에서, 기판, 기판 상에 형성된 제1 트랜지스터 스택 및 제1 트랜지스터 스택 상에 형성된 제2 트랜지스터 스택을 포함하는 반도체 장치 구조가 제공될 수 있고, 여기서 제1 트랜지스터 스택은 복수의 제1 채널 구조들을 포함할 수 있고, 제2 트랜지스터 스택은 복수의 제2 채널 구조들을 포함할 수 있다(예를 들어, 도 4a 내지 4c 참조).
작업 S20에서, 제1 더미 게이트를 형성하여 제1 트랜지스터 스택을 둘러쌀 수 있고, 제1 더미 게이트 상에 제2 더미 게이트를 형성하여 제2 트랜지스터 스택 및 제2 트랜지스터 스택의 상면을 둘러쌀 수 있다(예를 들어, 도 5a 내지 5c 참조).
작업 S30에서, 제1 트랜지스터 스택의 4개의 측면들 중 적어도 제1 및 제2 측면들의 적어도 일부들 상의 제1 더미 게이트가 제거될 수 있고, 제1 및 제2 소스/드레인 영역들이 제1 더미 게이트가 제거된 제1 트랜지스터 스택의 제1 및 제2 측면들 상에 각각 형성될 수 있다(예를 들어, 도 6a 내지 6c 및 도 7a 내지 7c 참조).
작업 S40에서, 제2 트랜지스터 스택의 4개의 측면들 중 적어도 제3 및 제4 측면들의 적어도 일부들 상의 제2 더미 게이트가 제거될 수 있고, 이후 제3 및 제4 소스/드레인 영역들이 제2 더미 게이트가 제거된 제2 트랜지스터 스택의 제3 및 제4 측면들 상에 각각 형성될 수 있다(예를 들어, 도 6a 내지 6c 및 도 7a 내지 7c 참조). 여기서, 제2 더미 게이트는 제1 더미 게이트가 제거되기 전에 제거될 수 있고, 제1 및 제2 소스/드레인 영역들은 제3 및 제4 소스/드레인 영역들이 형성되기 전에 형성될 수 있다(예를 들어, 도 6a 내지 6c 및 도 8a 내지 8c 참조).
작업 S50에서, 제1 트랜지스터 스택의 제1 및 제2 소스/드레인 영역들은 분리층에 의해 제3 및 제4 소스/드레인 영역들로부터 분리될 수 있다(예를 들어, 도 8a 내지 8c).
작업 S60에서, ILD층이 제2 트랜지스터 스택의 상면 상에 형성될 수 있다(예를 들어, 도 9a 내지 9c).
작업 S70에서, 남아있는 제1 및 제2 더미 게이트들이 제거될 수 있다(예를 들어, 도 10a 내지 10c 및 도 11a 내지 11c 참조). 이 때, 제1 더미 게이트가 먼저 제거되고, 이후 제2 더미 게이트가 제거될 수 있다. 특히, 홀은 제2 더미 게이트의 적어도 하나의 가장자리 영역에 형성되어 홀을 통해 제1 더미 게이트가 노출될 수 있고, 제1 더미 게이트는 홀을 통해 제거될 수 있다.
작업 S80에서, 제1 및 제2 더미 게이트들의 제거에 따른 빈 공간은 제1 및 제2 대체 금속 게이트들로 각각 채워질 수 있어, 제1 및 제2 트랜지스터 스택들에 포함되는 제1 및 제2 채널 구조들을 둘러싸는 제1 및 제2 게이트 구조들이 각각 형성될 수 있다(예를 들어, 도 10a 내지 10c 및 도 11a 내지 11c 참조). 특히, 제1 대체 금속 게이트는 이전 작업에서 형성된 홀을 통해 공간 내에 채워질 수 있어 제1 채널 구조들을 둘러쌀 수 있고, 제1 게이트 구조를 형성할 수 있다. 이 홀은 또한 제1 대체 금속 게이트로 채워질 수 있다. 이후, 제2 대체 금속 게이트는 남아있는 빈 공간에 채워질 수 있어 제2 채널 구조들을 둘러쌀 수 있고, 제2 게이트 구조를 형성할 수 있다. 이 작업의 결과로, 제3 소스/드레인 영역이 제1 소스/드레인 영역 또는 제2 소스/드레인 영역과 중첩되지 않도록, 그리고 제4 소스/드레인 영역이 제1 소스/드레인 영역 또는 제2 소스/드레인 영역과 중첩되지 않도록 제1 내지 제4 소스/드레인 영역들이 형성될 수 있다.
작업 S90에서, 게이트 컨택 구조가 적어도 제2 게이트 구조 상에 형성될 수 있고, 제1 내지 제4 소스/드레인 컨택 구조들이 제1 내지 제4 소스/드레인 영역들 각각에 랜딩되도록 형성될 수 있다(예를 들어, 도 12a 내지 12c 참조). 이 방법에 의해, 제1 및 제2 소스/드레인 컨택 구조들은 제1 및 제2 소스/드레인 영역들에 연결되기 위해 구부러질 필요가 없고, 또는 제1 및 제2 소스/드레인 영역들의 측면들에 각각 랜딩할 필요가 없다. 대신, 제1 내지 제4 소스/드레인 컨택 구조들은 제2 트랜지스터 스택 위에 형성된 상부 금속 패턴과 같은 구조로부터 제1 내지 제4 소스/드레인 영역들의 상면들 각각에 랜딩하도록 형성될 수 있다.
도 14a는 본 개시의 일 실시예에 따른 반도체 모듈의 개략적인 평면도를 나타낸다.
도 14a를 참조하면, 일 실시예에 따른 반도체 모듈(500)은 모듈 기판(510) 상에 실장된 프로세서(520) 및 반도체 장치들(530)을 포함할 수 있다. 프로세서(520) 및/또는 반도체 장치들(530)은 위에서 설명된 실시예들의 하나 이상의 멀티 스택 트랜지스터 구조들을 포함할 수 있다.
도 14b는 본 개시의 일 실시예에 따른 전자 시스템의 개략적인 블록도를 나타낸다.
도 14b를 참조하면, 일 실시예에 따른 전자 시스템(600)은 버스(640)를 사용하여 데이터 통신을 수행하는 마이크로프로세서(610), 메모리(620) 및 유저 인터페이스(630)를 포함할 수 있다. 마이크로 프로세서(610)는 중앙 처리 유닛(CPU) 또는 애플리케이션 프로세서(AP)를 포함할 수 있다. 전자 시스템(600)은 마이크로프로세서(610)와 직접 통신하는 RAM(random access memory)(650)을 더 포함할 수 있다. 마이크로프로세서(610) 및/또는 RAM(650)은 단일 모듈 또는 패키지로 구현될 수 있다. 유저 인터페이스(630)는 전자 시스템(600)에 데이터를 입력하거나, 전자 시스템(600)으로부터 데이터를 출력하는데 사용될 수 있다. 예를 들어, 유저 인터페이스(630)는 키보드, 터치패드, 터치스크린, 마우스, 스캐너, 음성 검출기, LCD(liquid crystal display), 마이크로 LED(light-emitting device) 장치, OLED(organic light-emitting diode) 장치, AMOLED(active-matrix light-emitting diode) 장치, 프린터, 조명, 또는 다양한 입/출력 장치들을 제한 없이 포함할 수 있다. 메모리(620)는 마이크로프로세서(610)의 동작 코드들, 마이크로프로세서(610)에 의해 처리된 데이터 또는 외부 장치로부터 수신된 데이터를 저장할 수 있다. 메모리(620)는 메모리 컨트롤러, 하드 디스크 또는 SSD(solid state drive)를 포함할 수 있다.
전자 시스템(600)의 마이크로프로세서(610), 메모리(620) 및/또는 RAM(650) 중 적어도 하나는 위의 실시예들에서 설명된 하나 이상의 멀티 스택 트랜지스터 구조들을 포함할 수 있다.
위에서 설명된 교차하는 멀티 스택 트랜지스터 구조들이 다른 채널 방향들을 가지기 때문에, 반도체 장치 구조는 하부 스택 트랜지스터 구조의 소스/드레인 영역들에 측면 연결을 위한 구부러진 소스/드레인 컨택 구조들을 생략할 수 있고, 이에 따라 대응하는 소스/드레인 영역들의 상면들에 랜딩하는 소스/드레인 컨택 구조들을 가지는 반도체 장치 구조의 제조가 용이할 수 있다. 또한, 개시된 구조는 하부 스택(또는 상부 스택) 트랜지스터 구조의 소스/드레인 영역들 및 상부 스택(또는 하부 스택)의 소스/드레인 컨택 구조들 사이의 기생 커패시턴스의 감소를 가능하게 한다.
전술한 내용은 예시적인 실시예들을 나타낸 것이며, 이들은 본 발명을 제한하는 것으로 해석되어서는 안된다. 예를 들어, 수퍼비아(supervia)를 제조하기 위해 위에서 설명된 하나 이상의 단계들은 공정의 단순화를 위해 생략될 수 있다. 비록 몇몇 예시적인 실시예들이 설명되었지만, 당업자는 본 발명의 기술적 사상에서 실질적으로 벗어나지 않으면서 실시예들에 대하여 많은 수정이 가능하다는 것을 이해할 것이다.

Claims (30)

  1. 기판;
    상기 기판 위에 형성되고, 제1 트랜지스터 스택을 포함하는 제1 트랜지스터, 상기 제1 트랜지스터 스택은 복수의 제1 채널 구조들, 상기 제1 채널 구조들을 둘러싸는 제1 게이트 구조 및 상기 제1 트랜지스터 스택의 제1 채널 길이 방향으로의 양 단부들에서의 제1 및 제2 소스/드레인 영역들을 포함하고; 및
    상기 제1 트랜지스터 위에 수직 방향으로 형성되고, 제2 트랜지스터 스택을 포함하는 제2 트랜지스터, 상기 제2 트랜지스터 스택은 복수의 제2 채널 구조들, 상기 제2 채널 구조들을 둘러싸는 제2 게이트 구조 및 상기 제2 트랜지스터 스택의 제2 채널 길이 방향으로의 양 단부들에서의 제3 및 제4 소스/드레인 영역들을 포함하고,
    상기 제3 소스/드레인 영역은 상기 제1 소스/드레인 영역 또는 상기 제2 소스/드레인 영역과 수직적으로 중첩되지 않고,
    상기 제4 소스/드레인 영역은 상기 제1 소스/드레인 영역 또는 상기 제2 소스/드레인 영역과 수직적으로 중첩되지 않는 반도체 장치.
  2. 제1 항에 있어서,
    적어도 상기 제1 게이트 구조에 연결되는 게이트 컨택 구조; 및
    상기 제1 내지 제4 소스/드레인 영역들에 각각 연결되도록 금속층으로부터 아래로 직선으로 연장하는 제1 내지 제4 소스/드레인 컨택 구조들을 더 포함하는 반도체 장치.
  3. 제2 항에 있어서,
    적어도 상기 제1 및 제2 소스/드레인 컨택 구조는 상기 제1 및 제2 소스/드레인 영역들의 상면들에 랜딩하는 반도체 장치.
  4. 제2 항에 있어서,
    상기 제1 내지 제4 소스/드레인 컨택 구조들은 상기 제1 내지 제4 소스/드레인 영역들의 상면들에 랜딩하는 반도체 장치.
  5. 제2 항에 있어서,
    상기 제1 및 제2 소스/드레인 컨택 구조들은 상기 제1 및 제2 소스/드레인 영역들에 연결되기 위해 구부러지지 않거나, 또는 상기 제1 및 제2 소스/드레인 영역들의 측면들 상에 각각 랜딩하지 않는 반도체 장치.
  6. 제1 항에 있어서,
    상기 제1 트랜지스터 스택은 복수의 핀 구조들을 포함하는 핀 FET(field-effect transistor) 스택이고,
    상기 제2 트랜지스터 스택은 복수의 제2 나노시트층들을 포함하는 제2 나노시트 스택인 반도체 장치.
  7. 제1 항에 있어서,
    상기 제1 트랜지스터 스택은 복수의 제1 나노시트층들을 포함하는 제1 나노시트 스택이고,
    상기 제2 트랜지스터 스택은 복수의 제2 나노시트층들을 포함하는 제2 나노시트 스택인 반도체 장치.
  8. 제7 항에 있어서,
    상기 제1 나노시트층들의 상기 제1 채널 폭 방향으로의 폭들은 동일하고,
    상기 제2 나노시트층들의 상기 제2 채널 폭 방향으로의 폭들은 동일하고,
    상기 제1 나노시트층들의 상기 제1 채널 길이 방향으로의 길이들은 동일하고,
    상기 제2 나노시트층들의 상기 제2 채널 길이 방향으로의 길이들은 동일한 반도체 장치.
  9. 제8 항에 있어서,
    상기 제1 나노시트층들의 상기 제1 채널 폭 방향으로의 상기 폭들은 상기 제2 나노시트층들의 상기 제2 채널 길이 방향으로의 상기 길이들과 동일한 반도체 장치.
  10. 제1 항에 있어서,
    상기 제1 및 제2 채널 길이 방향들은 서로 다른 반도체 장치.
  11. 제1 항에 있어서,
    상기 제1 게이트 구조의 일부는 상기 제2 게이트 구조에 연결되기 위해 상기 제1 트랜지스터 스택 위에서 상기 제2 트랜지스터 스택의 측면으로 연장되는 반도체 장치.
  12. 제1 항에 있어서,
    상기 제2 트랜지스터 스택은 상부 평면적 관점에서 상기 제2 트랜지스터 스택의 적어도 하나의 가장자리로부터 돌출하는 적어도 하나의 돌출부를 포함하고,
    상기 돌출부는 상기 제1 게이트 구조의 일부 및 상기 제2 게이트 구조의 일부를 포함하는 반도체 장치.
  13. 제1 트랜지스터 스택 및 상기 제1 트랜지스터 스택 위에 형성되는 제2 트랜지스터 스택을 포함하고,
    상기 제1 트랜지스터 스택은 제1 게이트 구조에 의해 둘러싸이는 복수의 제1 채널 구조들을 포함하고,
    상기 제2 트랜지스터 스택은 제2 게이트 구조에 의해 둘러싸이는 복수의 제2 채널 구조들을 포함하고,
    상기 제1 채널 구조들은 제1 채널 길이 방향으로의 제1 전류 흐름을 위한 제1 채널들을 형성하도록 구성되고,
    상기 제2 채널 구조들은 제2 채널 길이 방향으로의 제2 전류 흐름을 위한 제2 채널들을 형성하도록 구성되고,
    상기 제1 및 제2 채널 길이 방향들은 서로 다른 트랜지스터 구조.
  14. 제13 항에 있어서,
    상기 제1 트랜지스터 스택은 복수의 제1 나노시트층들을 포함하는 제1 나노시트 스택, 또는 복수의 핀 구조들을 포함하는 핀 FET(field-effect transistor) 스택이고.
    상기 제2 트랜지스터 스택은 복수의 제2 나노시트층들을 포함하는 제2 나노시트 스택인 트랜지스터 구조.
  15. 제13 항에 있어서,
    상기 제1 트랜지스터 스택은 제1 및 제2 소스/드레인 영역들을 더 포함하고,
    상기 제2 트랜지스터 스택은 제3 및 제4 소스/드레인 영역들을 더 포함하고,
    상기 제3 소스/드레인 영역은 상기 제1 소스/드레인 영역 또는 상기 제2 소스/드레인 영역과 수직적으로 중첩되지 않고,
    상기 제4 소스/드레인 영역은 상기 제1 소스/드레인 영역 또는 상기 제2 소스/드레인 영역과 수직적으로 중첩되지 않는 트랜지스터 구조.
  16. 제13 항에 있어서,
    상기 제1 게이트 구조의 일부는 상기 제2 게이트 구조에 연결되기 위해 상기 제1 트랜지스터 스택 위에서 상기 제2 트랜지스터 스택의 측면으로 연장되는 트랜지스터 구조.
  17. 제13 항에 있어서,
    상기 제1 채널 구조들 중 제1 채널 구조의 상기 제1 채널 길이 방향으로의 길이는 상기 제2 채널 구조들 중 제2 채널 구조의 상기 제1 채널 길이 방향에 평행하고 상기 제2 채널 길이 방향에 직교하는 제2 채널 폭 방향으로의 폭과 동일하고,
    상기 제2 채널 구조의 상기 제2 채널 길이 방향으로의 길이는 상기 제1 채널 구조의 상기 제2 채널 길이 방향에 평행하고 상기 제1 채널 길이 방향에 직교하는 제1 채널 폭 방향으로의 폭과 동일한 트랜지스터 구조.
  18. 제17 항에 있어서,
    상기 제2 트랜지스터 스택은 상부 평면적 관점에서 상기 제2 트랜지스터 스택의 적어도 하나의 가장자리로부터 돌출하는 적어도 하나의 돌출부를 포함하고,
    상기 돌출부는 상기 제1 게이트 구조의 일부 및 상기 제2 게이트 구조의 일부를 포함하는 트랜지스터 구조.
  19. 반도체 장치를 제조하기 위한 방법으로서,
    (a) 기판, 상기 기판 상에 형성되는 제1 트랜지스터 스택 및 상기 제1 트랜지스터 스택 상에 형성되는 제2 트랜지스터 스택을 포함하는 반도체 장치 구조를 제공하는 것, 상기 제1 및 제2 트랜지스터 스택들은 각각 복수의 제1 및 제2 채널 구조들을 포함하고;
    (b) 상기 제1 트랜지스터 스택을 둘러싸는 제1 더미 게이트를 형성하고, 상기 제1 더미 게이트 상에 상기 제2 트랜지스터 스택 및 상기 제2 트랜지스터 스택의 상면을 둘러싸는 제2 더미 게이트를 형성하는 것;
    (c) 상기 제1 트랜지스터 스택의 4개의 측면들 중 적어도 제1 및 제2 측면들의 적어도 일부들 상의 상기 제1 더미 게이트를 제거하고, 상기 제1 더미 게이트가 제거된 상기 제1 트랜지스터 스택의 상기 제1 및 제2 측면들 상에 각각 제1 및 제2 소스/드레인 영역들을 형성하는 것;
    (d) 상기 제2 트랜지스터 스택의 4개의 측면들 중 적어도 제3 및 제4 측면들의 적어도 일부들 상의 상기 제2 더미 게이트를 제거하고, 상기 제2 더미 게이트가 제거된 상기 제2 트랜지스터 스택의 상기 제3 및 제4 측면들 상에 각각 제3 및 제4 소스/드레인 영역들을 형성하는 것;
    (e) 남아있는 상기 제1 및 제2 더미 게이트들을 제거하고 제1 및 제2 대체 금속 게이트들로 각각 대체하여 상기 제1 및 제2 채널 구조들을 각각 둘러싸는 제1 및 제2 게이트 구조들을 형성하는 것을 포함하고,
    상기 제1 내지 제4 소스/드레인 영역들은 상기 제3 소스/드레인 영역이 상기 제1 소스/드레인 영역 또는 상기 제2 소스/드레인 영역과 중첩되지 않도록 형성되고, 상기 제4 소스/드레인 영역이 상기 제1 소스/드레인 영역 또는 상기 제2 소스/드레인 영역과 중첩되지 않도록 형성되는 방법.
  20. 제19 항에 있어서,
    (f) 상기 제2 게이트 구조 상에 게이트 컨택 구조를 형성하는 것; 및
    (g) 상기 제1 내지 제4 소스/드레인 영역들 상에 각각 랜딩하도록 제1 내지 제4 소스/드레인 컨택 구조들을 형성하는 것을 더 포함하고,
    상기 제1 및 제2 소스/드레인 컨택 구조들은 상기 제1 및 제2 소스/드레인 영역들에 연결되기 위해 구부러지지 않거나, 또는 상기 제1 및 제2 소스/드레인 영역들의 측면들 상에 각각 랜딩하지 않는 방법.
  21. 제20 항에 있어서,
    상기 (g) 작업에서, 적어도 상기 제1 및 제2 소스/드레인 컨택 구조들은 상기 제1 및 제2 소스/드레인 영역들의 상면들 상에 각각 랜딩하도록 형성되는 방법.
  22. 제20 항에 있어서,
    상기 (g) 작업에서, 상기 제1 내지 제4 소스/드레인 컨택 구조들은 상기 제1 내지 제4 소스/드레인 영역들의 상면들 상에 각각 랜딩하도록 형성되는 방법.
  23. 제19 항에 있어서,
    상기 (e) 작업은,
    (e-1) 남아있는 상기 제1 더미 게이트를 제거하고 상기 제1 대체 금속 게이트로 대체하여 상기 제1 트랜지스터 스택에 대한 상기 제1 게이트 구조를 형성하는 것; 및
    (e-2) (e-1) 작업 후에, 남아있는 상기 제2 더미 게이트를 제거하고 상기 제2 대체 금속 게이트로 대체하여 상기 제2 트랜지스터 스택에 대한 상기 제2 게이트 구조를 형성하는 것을 포함하는 방법.
  24. 제23 항에 있어서,
    상기 (c) 작업에서, 상기 제1 더미 게이트는 상기 제1 트랜지스터 스택의 적어도 상기 제1 및 제2 측면들 각각의 일부에서 제거되고,
    상기 (d) 작업에서, 상기 제2 더미 게이트는 상기 제2 트랜지스터 스택의 적어도 상기 제3 및 제4 측면들 각각의 일부에서 제거되는 방법.
  25. 제24 항에 있어서,
    상기 (d) 작업은 상기 (c) 작업 이전에 수행되고,
    상기 제2 더미 게이트가 상기 제2 트랜지스터 스택의 적어도 상기 제3 및 제4 측면들 각각의 일부에서 제거된 후, 상기 제2 더미 게이트의 적어도 하나의 가장자리 영역은 제거되지 않고 남게되는 방법.
  26. 제24 항에 있어서,
    상기 (d) 작업은 상기 (c) 작업 이전에 수행되고,
    상기 (d) 작업에서, 상기 제2 더미 게이트는 상기 제2 트랜지스터 스택의 상기 제3 및 제4 측면들을 포함하는 4개의 측면들의 일부에서 제거되고, 상기 제2 더미 게이트의 4개의 가장자리 영역들은 제거되지 않고 남게되는 방법.
  27. 제25 항에 있어서,
    제거된 상기 제2 더미 게이트의 상기 제2 트랜지스터 스택의 채널 폭 방향에 평행하는 방향으로의 길이는 상기 제2 채널 구조의 폭보다 크지 않은 방법.
  28. 제25 항에 있어서,
    상기 (e) 작업은,
    (e-1) 상기 제2 더미 게이트의 적어도 하나의 가장자리 영역 중 하나에서 홀을 형성하여 상기 홀을 통해 상기 제1 더미 게이트를 노출시키는 것;
    (e-2) 상기 홀을 통해 남아있는 상기 제1 더미 게이트를 제거하는 것; 및
    (e-3) 상기 홀을 통해 상기 제1 대체 금속 게이트를 형성하는 것을 포함하는 방법.
  29. 제28 항에 있어서,
    (e-4) 상기 홀 내에 상기 제1 대체 금속 게이트를 형성하는 것; 및
    (e-5) 상기 홀에 형성된 상기 제1 대체 금속 게이트를 상기 제2 대체 금속 게이트와 연결하는 것을 더 포함하는 방법.
  30. 제19 항에 있어서,
    상기 제1 내지 제4 소스/드레인 영역들은 상기 제1 채널 구조들의 채널 길이 방향이 상기 제2 채널 구조들의 채널 길이 방향에 직교하도록 형성되는 방법.
KR1020210023273A 2020-10-02 2021-02-22 교차하는 멀티 스택 나노시트 구조 및 그의 제조 방법 KR20220044634A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063086763P 2020-10-02 2020-10-02
US63/086,763 2020-10-02
US17/148,252 US11670677B2 (en) 2020-10-02 2021-01-13 Crossing multi-stack nanosheet structure and method of manufacturing the same
US17/148,252 2021-01-13

Publications (1)

Publication Number Publication Date
KR20220044634A true KR20220044634A (ko) 2022-04-11

Family

ID=75477952

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210023273A KR20220044634A (ko) 2020-10-02 2021-02-22 교차하는 멀티 스택 나노시트 구조 및 그의 제조 방법

Country Status (5)

Country Link
US (2) US11670677B2 (ko)
EP (1) EP3979305A1 (ko)
KR (1) KR20220044634A (ko)
CN (1) CN114388607A (ko)
TW (1) TW202215542A (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230102901A1 (en) * 2021-09-29 2023-03-30 Advanced Micro Devices, Inc. Cross field effect transistor (xfet) architecture process
US11862640B2 (en) 2021-09-29 2024-01-02 Advanced Micro Devices, Inc. Cross field effect transistor (XFET) library architecture power routing
US20240006244A1 (en) * 2022-06-29 2024-01-04 International Business Machines Corporation Non-step nanosheet structure for stacked field-effect transistors

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2935539B1 (fr) 2008-08-26 2010-12-10 Commissariat Energie Atomique Circuit cmos tridimensionnel sur deux substrats desalignes et procede de realisation
CN109411408B (zh) 2013-06-25 2024-03-22 英特尔公司 具有局部层间互连的单片三维(3d)ic
US9997463B2 (en) 2015-07-01 2018-06-12 Stmicroelectronics, Inc. Modular interconnects for gate-all-around transistors
JP7019029B2 (ja) 2017-08-16 2022-02-14 東京エレクトロン株式会社 Ｆｅｔデバイスのナノチャネル構造にシングルディフュージョンブレークを組み込むための方法及びデバイス
US10553678B2 (en) 2017-11-02 2020-02-04 International Business Machines Corporation Vertically stacked dual channel nanosheet devices
US11742346B2 (en) 2018-06-29 2023-08-29 Intel Corporation Interconnect techniques for electrically connecting source/drain regions of stacked transistors
US11616053B2 (en) 2018-09-05 2023-03-28 Tokyo Electron Limited Method to vertically route a logic cell incorporating stacked transistors in a three dimensional logic device
US10741456B2 (en) 2018-10-10 2020-08-11 International Business Machines Corporation Vertically stacked nanosheet CMOS transistor
FR3090998B1 (fr) 2018-12-21 2022-12-09 Commissariat Energie Atomique Architecture à transistors n et p superposes a structure de canal formee de nanofils
US11764263B2 (en) 2019-01-04 2023-09-19 Intel Corporation Gate-all-around integrated circuit structures having depopulated channel structures using multiple bottom-up oxidation approaches
US10734384B1 (en) * 2019-01-23 2020-08-04 Qualcomm Incorporated Vertically-integrated two-dimensional (2D) semiconductor slabs in complementary field effect transistor (CFET) cell circuits, and method of fabricating
US20200294969A1 (en) * 2019-03-15 2020-09-17 Intel Corporation Stacked transistors with dielectric between source/drain materials of different strata
US11282838B2 (en) * 2020-07-09 2022-03-22 International Business Machines Corporation Stacked gate structures
US11335606B2 (en) * 2020-08-19 2022-05-17 Taiwan Semiconductor Manufacturing Co., Ltd. Power rails for stacked semiconductor device

Also Published As

Publication number Publication date
US11670677B2 (en) 2023-06-06
US20220109047A1 (en) 2022-04-07
US20230231015A1 (en) 2023-07-20
CN114388607A (zh) 2022-04-22
EP3979305A1 (en) 2022-04-06
TW202215542A (zh) 2022-04-16

Similar Documents

Publication Publication Date Title
US20220115537A1 (en) Finfets having step sided contact plugs and methods of manufacturing the same
KR102427326B1 (ko) 반도체 소자 및 이의 제조 방법
KR102403604B1 (ko) 에어 스페이서를 갖는 반도체 소자 및 그 제조 방법
KR102514620B1 (ko) 반도체 소자 및 이의 제조 방법
US9859432B2 (en) Semiconductor devices having spacer protection pattern
US20160315081A1 (en) Semiconductor device having fin active regions and method of fabricating the same
US20150097251A1 (en) Semiconductor device and method for fabricating the same
KR20220044634A (ko) 교차하는 멀티 스택 나노시트 구조 및 그의 제조 방법
KR102173638B1 (ko) 반도체 소자 및 그 형성방법
KR20180053805A (ko) 반도체 장치 및 그 제조 방법
US20170117375A1 (en) Semiconductor device and method of fabricating the same
KR102406663B1 (ko) 집적회로 소자의 제조 방법
KR20150000546A (ko) 반도체 소자 및 이의 제조 방법
US9589899B2 (en) Semiconductor device having a gate cutting region and a cross-coupling pattern between gate structures
KR102461174B1 (ko) 반도체 소자
US11107815B2 (en) Semiconductor device
US10497809B2 (en) FINFET, method of manufacturing the same, and electronic device including the same
CN111106176B (zh) 半导体器件及其制造方法及包括该半导体器件的电子设备
WO2022048135A1 (zh) 带自对准隔离部的纳米线/片器件及制造方法及电子设备
WO2022048136A1 (zh) 带铁电或负电容材料的器件及其制造方法及电子设备
KR20180069574A (ko) 반도체 장치의 레이아웃 설계 방법 및 반도체 장치
KR20180061562A (ko) 반도체 소자 및 그의 제조 방법
KR102667811B1 (ko) 반도체 소자
KR102368594B1 (ko) 핀 커패시터를 포함하는 반도체 소자
US11569232B2 (en) Semiconductor device including self-aligned gate structure and method of manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination