JP2001319997A - 半導体パッケージおよび半導体チップ - Google Patents
半導体パッケージおよび半導体チップInfo
- Publication number
- JP2001319997A JP2001319997A JP2000136979A JP2000136979A JP2001319997A JP 2001319997 A JP2001319997 A JP 2001319997A JP 2000136979 A JP2000136979 A JP 2000136979A JP 2000136979 A JP2000136979 A JP 2000136979A JP 2001319997 A JP2001319997 A JP 2001319997A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor chip
- wiring
- interposer
- pads
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【課題】 配線パターンを簡易化することにより、低コ
ストで歩留りの高い半導体パッケージを提供する。 【解決手段】 半導体チップと複数の単層配線インター
ポーザを順次階層的に接続し、単層配線インタポーザ上
のアウターバンプパッドの間隔を半導体チップの電極ピ
ッチの整数倍として、それぞれの単層配線インターポー
ザの配線パターンを単純化する。また、予め各機能が与
えられているアウターバンプの配置に基づいて半導体チ
ップ側の電極パッド配置を決定することにより、マザー
ボード上の配線の自由度を高くする。
ストで歩留りの高い半導体パッケージを提供する。 【解決手段】 半導体チップと複数の単層配線インター
ポーザを順次階層的に接続し、単層配線インタポーザ上
のアウターバンプパッドの間隔を半導体チップの電極ピ
ッチの整数倍として、それぞれの単層配線インターポー
ザの配線パターンを単純化する。また、予め各機能が与
えられているアウターバンプの配置に基づいて半導体チ
ップ側の電極パッド配置を決定することにより、マザー
ボード上の配線の自由度を高くする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体パッケージ
および半導体チップに関するものであり、特に製造が容
易で低コスト化が可能な半導体パッケージおよび半導体
チップに関するものである。
および半導体チップに関するものであり、特に製造が容
易で低コスト化が可能な半導体パッケージおよび半導体
チップに関するものである。
【０００２】
【従来の技術】図４は従来の半導体パッケージの断面を
示す模式図である。図４において、１は半導体チップ、
１５は多層配線インターポーザ、３はインナーバンプ、
４は導体層、５は絶縁層、６はアウターバンプ、７はモ
ールド樹脂、８は半導体チップの電極パッドをそれぞれ
示す。
示す模式図である。図４において、１は半導体チップ、
１５は多層配線インターポーザ、３はインナーバンプ、
４は導体層、５は絶縁層、６はアウターバンプ、７はモ
ールド樹脂、８は半導体チップの電極パッドをそれぞれ
示す。
【０００３】半導体チップ１はインナーバンプ３を介し
て多層配線インターポーザ１５に電気的・機械的に接続
され、多層配線インターポーザ１５上の導体層４による
配線の引き回しによって、図示していないマザーボード
側の電極パッド配置に対応したアウターバンプ６に電気
的に接続されている。なお、インナーバンプとは、イン
ターポーザの上面側、すなわち半導体チップ側に設けら
れたバンプを、アウターバンプとはインポーザの裏面側
に設けられたはんだバンプをそれぞれ示す。
て多層配線インターポーザ１５に電気的・機械的に接続
され、多層配線インターポーザ１５上の導体層４による
配線の引き回しによって、図示していないマザーボード
側の電極パッド配置に対応したアウターバンプ６に電気
的に接続されている。なお、インナーバンプとは、イン
ターポーザの上面側、すなわち半導体チップ側に設けら
れたバンプを、アウターバンプとはインポーザの裏面側
に設けられたはんだバンプをそれぞれ示す。
【０００４】図５は、従来の半導体チップ１と単層配線
インターポーザ２で構成された半導体パッケージにおけ
る単層配線インターポーザ２上の導体層パターンを示す
上面図（ａ）および断面図（ｂ）である。なお、断面図
（ｂ）では奥行き方向の構造を省略している。図５にお
いて、１は半導体チップ、2は単層配線インターポー
ザ、3はインナーバンプ、4は導体層、5は絶縁層、6はア
ウターバンプ、7はモールド樹脂、8は電極パッド、９は
アウターバンプパッド、１０はインナーバンプパッド、
１１は配線パターンである。
インターポーザ２で構成された半導体パッケージにおけ
る単層配線インターポーザ２上の導体層パターンを示す
上面図（ａ）および断面図（ｂ）である。なお、断面図
（ｂ）では奥行き方向の構造を省略している。図５にお
いて、１は半導体チップ、2は単層配線インターポー
ザ、3はインナーバンプ、4は導体層、5は絶縁層、6はア
ウターバンプ、7はモールド樹脂、8は電極パッド、９は
アウターバンプパッド、１０はインナーバンプパッド、
１１は配線パターンである。
【０００５】なお図４の場合と異なり、半導体チップ１
の各機能を有する電極パッド８とそれに対応する機能を
有するアウターバンプパッド９は互いに近接するよう所
定位置に配置されている。これは、インナーバンプパッ
ド１０からアウターバンプパッド９までの配線パターン
をなるべく短距離でかつ容易にするため、マザーボード
側でかかる条件を満たすべく設計されているからであ
る。
の各機能を有する電極パッド８とそれに対応する機能を
有するアウターバンプパッド９は互いに近接するよう所
定位置に配置されている。これは、インナーバンプパッ
ド１０からアウターバンプパッド９までの配線パターン
をなるべく短距離でかつ容易にするため、マザーボード
側でかかる条件を満たすべく設計されているからであ
る。
【０００６】
【発明が解決しようとする課題】従来の多層配線インタ
ーポーザ１５では多層配線パターンを用いた。ところ
が、各導体層４の不良率が１０％程度と高く、これが多
層配線インターポーザ１５の歩留りの支配要因となって
いた。
ーポーザ１５では多層配線パターンを用いた。ところ
が、各導体層４の不良率が１０％程度と高く、これが多
層配線インターポーザ１５の歩留りの支配要因となって
いた。
【０００７】例えば、４層配線パターンでは、多層配線
インターポーザ１５の歩留りは８０％×８０％×８０％
×８０％、すなわち４１％に低下する。配線パターンが
複雑化し、多層配線になるほど多層配線インターポーザ
１５の歩留りも低下する問題が生ずる。
インターポーザ１５の歩留りは８０％×８０％×８０％
×８０％、すなわち４１％に低下する。配線パターンが
複雑化し、多層配線になるほど多層配線インターポーザ
１５の歩留りも低下する問題が生ずる。
【０００８】半導体チップ１の電極パッド８から配線パ
ターンの引き回しにより多層配線インターポーザ１５の
アウターバンプパッド９に電気的に接続する場合、ピン
数が一定の限界を超えると従来方法で製造可能な配線間
隔よりさらに細い多層配線の形成が必要となるため、低
コストのガラス製多層配線インターポーザやエポキシ製
多層配線インターポーザに代わってより細かい配線が形
成可能なセラミック製多層配線インターポーザを用いる
必要が生じ、結果的に高コストとなった。
ターンの引き回しにより多層配線インターポーザ１５の
アウターバンプパッド９に電気的に接続する場合、ピン
数が一定の限界を超えると従来方法で製造可能な配線間
隔よりさらに細い多層配線の形成が必要となるため、低
コストのガラス製多層配線インターポーザやエポキシ製
多層配線インターポーザに代わってより細かい配線が形
成可能なセラミック製多層配線インターポーザを用いる
必要が生じ、結果的に高コストとなった。
【０００９】また、半導体チップ１の電極パッド８とア
ウターバンプパッド９の配置間に所定の関係がない両者
を電気的に接続させるべく単層配線インターポーザ２の
配線パターンを形成する場合、単層配線インターポーザ
２でアウターバンプパッド９間を通る配線の密度にばら
つきが生じるが、一箇所でも従来の単層配線インターポ
ーザ２上の配線ルールで許容される限度を超える微細な
部分が存在すれば、その部分の微細な配線を許容する新
たな配線ルールが適用できるよう複雑で高コストな製造
プロセスを用いる必要があった。
ウターバンプパッド９の配置間に所定の関係がない両者
を電気的に接続させるべく単層配線インターポーザ２の
配線パターンを形成する場合、単層配線インターポーザ
２でアウターバンプパッド９間を通る配線の密度にばら
つきが生じるが、一箇所でも従来の単層配線インターポ
ーザ２上の配線ルールで許容される限度を超える微細な
部分が存在すれば、その部分の微細な配線を許容する新
たな配線ルールが適用できるよう複雑で高コストな製造
プロセスを用いる必要があった。
【００１０】たとえ、半導体チップ１の電極パッド８と
アウターバンプパッド９の配置間に所定の関係があった
としても、半導体チップ１の電極パッド８に対してアウ
ターバンプパッド９位置が最適化されていない場合は、
図５（ａ）に示すように、ある箇所ではアウターバンプ
パッド９間の配線が１本であるのに対し、ある箇所では
３本となり、この結果、3本の配線箇所に適合した微細
加工が可能な製造プロセスを要するという不具合が生じ
た。
アウターバンプパッド９の配置間に所定の関係があった
としても、半導体チップ１の電極パッド８に対してアウ
ターバンプパッド９位置が最適化されていない場合は、
図５（ａ）に示すように、ある箇所ではアウターバンプ
パッド９間の配線が１本であるのに対し、ある箇所では
３本となり、この結果、3本の配線箇所に適合した微細
加工が可能な製造プロセスを要するという不具合が生じ
た。
【００１１】さらに、多層配線インターポーザ１５上で
の複雑な配線パターンを緩和してアセンブリ歩留り向上
やアセンブリコストを低減するため、従来は半導体チッ
プの電極パッド８の配置にあわせるようマザーボードを
設計する場合もあったが、これではマザーボード設計の
自由度が大幅に制限され、マザーボードが組み込まれた
装置全体の小型化等を図る際の障害となっていた。
の複雑な配線パターンを緩和してアセンブリ歩留り向上
やアセンブリコストを低減するため、従来は半導体チッ
プの電極パッド８の配置にあわせるようマザーボードを
設計する場合もあったが、これではマザーボード設計の
自由度が大幅に制限され、マザーボードが組み込まれた
装置全体の小型化等を図る際の障害となっていた。
【００１２】例えば、図６に示すような従来の半導体チ
ップの電極パッドの各機能に対応した配置に合わせてマ
ザーボードを作製する場合、従来の単層配線インターポ
ーザ２において、半導体チップの電極パッド１０とアウ
ターバンプパッド9を接続する配線パターン１１を最も
単純に設計しようとすると、電源線１３（図中の○）や
グランド線１４（図中の●）を外周側のアウターバンプ
パッドに引き出す結果となる。
ップの電極パッドの各機能に対応した配置に合わせてマ
ザーボードを作製する場合、従来の単層配線インターポ
ーザ２において、半導体チップの電極パッド１０とアウ
ターバンプパッド9を接続する配線パターン１１を最も
単純に設計しようとすると、電源線１３（図中の○）や
グランド線１４（図中の●）を外周側のアウターバンプ
パッドに引き出す結果となる。
【００１３】一方、他の半導体パッケージ等の部品との
接続を要する信号線１３は内周側のアウターバンプパッ
ドに配置されるため、マザーボード上の所定の箇所に信
号を引き出すのにマザーボード自体に複雑な多層配線基
板を用いる必要があった。
接続を要する信号線１３は内周側のアウターバンプパッ
ドに配置されるため、マザーボード上の所定の箇所に信
号を引き出すのにマザーボード自体に複雑な多層配線基
板を用いる必要があった。
【００１４】
【課題を解決するための手段】本発明に係る半導体パッ
ケージは、所定ピッチの電極パッドを有する半導体チッ
プと、前記半導体チップの電極パッドに対しアウターバ
ンプパッドを介して順次階層的に接続され、前記各層の
アウターバンプパッドの間隔が前層のアウターバンプパ
ッドの間隔より大きく設定された複数の単層配線インタ
ーポーザと、を備えたこととしたものである。
ケージは、所定ピッチの電極パッドを有する半導体チッ
プと、前記半導体チップの電極パッドに対しアウターバ
ンプパッドを介して順次階層的に接続され、前記各層の
アウターバンプパッドの間隔が前層のアウターバンプパ
ッドの間隔より大きく設定された複数の単層配線インタ
ーポーザと、を備えたこととしたものである。
【００１５】また本発明に係る半導体パッケージは、前
記各単層配線インターポーザを、一層の絶縁層と、前記
絶縁層の一表面に形成された導体層と、前記絶縁層の他
の表面に所定間隔で形成され前記導体層と接続されたア
ウターバンプと、で構成することとしたものである。
記各単層配線インターポーザを、一層の絶縁層と、前記
絶縁層の一表面に形成された導体層と、前記絶縁層の他
の表面に所定間隔で形成され前記導体層と接続されたア
ウターバンプと、で構成することとしたものである。
【００１６】また本発明に係る半導体パッケージは、前
記複数の単層配線インターポーザにおけるアウターバン
プパッドの間隔が前記半導体チップの電極パッドの間隔
の整数倍であることとしたものである。
記複数の単層配線インターポーザにおけるアウターバン
プパッドの間隔が前記半導体チップの電極パッドの間隔
の整数倍であることとしたものである。
【００１７】また本発明に係る半導体パッケージは、単
層配線インターポーザの外周部に沿ってほぼ等間隔に２
ｎ列に配列されたアウターバンプパッド列と、ｎ番目と
ｎ＋１番目のアウターバンプパッド列の間に位置するイ
ンナーバンプパッド列と、を備えた単層配線インターポ
ーザを用いることとしたものである。
層配線インターポーザの外周部に沿ってほぼ等間隔に２
ｎ列に配列されたアウターバンプパッド列と、ｎ番目と
ｎ＋１番目のアウターバンプパッド列の間に位置するイ
ンナーバンプパッド列と、を備えた単層配線インターポ
ーザを用いることとしたものである。
【００１８】また本発明に係る半導体パッケージは、単
層配線インターポーザの外周部に沿ってほぼ等間隔に２
ｎ＋１列に配列されたアウターバンプパッド列と、ｎ番
目とｎ＋１番目あるいはｎ＋１番目とｎ＋２番目のアウ
ターバンプパッド列の間に位置するインナーバンプパッ
ド列と、を備えた単層配線インターポーザを用いること
としたものである。
層配線インターポーザの外周部に沿ってほぼ等間隔に２
ｎ＋１列に配列されたアウターバンプパッド列と、ｎ番
目とｎ＋１番目あるいはｎ＋１番目とｎ＋２番目のアウ
ターバンプパッド列の間に位置するインナーバンプパッ
ド列と、を備えた単層配線インターポーザを用いること
としたものである。
【００１９】また本発明に係る半導体チップは、マザー
ボード側の回路配置により予め各機能が予定された各ア
ウターバンプパッドの配置に基づき半導体チップ側の電
極パッドの位置を決定することとしたものである。
ボード側の回路配置により予め各機能が予定された各ア
ウターバンプパッドの配置に基づき半導体チップ側の電
極パッドの位置を決定することとしたものである。
【００２０】
【発明の実施の形態】実施の形態１．図１は、実施の形
態１による半導体パッケージを説明するための断面図で
ある。図１において、1は半導体チップ、2は単層配線イ
ンターポーザ、3はインナーバンプ、4は導体層、5は絶
縁層、6はアウターバンプ、7はモールド樹脂、8は半導
体チップの電極パッドである。
態１による半導体パッケージを説明するための断面図で
ある。図１において、1は半導体チップ、2は単層配線イ
ンターポーザ、3はインナーバンプ、4は導体層、5は絶
縁層、6はアウターバンプ、7はモールド樹脂、8は半導
体チップの電極パッドである。
【００２１】2枚の単層配線インターポーザは、それぞ
れ、一層の絶縁層５（ガラスエポキシ、厚さ0.1mm）
と、絶縁層５の一方の面に形成された一層の導体層４
（Cu、厚さ18μm）と、他方の面に形成されたアウター
バンプ６と、で構成されている。半導体チップ１（シリ
コン、厚さ0.4mm）と第1の単層配線インターポーザ２お
よび第1の単層配線インターポーザと第2の単層配線イン
ターポーザ間は、はんだバンプ（Sn-Pb共晶はんだ、融
点 183℃）によって接続され、さらにエポキシ樹脂から
なるモールド樹脂７が充填されて、半導体パッケージを
構成している。
れ、一層の絶縁層５（ガラスエポキシ、厚さ0.1mm）
と、絶縁層５の一方の面に形成された一層の導体層４
（Cu、厚さ18μm）と、他方の面に形成されたアウター
バンプ６と、で構成されている。半導体チップ１（シリ
コン、厚さ0.4mm）と第1の単層配線インターポーザ２お
よび第1の単層配線インターポーザと第2の単層配線イン
ターポーザ間は、はんだバンプ（Sn-Pb共晶はんだ、融
点 183℃）によって接続され、さらにエポキシ樹脂から
なるモールド樹脂７が充填されて、半導体パッケージを
構成している。
【００２２】本発明による構成では、図４に示される従
来例のような多層配線パターンを用いないので、半導体
パッケージの歩留りは一層の導体層４のみが形成された
単層配線インターポーザ２の不良率に依存するが、かか
る単層配線インターポーザの不良率は多層配線の各導体
層の不良率よりはるかに小さい。よって、従来の多層配
線インターポーザ１５に代えて本発明に示す複数の単層
配線インターポーザ構成とした方が半導体パッケージ全
体として歩留りが向上する。
来例のような多層配線パターンを用いないので、半導体
パッケージの歩留りは一層の導体層４のみが形成された
単層配線インターポーザ２の不良率に依存するが、かか
る単層配線インターポーザの不良率は多層配線の各導体
層の不良率よりはるかに小さい。よって、従来の多層配
線インターポーザ１５に代えて本発明に示す複数の単層
配線インターポーザ構成とした方が半導体パッケージ全
体として歩留りが向上する。
【００２３】実施の形態２．実施の形態２は、実施の形
態１に示された複数の単層配線インターポーザ２の構成
に加えて、単層配線インターポーザ上のアウターバンプ
パッド９間隔がインナーバンプパッド１０間隔の整数倍
になるよう構成されている。具体的な数値例を例にとっ
て、以下に説明する。
態１に示された複数の単層配線インターポーザ２の構成
に加えて、単層配線インターポーザ上のアウターバンプ
パッド９間隔がインナーバンプパッド１０間隔の整数倍
になるよう構成されている。具体的な数値例を例にとっ
て、以下に説明する。
【００２４】半導体チップには１５０μmピッチで１６
０個の電極パッド８が形成されており、第1の単層配線
インターポーザ２によってアウターバンプパッド９のピ
ッチは３００μmに拡大され、第2の単層配線インターポ
ーザ２によってさらに６００μmピッチのアウターバン
プパッド９に拡大される。
０個の電極パッド８が形成されており、第1の単層配線
インターポーザ２によってアウターバンプパッド９のピ
ッチは３００μmに拡大され、第2の単層配線インターポ
ーザ２によってさらに６００μmピッチのアウターバン
プパッド９に拡大される。
【００２５】本実施例でアウターバンプパッド９間の間
隔をインナーバンプパッド１０の間隔の整数倍のピッチ
とするのは、整数倍でないと各単層配線インターポーザ
２間でのアウターバンプパッド９のピッチとインナーバ
ンプパッド１０のピッチ間にずれが生じ、所定の整然と
した配線パターンが得られないからである。
隔をインナーバンプパッド１０の間隔の整数倍のピッチ
とするのは、整数倍でないと各単層配線インターポーザ
２間でのアウターバンプパッド９のピッチとインナーバ
ンプパッド１０のピッチ間にずれが生じ、所定の整然と
した配線パターンが得られないからである。
【００２６】なお、ここでは導体層４が絶縁層５の一方
の面にのみ形成された単層配線インターポーザ２を用い
たが、絶縁層５の両面に導体層４が形成されたインター
ポーザを用いても同様の効果が得られることは言うまで
もない。また、単層配線インターポーザ２の導体層４、
および絶縁層５の材料は銅（Cu）およびガラスエポキシ
に限定する必要はなく、他の材料でも同様の効果が得ら
れる。
の面にのみ形成された単層配線インターポーザ２を用い
たが、絶縁層５の両面に導体層４が形成されたインター
ポーザを用いても同様の効果が得られることは言うまで
もない。また、単層配線インターポーザ２の導体層４、
および絶縁層５の材料は銅（Cu）およびガラスエポキシ
に限定する必要はなく、他の材料でも同様の効果が得ら
れる。
【００２７】また、半導体チップ１と単層配線インター
ポーザ２、および単層配線インターポーザ２間の接続
は、はんだバンプに限らず導電性樹脂接続やワイヤボン
ドによっても可能である。さらに、半導体チップ１と単
層配線インターポーザ２、および単層配線インターポー
ザ２間の接続は、同時に行うことによってより製造プロ
セスの簡略化が可能となる。
ポーザ２、および単層配線インターポーザ２間の接続
は、はんだバンプに限らず導電性樹脂接続やワイヤボン
ドによっても可能である。さらに、半導体チップ１と単
層配線インターポーザ２、および単層配線インターポー
ザ２間の接続は、同時に行うことによってより製造プロ
セスの簡略化が可能となる。
【００２８】前述の例では第1の単層配線インターポー
ザ２によって半導体チップ１の電極パッド８の１５０μ
mピッチは2倍の３００μmピッチに拡大されるが、2倍に
限らず整数倍であれば同様の効果が得られることは言う
までもない。
ザ２によって半導体チップ１の電極パッド８の１５０μ
mピッチは2倍の３００μmピッチに拡大されるが、2倍に
限らず整数倍であれば同様の効果が得られることは言う
までもない。
【００２９】実施の形態３．図２は、実施の形態３によ
る半導体パッケージを説明するための単層配線インター
ポーザ２の上面図（ａ）および断面図（ｂ）である。な
お、断面図（ｂ）では奥行き方向の構造は省略してい
る。なお本実施例では単層配線インターポーザ２を用い
る。図２において、1は半導体チップ、2は単層配線イン
ターポーザ、3はインナーバンプ、4は導体層、5は絶縁
層、6はアウターバンプ、7はモールド樹脂、8は電極パ
ッド、9はアウターバンプパッド、10はインナーバンプ
パッド、11は配線パターン、12はダミーバンプである。
る半導体パッケージを説明するための単層配線インター
ポーザ２の上面図（ａ）および断面図（ｂ）である。な
お、断面図（ｂ）では奥行き方向の構造は省略してい
る。なお本実施例では単層配線インターポーザ２を用い
る。図２において、1は半導体チップ、2は単層配線イン
ターポーザ、3はインナーバンプ、4は導体層、5は絶縁
層、6はアウターバンプ、7はモールド樹脂、8は電極パ
ッド、9はアウターバンプパッド、10はインナーバンプ
パッド、11は配線パターン、12はダミーバンプである。
【００３０】単層配線インターポーザ２（１４０mm×１
４０mm、厚さ０．１mm）は２５６個の０．６mmピッチの
アウターバンプパッド９を有する。このうち四隅の4個
づつ、すなわち合計16個のアウターバンプパッド１２は
配線を予定しないダミーバンプで、専ら応力緩和に用い
られる。単層配線インターポーザ２の外周部に沿ってア
ウターバンプパッド９（直径３００μm）を4列で配置
し、ダミーバンプ１２以外の２４０個のアウターバンプ
パッド９をアウターバンプパッド列の中央部に位置する
インナーバンプパッド１０に電気的に接続するため配線
パターンを設ける。つまりインナーバンプ６を接続する
ためのインナーバンプパッド１０（８０μm×８０μm）
が、一辺９．６mmの正方形の各辺上に１５０μmピッチ
で２４０個配置される。
４０mm、厚さ０．１mm）は２５６個の０．６mmピッチの
アウターバンプパッド９を有する。このうち四隅の4個
づつ、すなわち合計16個のアウターバンプパッド１２は
配線を予定しないダミーバンプで、専ら応力緩和に用い
られる。単層配線インターポーザ２の外周部に沿ってア
ウターバンプパッド９（直径３００μm）を4列で配置
し、ダミーバンプ１２以外の２４０個のアウターバンプ
パッド９をアウターバンプパッド列の中央部に位置する
インナーバンプパッド１０に電気的に接続するため配線
パターンを設ける。つまりインナーバンプ６を接続する
ためのインナーバンプパッド１０（８０μm×８０μm）
が、一辺９．６mmの正方形の各辺上に１５０μmピッチ
で２４０個配置される。
【００３１】この結果、図２（ａ）の上面図から明らか
なようにアウターバンプパッド９間を通る導体層４は単
層配線インターポーザ２上のすべての領域で等しく1本
となり、図５の従来例で示したようなアウターバンプパ
ッド間に配線を最大３本通さねばならない事態は解消さ
れるので、配線ルールによる製造上の制約を緩和でき
る。
なようにアウターバンプパッド９間を通る導体層４は単
層配線インターポーザ２上のすべての領域で等しく1本
となり、図５の従来例で示したようなアウターバンプパ
ッド間に配線を最大３本通さねばならない事態は解消さ
れるので、配線ルールによる製造上の制約を緩和でき
る。
【００３２】本実施例では、アウターバンプパッドが４
列の場合について説明したが、一般にアウターバンプパ
ッド９が２ｎ列、すなわち偶数列の場合はインナーバン
プパッド１０をアウターバンプパッド列のｎ番目とｎ＋
１番目の間に位置するようにすれば前述の実施例と同様
の効果が得られる。
列の場合について説明したが、一般にアウターバンプパ
ッド９が２ｎ列、すなわち偶数列の場合はインナーバン
プパッド１０をアウターバンプパッド列のｎ番目とｎ＋
１番目の間に位置するようにすれば前述の実施例と同様
の効果が得られる。
【００３３】一方、アウターバンプパッド９が２ｎ＋１
列、すなわち奇数列の場合はインナーバンプパッド１０
をアウターバンプパッド列のｎ番目とｎ＋１番目あるい
はｎ＋１番目とｎ＋２番目の間に位置するようにすれ
ば、前述のアウターバンプパッド列が遇数列の場合と同
様の効果が得られる。
列、すなわち奇数列の場合はインナーバンプパッド１０
をアウターバンプパッド列のｎ番目とｎ＋１番目あるい
はｎ＋１番目とｎ＋２番目の間に位置するようにすれ
ば、前述のアウターバンプパッド列が遇数列の場合と同
様の効果が得られる。
【００３４】実施の形態４．実施の形態４では、単層配
線インターポーザ２上の配線パターンの複雑化を緩和す
るために、半導体チップ中の各機能毎に配置された電極
パッド８に対してマザーボード側で接続部分を所定箇所
に位置するよう設計する従来方法に代えて、マザーボー
ド側の接続部分の配置を元に半導体チップの電極パッド
８の位置を決める方法を示したものである。以下図３に
基づいて説明する。
線インターポーザ２上の配線パターンの複雑化を緩和す
るために、半導体チップ中の各機能毎に配置された電極
パッド８に対してマザーボード側で接続部分を所定箇所
に位置するよう設計する従来方法に代えて、マザーボー
ド側の接続部分の配置を元に半導体チップの電極パッド
８の位置を決める方法を示したものである。以下図３に
基づいて説明する。
【００３５】図3の単層配線インターポーザ２では、半
導体チップ側の電極パッド８をマザーボード上の対応電
極パッドに容易に接続できるよう、予め所定の配置に設
計している。図３の実施例では内周側のアウターバンプ
パッド９に接続する電極パッドを電源線１３（図中の
○）あるいはグランド線１４（図中の●）に優先的に割
り当てるよう、予め半導体チップの電極パッド配置を設
計している。よってマザーボード側で電源線１３あるい
はグランド線１４をひとまとめにして短絡できるので、
マザーボード上の配線は非常に単純化される。
導体チップ側の電極パッド８をマザーボード上の対応電
極パッドに容易に接続できるよう、予め所定の配置に設
計している。図３の実施例では内周側のアウターバンプ
パッド９に接続する電極パッドを電源線１３（図中の
○）あるいはグランド線１４（図中の●）に優先的に割
り当てるよう、予め半導体チップの電極パッド配置を設
計している。よってマザーボード側で電源線１３あるい
はグランド線１４をひとまとめにして短絡できるので、
マザーボード上の配線は非常に単純化される。
【００３６】また、信号線が外周側のアウターバンプパ
ッド９に集中するよう半導体チップを設計しているの
で、配線ルールが単純化され、この結果、マザーボード
上の配線の表層の導体層のみで最適な配線が可能とな
る。すなわちマザーボード上の配線の自由度が高くな
り、装置小型化・軽量化などに対応しやすくなる。
ッド９に集中するよう半導体チップを設計しているの
で、配線ルールが単純化され、この結果、マザーボード
上の配線の表層の導体層のみで最適な配線が可能とな
る。すなわちマザーボード上の配線の自由度が高くな
り、装置小型化・軽量化などに対応しやすくなる。
【００３７】
【発明の効果】本発明に係る半導体パッケージによれ
ば、所定ピッチの電極パッドを有する半導体チップと、
前記半導体チップの電極パッドに対しアウターバンプパ
ッドを介して順次階層的に接続され、前記各層のアウタ
ーバンプパッドの間隔が前層のアウターバンプパッドの
間隔より大きく設定された複数の単層配線インターポー
ザと、を備えることとしたので、多層配線パターンを用
いる必要がなくなるため、半導体パッケージの歩留りが
改善する効果がある。
ば、所定ピッチの電極パッドを有する半導体チップと、
前記半導体チップの電極パッドに対しアウターバンプパ
ッドを介して順次階層的に接続され、前記各層のアウタ
ーバンプパッドの間隔が前層のアウターバンプパッドの
間隔より大きく設定された複数の単層配線インターポー
ザと、を備えることとしたので、多層配線パターンを用
いる必要がなくなるため、半導体パッケージの歩留りが
改善する効果がある。
【００３８】また本発明に係る半導体パッケージによれ
ば、前記各単層配線インターポーザを、一層の絶縁層
と、前記絶縁層の一表面に形成された導体層と、前記絶
縁層の他の表面に所定間隔で形成され前記導体層と接続
されたアウターバンプと、で構成することとしたので、
多層配線パターンを用いる必要がなくなるため、半導体
パッケージの歩留りが改善する効果がある。
ば、前記各単層配線インターポーザを、一層の絶縁層
と、前記絶縁層の一表面に形成された導体層と、前記絶
縁層の他の表面に所定間隔で形成され前記導体層と接続
されたアウターバンプと、で構成することとしたので、
多層配線パターンを用いる必要がなくなるため、半導体
パッケージの歩留りが改善する効果がある。
【００３９】また本発明に係る半導体パッケージによれ
ば、前記複数の単層配線インターポーザにおけるアウタ
ーバンプパッドの間隔が前記半導体チップの電極パッド
の間隔の整数倍であることとしたので、アウターバンプ
パッド間の配線ピッチが緩和される結果、配線ルールに
よる制約を低減できる効果がある。
ば、前記複数の単層配線インターポーザにおけるアウタ
ーバンプパッドの間隔が前記半導体チップの電極パッド
の間隔の整数倍であることとしたので、アウターバンプ
パッド間の配線ピッチが緩和される結果、配線ルールに
よる制約を低減できる効果がある。
【００４０】また本発明に係る半導体パッケージによれ
ば、単層配線インターポーザの外周部に沿ってほぼ等間
隔に２ｎ列に配列されたアウターバンプパッド列と、ｎ
番目とｎ＋１番目のアウターバンプパッド列の間に位置
するインナーバンプパッド列と、を備えた単層配線イン
ターポーザを用いたので、アウターバンプパッド間の配
線ピッチが緩和される結果、配線ルールによる制約を低
減できる効果がある。
ば、単層配線インターポーザの外周部に沿ってほぼ等間
隔に２ｎ列に配列されたアウターバンプパッド列と、ｎ
番目とｎ＋１番目のアウターバンプパッド列の間に位置
するインナーバンプパッド列と、を備えた単層配線イン
ターポーザを用いたので、アウターバンプパッド間の配
線ピッチが緩和される結果、配線ルールによる制約を低
減できる効果がある。
【００４１】また本発明に係る半導体パッケージによれ
ば、単層配線インターポーザの外周部に沿ってほぼ等間
隔に２ｎ＋１列に配列されたアウターバンプパッド列
と、ｎ番目とｎ＋１番目あるいはｎ＋１番目とｎ＋２番
目のアウターバンプパッド列の間に位置するインナーバ
ンプパッド列を備えた単層配線インターポーザを用いた
ので、アウターバンプパッド間の配線ピッチが緩和され
る結果、配線ルールによる制約を低減できる効果があ
る。
ば、単層配線インターポーザの外周部に沿ってほぼ等間
隔に２ｎ＋１列に配列されたアウターバンプパッド列
と、ｎ番目とｎ＋１番目あるいはｎ＋１番目とｎ＋２番
目のアウターバンプパッド列の間に位置するインナーバ
ンプパッド列を備えた単層配線インターポーザを用いた
ので、アウターバンプパッド間の配線ピッチが緩和され
る結果、配線ルールによる制約を低減できる効果があ
る。
【００４２】また本発明に係る半導体チップによれば、
マザーボード側の回路配置により予め各機能が予定され
た各アウターバンプパッドの配置に基づき半導体チップ
側の電極パッドの位置を決定することとしたので、マザ
ーボード上の配線の自由度が高くなり、装置小型化・軽
量化などに対応しやすくなる効果がある。
マザーボード側の回路配置により予め各機能が予定され
た各アウターバンプパッドの配置に基づき半導体チップ
側の電極パッドの位置を決定することとしたので、マザ
ーボード上の配線の自由度が高くなり、装置小型化・軽
量化などに対応しやすくなる効果がある。
【図１】 実施の形態１による半導体パッケージを説明
するための断面図である。
するための断面図である。
【図２】 実施の形態３による半導体パッケージを説明
するための単層配線インターポーザの上面図（ａ）およ
び断面図（ｂ）である。
するための単層配線インターポーザの上面図（ａ）およ
び断面図（ｂ）である。
【図３】 実施の形態４による半導体パッケージを説明
するための単層配線インターポーザの上面図（ａ）およ
び断面図（ｂ）である。
するための単層配線インターポーザの上面図（ａ）およ
び断面図（ｂ）である。
【図４】 従来の半導体パッケージを説明するための図
である。
である。
【図５】 従来の半導体パッケージを説明するための図
である。
である。
【図６】 従来の半導体パッケージを説明するための図
である。
である。
1 半導体チップ、2 単層配線インターポーザ、3 イ
ンナーバンプ、4 導体層、5 絶縁層、6 アウターバ
ンプ、7 モールド樹脂、8 電極パッド、9 アウター
バンプパッド、10 インナーバンプパッド、11 配線パ
ターン、12 ダミーバンプ、13 電源線、14 グランド
線、15 多層配線インターポーザ
ンナーバンプ、4 導体層、5 絶縁層、6 アウターバ
ンプ、7 モールド樹脂、8 電極パッド、9 アウター
バンプパッド、10 インナーバンプパッド、11 配線パ
ターン、12 ダミーバンプ、13 電源線、14 グランド
線、15 多層配線インターポーザ
Claims (6)
- 【請求項１】 所定ピッチの電極パッドを有する半導体
チップと、前記半導体チップの電極パッドに対しアウタ
ーバンプパッドを介して順次階層的に接続され、前記各
層のアウターバンプパッドの間隔が前層のアウターバン
プパッドの間隔より大きく設定された複数の単層配線イ
ンターポーザと、を備えたことを特徴とする半導体パッ
ケージ。 - 【請求項２】 前記各単層配線インターポーザは、一層
の絶縁層と、前記絶縁層の一表面に形成された導体層
と、前記絶縁層の他の表面に所定間隔で形成され前記導
体層と接続されたアウターバンプと、で構成されたこと
を特徴とする請求項１項記載の半導体パッケージ。 - 【請求項３】 前記複数の単層配線インターポーザにお
けるアウターバンプパッドの間隔が前記半導体チップの
電極パッドの間隔の整数倍であることを特徴とする請求
項1記載の半導体パッケージ。 - 【請求項４】 半導体チップと、単層配線インターポー
ザの外周部に沿ってほぼ等間隔に２ｎ列に配列されたア
ウターバンプパッド列および外周部からｎ番目とｎ＋１
番目のアウターバンプパッド列の間に位置するインナー
バンプパッド列を有する単層配線インターポーザと、を
備えたことを特徴とする半導体パッケージ。 - 【請求項５】 半導体チップと、単層配線インターポー
ザの外周部に沿ってほぼ等間隔に２ｎ＋１列に配列され
たアウターバンプパッド列およびｎ番目とｎ＋１番目あ
るいはｎ＋１番目とｎ＋２番目のアウターバンプパッド
列の間に位置するインナーバンプパッド列を有する単層
配線インターポーザを備えたことを特徴とする半導体パ
ッケージ。 - 【請求項６】 マザーボード側の回路配置により予め各
機能が予定された各アウターバンプパッドの配置に基づ
き電極パッドの位置が決定されたことを特徴とする半導
体チップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000136979A JP2001319997A (ja) | 2000-05-10 | 2000-05-10 | 半導体パッケージおよび半導体チップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000136979A JP2001319997A (ja) | 2000-05-10 | 2000-05-10 | 半導体パッケージおよび半導体チップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001319997A true JP2001319997A (ja) | 2001-11-16 |
Family
ID=18644842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000136979A Pending JP2001319997A (ja) | 2000-05-10 | 2000-05-10 | 半導体パッケージおよび半導体チップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001319997A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003017530A (ja) * | 2001-06-28 | 2003-01-17 | Hitachi Ltd | 半導体装置およびその実装方法 |
| US6940176B2 (en) | 2002-05-21 | 2005-09-06 | United Microelectronics Corp. | Solder pads for improving reliability of a package |
| JP2005241457A (ja) * | 2004-02-26 | 2005-09-08 | Hamamatsu Photonics Kk | 赤外線センサ及びその製造方法 |
| JP2006073651A (ja) * | 2004-08-31 | 2006-03-16 | Fujitsu Ltd | 半導体装置 |
| US7087988B2 (en) | 2002-07-30 | 2006-08-08 | Kabushiki Kaisha Toshiba | Semiconductor packaging apparatus |
| JP2007158180A (ja) * | 2005-12-07 | 2007-06-21 | Yazaki Corp | 基板ユニット |
-
2000
- 2000-05-10 JP JP2000136979A patent/JP2001319997A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003017530A (ja) * | 2001-06-28 | 2003-01-17 | Hitachi Ltd | 半導体装置およびその実装方法 |
| US6940176B2 (en) | 2002-05-21 | 2005-09-06 | United Microelectronics Corp. | Solder pads for improving reliability of a package |
| US7087988B2 (en) | 2002-07-30 | 2006-08-08 | Kabushiki Kaisha Toshiba | Semiconductor packaging apparatus |
| JP2005241457A (ja) * | 2004-02-26 | 2005-09-08 | Hamamatsu Photonics Kk | 赤外線センサ及びその製造方法 |
| JP2006073651A (ja) * | 2004-08-31 | 2006-03-16 | Fujitsu Ltd | 半導体装置 |
| JP2007158180A (ja) * | 2005-12-07 | 2007-06-21 | Yazaki Corp | 基板ユニット |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4592122B2 (ja) | パッケージ層の数を削減したフリップチップ・パッケージ | |
| US7129574B2 (en) | Multi-power ring chip scale package for system level integration | |
| JP5514560B2 (ja) | 半導体装置 | |
| JP5096683B2 (ja) | 半導体装置 | |
| US20070158857A1 (en) | Semiconductor device having a plurality of semiconductor constructs | |
| EP0226433B1 (en) | High density printed wiring board | |
| JP2003110084A (ja) | 半導体装置 | |
| KR20100002113A (ko) | 반도체장치 및 반도체 집적회로 | |
| JP2002190568A (ja) | 半導体チップ，半導体チップ群及びマルチチップモジュール | |
| US6768206B2 (en) | Organic substrate for flip chip bonding | |
| JP2010287710A (ja) | 半導体装置およびその製造方法 | |
| US5650660A (en) | Circuit pattern for a ball grid array integrated circuit package | |
| JP2005150248A (ja) | 半導体集積回路装置 | |
| JP2003529203A (ja) | 配線層当たりの信号ライン数を最大化するための変動ピッチ・コンタクト・アレイを有する集積回路および／またはパッケージ | |
| US20120228763A1 (en) | Semiconductor device and manufacturing method thereof | |
| JP2001319997A (ja) | 半導体パッケージおよび半導体チップ | |
| JP7273654B2 (ja) | 半導体装置、その製造方法および電子装置 | |
| JP2007266492A (ja) | パッケージ基板の製造方法及びパッケージ基板 | |
| JPS5854661A (ja) | 多層セラミツク半導体パツケ−ジ | |
| US6603199B1 (en) | Integrated circuit package having die with staggered bond pads and die pad assignment methodology for assembly of staggered die in single-tier ebga packages | |
| KR100725517B1 (ko) | 본딩 패드와 볼 랜드가 복수 층에 형성된 다층 배선 기판및 이를 이용한 반도체 패키지 구조 | |
| JP2011222901A (ja) | 半導体装置 | |
| JP3869220B2 (ja) | 半導体装置 | |
| JP2002270723A (ja) | 半導体装置、半導体チップおよび実装基板 | |
| JP2012204575A (ja) | 半導体装置 |