JP2003017530A - 半導体装置およびその実装方法 - Google Patents
半導体装置およびその実装方法Info
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Landscapes
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 アンダーフィル材の塗れ広がりを一様にする
ことで充填性を向上させ、また応力集中を緩和すること
ができ、さらにパッケージに方向性を持たせることがで
きる半導体装置を提供する。 【解決手段】 ウェハの状態で所定の回路および複数の
バンプが形成されるＷＰＰであって、複数のバンプがチ
ップ上にアレイ状に配置されたパッケージ１から構成さ
れ、このパッケージ１の複数のバンプ２は、所定の回路
に電気的に接続された正規のバンプ２ａと、電気的には
未接続なダミーバンプ２ｂからなり、正規のバンプ２ａ
が１８行×１８列のフルマトリクスのコーナー部を除い
た外周５列に配置され、ダミーバンプ２ｂが中央部の８
行×８列と１８行×１８列のコーナー部に配置され、正
規のバンプ２ａが不要となった中央部の空きスペースに
もダミーバンプ２ｂを設けることでアンダーフィル材の
塗れ広がりが一様になる。
ことで充填性を向上させ、また応力集中を緩和すること
ができ、さらにパッケージに方向性を持たせることがで
きる半導体装置を提供する。 【解決手段】 ウェハの状態で所定の回路および複数の
バンプが形成されるＷＰＰであって、複数のバンプがチ
ップ上にアレイ状に配置されたパッケージ１から構成さ
れ、このパッケージ１の複数のバンプ２は、所定の回路
に電気的に接続された正規のバンプ２ａと、電気的には
未接続なダミーバンプ２ｂからなり、正規のバンプ２ａ
が１８行×１８列のフルマトリクスのコーナー部を除い
た外周５列に配置され、ダミーバンプ２ｂが中央部の８
行×８列と１８行×１８列のコーナー部に配置され、正
規のバンプ２ａが不要となった中央部の空きスペースに
もダミーバンプ２ｂを設けることでアンダーフィル材の
塗れ広がりが一様になる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特にウェハレベルＣＳＰ（ＣｈｉｐＳｉｚ
ｅ Ｐａｃｋａｇｅ）や、ＷＰＰ（Ｗａｆｅｒ Ｐｒｏ
ｃｅｓｓ Ｐａｃｋａｇｅ）のバンプレイアウト設計に
適用して有効な技術に関する。
技術に関し、特にウェハレベルＣＳＰ（ＣｈｉｐＳｉｚ
ｅ Ｐａｃｋａｇｅ）や、ＷＰＰ（Ｗａｆｅｒ Ｐｒｏ
ｃｅｓｓ Ｐａｃｋａｇｅ）のバンプレイアウト設計に
適用して有効な技術に関する。
【０００２】
【従来の技術】本発明者が検討した技術として、半導体
装置の製造技術に関し、ウェハレベルＣＳＰやＷＰＰに
ついては、以下のような技術が考えられる。このウェハ
レベルＣＳＰやＷＰＰは、ウェハ状態で後工程と呼ばれ
る加工処理を行うウェハレベルパッケージング技術であ
り、チップとほぼ同じ外形寸法のＬＳＩパッケージとし
て形成される。
装置の製造技術に関し、ウェハレベルＣＳＰやＷＰＰに
ついては、以下のような技術が考えられる。このウェハ
レベルＣＳＰやＷＰＰは、ウェハ状態で後工程と呼ばれ
る加工処理を行うウェハレベルパッケージング技術であ
り、チップとほぼ同じ外形寸法のＬＳＩパッケージとし
て形成される。
【０００３】なお、このようなウェハレベルパッケージ
ング技術に関しては、たとえば２０００年７月２８日、
株式会社工業調査会発行、社団法人エレクトロニクス実
装学会編の「エレクトロニクス実装大事典」Ｐ５２５に
記載される技術などが挙げられる。
ング技術に関しては、たとえば２０００年７月２８日、
株式会社工業調査会発行、社団法人エレクトロニクス実
装学会編の「エレクトロニクス実装大事典」Ｐ５２５に
記載される技術などが挙げられる。
【０００４】
【発明が解決しようとする課題】ところで、前記のよう
なウェハレベルパッケージング技術について、本発明者
が検討した結果、以下のようなことが明らかとなった。
たとえば、前記のようなウェハレベルＣＳＰやＷＰＰに
おいては、その開発にあたり、バンプの配置を１６行×
１６列のフルマトリクス配置（２５６個）から１８行×
１８列の外周５列配置（２５６＋４（ダミーバンプまた
は未配置）個）に変更する必要性が生じている。この際
に、中心の８行×８列は空きスペースとなるため、バン
プがないことからアンダーフィル材の充填性に悪影響が
生じることが考えられる。
なウェハレベルパッケージング技術について、本発明者
が検討した結果、以下のようなことが明らかとなった。
たとえば、前記のようなウェハレベルＣＳＰやＷＰＰに
おいては、その開発にあたり、バンプの配置を１６行×
１６列のフルマトリクス配置（２５６個）から１８行×
１８列の外周５列配置（２５６＋４（ダミーバンプまた
は未配置）個）に変更する必要性が生じている。この際
に、中心の８行×８列は空きスペースとなるため、バン
プがないことからアンダーフィル材の充填性に悪影響が
生じることが考えられる。
【０００５】また、バンプ配置がパッケージのコーナー
部に位置するバンプは応力が集中するため、アクティブ
バンプが配置された場合の影響を考慮する必要がある。
さらに、半導体装置のウェハレベルＣＳＰ化、ＷＰＰ化
にあたり、外形がほぼ正方形であることから、実装装置
でパッケージの方向性を認識可能とすることも必要であ
る。
部に位置するバンプは応力が集中するため、アクティブ
バンプが配置された場合の影響を考慮する必要がある。
さらに、半導体装置のウェハレベルＣＳＰ化、ＷＰＰ化
にあたり、外形がほぼ正方形であることから、実装装置
でパッケージの方向性を認識可能とすることも必要であ
る。
【０００６】そこで、本発明者は、アンダーフィル材の
充填性への悪影響、アクティブバンプへの応力集中、パ
ッケージの方向性の認識の３点に着目し、バンプ配置を
工夫することで、課題である３点に対処することが可能
となることを見出した。
充填性への悪影響、アクティブバンプへの応力集中、パ
ッケージの方向性の認識の３点に着目し、バンプ配置を
工夫することで、課題である３点に対処することが可能
となることを見出した。
【０００７】そこで、本発明の目的は、アンダーフィル
材の塗れ広がりを一様にすることで充填性を向上させる
ことができる半導体装置を提供するものである。
材の塗れ広がりを一様にすることで充填性を向上させる
ことができる半導体装置を提供するものである。
【０００８】また、本発明の他の目的は、バンプ配置に
おいて、コーナーバンプをダミーバンプ、あるいは未配
置とすることで応力集中を緩和することができる半導体
装置を提供するものである。
おいて、コーナーバンプをダミーバンプ、あるいは未配
置とすることで応力集中を緩和することができる半導体
装置を提供するものである。
【０００９】また、本発明のさらに他の目的は、４箇所
のコーナーバンプに関して、少なくとも１〜３個のバン
プを配置してバンプ配置の対称性をなくし、パッケージ
に方向性を持たせることができる半導体装置を提供する
ものである。
のコーナーバンプに関して、少なくとも１〜３個のバン
プを配置してバンプ配置の対称性をなくし、パッケージ
に方向性を持たせることができる半導体装置を提供する
ものである。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１２】すなわち、本発明による半導体装置は、ウ
ェハの状態で所定の回路および複数の外部端子が形成さ
れるウェハレベルＣＳＰやＷＰＰに適用され、複数の外
部端子であるバンプがチップ上にアレイ状に配置された
パッケージを有し、複数のバンプは所定の回路に電気的
に接続された第１バンプおよび電気的には未接続な第２
バンプを有し、第１バンプを配置した空き領域に第２バ
ンプを配置するものである。
ェハの状態で所定の回路および複数の外部端子が形成さ
れるウェハレベルＣＳＰやＷＰＰに適用され、複数の外
部端子であるバンプがチップ上にアレイ状に配置された
パッケージを有し、複数のバンプは所定の回路に電気的
に接続された第１バンプおよび電気的には未接続な第２
バンプを有し、第１バンプを配置した空き領域に第２バ
ンプを配置するものである。
【００１３】さらに、前記半導体装置において、第２バ
ンプをアレイ状の中央部に配置するものである。すなわ
ち、バンプ配置の結果、バンプが不要となった中央部の
空きスペースにも電気的に未接続なダミーバンプを設
け、樹脂封止材であるアンダーフィル材の塗れ広がりを
一様にすることで充填性を向上させるようにしたもので
ある。
ンプをアレイ状の中央部に配置するものである。すなわ
ち、バンプ配置の結果、バンプが不要となった中央部の
空きスペースにも電気的に未接続なダミーバンプを設
け、樹脂封止材であるアンダーフィル材の塗れ広がりを
一様にすることで充填性を向上させるようにしたもので
ある。
【００１４】また、前記半導体装置において、第２バン
プをアレイ状の角部に配置するものである。すなわち、
バンプ配置のうち、アレイ状の角部のコーナーバンプを
ダミーバンプとすることで、コーナー部に集中する応力
対策を施すようにしたものである。あるいは、アレイ状
の角部に第２バンプを配置しない構造においても、同様
に応力対策を施すことができるようになる。
プをアレイ状の角部に配置するものである。すなわち、
バンプ配置のうち、アレイ状の角部のコーナーバンプを
ダミーバンプとすることで、コーナー部に集中する応力
対策を施すようにしたものである。あるいは、アレイ状
の角部に第２バンプを配置しない構造においても、同様
に応力対策を施すことができるようになる。
【００１５】さらに、前記半導体装置において、アレイ
状の角部に配置されるべき４個の第２バンプのうち、少
なくとも１〜３個の第２バンプを配置するものである。
すなわち、コーナーバンプの４箇所のうち、少なくとも
１〜３個のバンプを配置してバンプ配置の対称性をなく
し、パッケージに方向性を持たせるようにしたものであ
る。
状の角部に配置されるべき４個の第２バンプのうち、少
なくとも１〜３個の第２バンプを配置するものである。
すなわち、コーナーバンプの４箇所のうち、少なくとも
１〜３個のバンプを配置してバンプ配置の対称性をなく
し、パッケージに方向性を持たせるようにしたものであ
る。
【００１６】また、本発明による半導体装置の実装方法
は、ウェハの状態で形成された所定の回路に電気的に接
続された第１バンプおよび電気的には未接続な第２バン
プを有し、第１バンプを配置した空き領域に第２バンプ
が配置されているパッケージを用意し、このパッケージ
を実装基板に実装し、パッケージのバンプと実装基板の
パッドとを電気的に接続し、パッケージと実装基板との
接続部分に樹脂封止材を供給し、この樹脂封止材の塗れ
広がりを一様にしてパッケージのバンプと実装基板のパ
ッドとの接続部分を封止する、各工程を有するものであ
る。
は、ウェハの状態で形成された所定の回路に電気的に接
続された第１バンプおよび電気的には未接続な第２バン
プを有し、第１バンプを配置した空き領域に第２バンプ
が配置されているパッケージを用意し、このパッケージ
を実装基板に実装し、パッケージのバンプと実装基板の
パッドとを電気的に接続し、パッケージと実装基板との
接続部分に樹脂封止材を供給し、この樹脂封止材の塗れ
広がりを一様にしてパッケージのバンプと実装基板のパ
ッドとの接続部分を封止する、各工程を有するものであ
る。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００１８】（実施の形態１）まず、図１および図２に
より、本発明の実施の形態１の半導体装置の一例の構成
を説明する。図１は本実施の形態の半導体装置を示す平
面図、図２は図１の半導体装置の断面図であり、それぞ
れ（ａ）はＡ−Ａ’切断線、（ｂ）はＢ−Ｂ’切断線、
（ｃ）はＣ−Ｃ’切断線による断面図である。
より、本発明の実施の形態１の半導体装置の一例の構成
を説明する。図１は本実施の形態の半導体装置を示す平
面図、図２は図１の半導体装置の断面図であり、それぞ
れ（ａ）はＡ−Ａ’切断線、（ｂ）はＢ−Ｂ’切断線、
（ｃ）はＣ−Ｃ’切断線による断面図である。
【００１９】本実施の形態の半導体装置は、たとえばウ
ェハの状態で所定の回路および複数のバンプが形成され
るＷＰＰとされ、複数のバンプがチップ上にアレイ状に
配置されたパッケージ１から構成されている。ここで
は、ＷＰＰのウェハレベルパッケージング技術におい
て、チップにバンプが形成されている状態をパッケージ
と呼ぶものとする。
ェハの状態で所定の回路および複数のバンプが形成され
るＷＰＰとされ、複数のバンプがチップ上にアレイ状に
配置されたパッケージ１から構成されている。ここで
は、ＷＰＰのウェハレベルパッケージング技術におい
て、チップにバンプが形成されている状態をパッケージ
と呼ぶものとする。
【００２０】パッケージ１は、ウェハの状態で所定の回
路が形成され、さらに通常の製造プロセスでは後工程で
実施されていたバンプ形成などもウェハの状態で行われ
る半導体装置であり、複数のバンプ２がアレイ状に配置
されている。これらの複数のバンプ２は、所定の回路に
電気的に接続された正規のバンプ２ａと、所定の回路に
電気的には未接続なダミーバンプ２ｂからなり、たとえ
ば図１においては、正規のバンプ２ａが１８行×１８列
のフルマトリクスのコーナー部を除いた外周５列に配置
（２５６個）され、ダミーバンプ２ｂが中央部の８行×
８列の空きスペースと１８行×１８列のコーナー部に配
置（６４＋４個）されている。このダミーバンプ２ｂ
は、特にパッケージ１として製品化された段階で電気的
に未接続なバンプを意味する。
路が形成され、さらに通常の製造プロセスでは後工程で
実施されていたバンプ形成などもウェハの状態で行われ
る半導体装置であり、複数のバンプ２がアレイ状に配置
されている。これらの複数のバンプ２は、所定の回路に
電気的に接続された正規のバンプ２ａと、所定の回路に
電気的には未接続なダミーバンプ２ｂからなり、たとえ
ば図１においては、正規のバンプ２ａが１８行×１８列
のフルマトリクスのコーナー部を除いた外周５列に配置
（２５６個）され、ダミーバンプ２ｂが中央部の８行×
８列の空きスペースと１８行×１８列のコーナー部に配
置（６４＋４個）されている。このダミーバンプ２ｂ
は、特にパッケージ１として製品化された段階で電気的
に未接続なバンプを意味する。
【００２１】以上のように構成されるパッケージ１は、
後述する実装基板に実装され、パッケージ１のバンプ２
と実装基板のパッドとが電気的に接続され、さらにパッ
ケージ１と実装基板との接続部分に樹脂封止材が供給さ
れ、この樹脂封止材の塗れ広がりを一様にしてパッケー
ジ１のバンプ２と実装基板のパッドとの接続部分が封止
される実装構造となっている。
後述する実装基板に実装され、パッケージ１のバンプ２
と実装基板のパッドとが電気的に接続され、さらにパッ
ケージ１と実装基板との接続部分に樹脂封止材が供給さ
れ、この樹脂封止材の塗れ広がりを一様にしてパッケー
ジ１のバンプ２と実装基板のパッドとの接続部分が封止
される実装構造となっている。
【００２２】次に、図３および図４により、本実施の形
態の半導体装置の製造方法の一例を説明する。図３およ
び図４は本実施の形態の半導体装置の製造方法を示すフ
ロー図であり、右側の図は左側の各工程に対応する半導
体装置の断面図をそれぞれ示す。
態の半導体装置の製造方法の一例を説明する。図３およ
び図４は本実施の形態の半導体装置の製造方法を示すフ
ロー図であり、右側の図は左側の各工程に対応する半導
体装置の断面図をそれぞれ示す。
【００２３】（１）ポリイミド樹脂塗布工程（ステップ
Ｓ１） この工程では、たとえばシリコン（Ｓｉ）基板のウェハ
１１に所定の回路が形成され、この回路の内部端子がア
ルミニウム（Ａｌ）により形成され、この内部端子を露
出するようにパッシベーション膜１２が形成されている
状態に対して実施する。まず、パッシベーション膜１２
の表面上に感光性のポリイミド樹脂を塗布し、このポリ
イミド樹脂による絶縁層１３の内部端子の部分をフォト
リソグラフィ技術により開口し、そして絶縁層１３のベ
ーク処理を行う。
Ｓ１） この工程では、たとえばシリコン（Ｓｉ）基板のウェハ
１１に所定の回路が形成され、この回路の内部端子がア
ルミニウム（Ａｌ）により形成され、この内部端子を露
出するようにパッシベーション膜１２が形成されている
状態に対して実施する。まず、パッシベーション膜１２
の表面上に感光性のポリイミド樹脂を塗布し、このポリ
イミド樹脂による絶縁層１３の内部端子の部分をフォト
リソグラフィ技術により開口し、そして絶縁層１３のベ
ーク処理を行う。
【００２４】（２）シード層形成工程（ステップＳ２）
この工程では、ポリイミド樹脂による絶縁層１３の表面
上にクロム（Ｃｒ）−銅（Ｃｕ）からなるシード層１４
を形成する。このシード層１４は、スパッタリングを行
うためのスパッタ膜となる。
上にクロム（Ｃｒ）−銅（Ｃｕ）からなるシード層１４
を形成する。このシード層１４は、スパッタリングを行
うためのスパッタ膜となる。
【００２５】（３）再配線層形成工程（ステップＳ３）
この工程では、シード層１４の表面上に銅（Ｃｕ）−ニ
ッケル（Ｎｉ）によるめっき処理を施して再配線層１５
を形成する。
ッケル（Ｎｉ）によるめっき処理を施して再配線層１５
を形成する。
【００２６】（４）ポリイミド樹脂塗布工程（ステップ
Ｓ４） この工程では、再配線層１５の表面上に感光性のポリイ
ミド樹脂を塗布し、このポリイミド樹脂による絶縁層１
６の電極の部分をフォトリソグラフィ技術により開口
し、そして絶縁層１６のベーク処理を行う。
Ｓ４） この工程では、再配線層１５の表面上に感光性のポリイ
ミド樹脂を塗布し、このポリイミド樹脂による絶縁層１
６の電極の部分をフォトリソグラフィ技術により開口
し、そして絶縁層１６のベーク処理を行う。
【００２７】（５）めっき処理工程（ステップＳ５）
この工程では、ポリイミド樹脂による絶縁層１６から露
出された電極の部分に金（Ａｕ）によるめっき処理を施
してめっき層１７を形成する。
出された電極の部分に金（Ａｕ）によるめっき処理を施
してめっき層１７を形成する。
【００２８】（６）プローブテスト工程（ステップＳ
６） この工程では、金によるめっき層１７が形成された電極
にプローブ針を接触させ、プローブ針に接続されたプロ
ーバによりウェハ１１の各チップ毎にプローブテストを
行う。このプローブテストには、ＤＣテスト、ＡＣテス
トや機能試験などがある。
６） この工程では、金によるめっき層１７が形成された電極
にプローブ針を接触させ、プローブ針に接続されたプロ
ーバによりウェハ１１の各チップ毎にプローブテストを
行う。このプローブテストには、ＤＣテスト、ＡＣテス
トや機能試験などがある。
【００２９】（７）バンプ形成工程（ステップＳ７）
この工程では、ウェハ１１の各チップの電極上にはんだ
ボールからなるバンプ２を形成する。このバンプ２に
は、所定の回路に電気的に接続された正規のバンプ２ａ
と、電気的には未接続なダミーバンプ２ｂとがあり、正
規のバンプ２ａが外部端子となる。
ボールからなるバンプ２を形成する。このバンプ２に
は、所定の回路に電気的に接続された正規のバンプ２ａ
と、電気的には未接続なダミーバンプ２ｂとがあり、正
規のバンプ２ａが外部端子となる。
【００３０】（８）ダイシング工程（ステップＳ８）
この工程では、ウェハ１１を各チップ毎にダイシング
し、チップ毎に個別に切り離す。
し、チップ毎に個別に切り離す。
【００３１】（９）テスト工程（ステップＳ９）
この工程では、個別に切り離されたチップの最終テスト
を行い、良品を製品として出荷する。この製品は、前述
した図１および図２のような形状のパッケージ１とな
る。
を行い、良品を製品として出荷する。この製品は、前述
した図１および図２のような形状のパッケージ１とな
る。
【００３２】次に、図５により、本実施の形態の半導体
装置の実装方法の一例を説明する。図５は本実施の形態
の半導体装置の実装方法を示すフロー図であり、右側の
図は左側の各工程に対応する半導体装置の断面図をそれ
ぞれ示す。
装置の実装方法の一例を説明する。図５は本実施の形態
の半導体装置の実装方法を示すフロー図であり、右側の
図は左側の各工程に対応する半導体装置の断面図をそれ
ぞれ示す。
【００３３】（１）用意工程（ステップＳ１１）
この工程では、ウェハの状態で形成された所定の回路に
電気的に接続された正規のバンプ２ａと、電気的には未
接続なダミーバンプ２ｂを有し、正規のバンプ２ａを配
置した空き領域にダミーバンプ２ｂが配置されているパ
ッケージ１や、実装基板３などを用意する。
電気的に接続された正規のバンプ２ａと、電気的には未
接続なダミーバンプ２ｂを有し、正規のバンプ２ａを配
置した空き領域にダミーバンプ２ｂが配置されているパ
ッケージ１や、実装基板３などを用意する。
【００３４】（２）実装工程（ステップＳ１２）
この工程では、パッケージ１を実装基板３に実装し、パ
ッケージ１のバンプ２と実装基板３のパッドとを電気的
に接続する。
ッケージ１のバンプ２と実装基板３のパッドとを電気的
に接続する。
【００３５】（３）封止工程（ステップＳ１３）
この工程では、前記の製造方法により完成された、パッ
ケージ１と実装基板３との接続部分に樹脂封止材のアン
ダーフィル材４を供給し、パッケージ１のバンプ２と実
装基板３のパッドとの接続部分、パッケージ１の側面部
分を封止する。この際に、正規のバンプ２ａが配置され
た空きスペースにもダミーバンプ２ｂが配置され、バン
プ２が１８行×１８列のフルマトリクスに配置されてい
るので、アンダーフィル材４の塗れ広がりを一様にする
ことができる。
ケージ１と実装基板３との接続部分に樹脂封止材のアン
ダーフィル材４を供給し、パッケージ１のバンプ２と実
装基板３のパッドとの接続部分、パッケージ１の側面部
分を封止する。この際に、正規のバンプ２ａが配置され
た空きスペースにもダミーバンプ２ｂが配置され、バン
プ２が１８行×１８列のフルマトリクスに配置されてい
るので、アンダーフィル材４の塗れ広がりを一様にする
ことができる。
【００３６】従って、本実施の形態によれば、バンプ配
置の結果、正規のバンプ２ａが不要となった中央部の空
きスペースにもダミーバンプ２ｂを設けることにより、
アンダーフィル材４の塗れ広がりが一様になることで、
アンダーフィル材４の充填性を向上できる。よって、ア
ンダーフィル材４内のボイドの低減による信頼性の向上
が可能となる。
置の結果、正規のバンプ２ａが不要となった中央部の空
きスペースにもダミーバンプ２ｂを設けることにより、
アンダーフィル材４の塗れ広がりが一様になることで、
アンダーフィル材４の充填性を向上できる。よって、ア
ンダーフィル材４内のボイドの低減による信頼性の向上
が可能となる。
【００３７】また、バンプ配置のうち、コーナー部にダ
ミーバンプ２ｂを配置することにより、コーナー部のバ
ンプに集中する応力対策を施すことができる。すなわ
ち、ダミーバンプ２ｂは機能を持たないので、実装時、
コーナー部への応力集中によるバンプクラックおよびデ
バイス特性の劣化を防止できる。よって、コーナー部へ
の応力集中の回避による実装信頼性の向上が可能とな
る。
ミーバンプ２ｂを配置することにより、コーナー部のバ
ンプに集中する応力対策を施すことができる。すなわ
ち、ダミーバンプ２ｂは機能を持たないので、実装時、
コーナー部への応力集中によるバンプクラックおよびデ
バイス特性の劣化を防止できる。よって、コーナー部へ
の応力集中の回避による実装信頼性の向上が可能とな
る。
【００３８】（実施の形態２）図６により、本発明の実
施の形態２の半導体装置の一例の構成を説明する。図６
は本実施の形態の半導体装置を示す平面図である。
施の形態２の半導体装置の一例の構成を説明する。図６
は本実施の形態の半導体装置を示す平面図である。
【００３９】本実施の形態の半導体装置は、前記実施の
形態１と同様に、たとえばウェハの状態で所定の回路お
よび複数のバンプが形成されるＷＰＰとされ、前記実施
の形態１との相違点は、コーナー部にダミーバンプを配
置しないようにした点である。
形態１と同様に、たとえばウェハの状態で所定の回路お
よび複数のバンプが形成されるＷＰＰとされ、前記実施
の形態１との相違点は、コーナー部にダミーバンプを配
置しないようにした点である。
【００４０】すなわち、本実施の形態のパッケージ１ａ
においては、図６に示すように、正規のバンプ２ａが１
８行×１８列のコーナー部を除いた外周５列に配置（２
５６個）され、ダミーバンプ２ｂが中央部の８行×８列
の空きスペースのみに配置されて、１８行×１８列のコ
ーナー部は空きスペースとなっている。
においては、図６に示すように、正規のバンプ２ａが１
８行×１８列のコーナー部を除いた外周５列に配置（２
５６個）され、ダミーバンプ２ｂが中央部の８行×８列
の空きスペースのみに配置されて、１８行×１８列のコ
ーナー部は空きスペースとなっている。
【００４１】従って、本実施の形態においては、前記実
施の形態１と同様に、アンダーフィル材４の塗れ広がり
が一様になることで、アンダーフィル材４の充填性を向
上できるので、アンダーフィル材４内のボイドの低減に
よる信頼性の向上が可能となる。また、前記実施の形態
１と異なり、コーナー部にダミーバンプ２ｂを配置しな
い場合にも、前記実施の形態１と同様に、実装時、コー
ナー部への応力集中によるバンプクラックおよびデバイ
ス特性の劣化を防止できるので、コーナー部への応力集
中の回避による実装信頼性の向上が可能となる。
施の形態１と同様に、アンダーフィル材４の塗れ広がり
が一様になることで、アンダーフィル材４の充填性を向
上できるので、アンダーフィル材４内のボイドの低減に
よる信頼性の向上が可能となる。また、前記実施の形態
１と異なり、コーナー部にダミーバンプ２ｂを配置しな
い場合にも、前記実施の形態１と同様に、実装時、コー
ナー部への応力集中によるバンプクラックおよびデバイ
ス特性の劣化を防止できるので、コーナー部への応力集
中の回避による実装信頼性の向上が可能となる。
【００４２】（実施の形態３）図７により、本発明の実
施の形態３の半導体装置の一例の構成を説明する。図７
は本実施の形態の半導体装置を示す平面図である。
施の形態３の半導体装置の一例の構成を説明する。図７
は本実施の形態の半導体装置を示す平面図である。
【００４３】本実施の形態の半導体装置は、前記実施の
形態１と同様に、たとえばウェハの状態で所定の回路お
よび複数のバンプが形成されるＷＰＰとされ、前記実施
の形態１との相違点は、コーナー部の３箇所にダミーバ
ンプを配置するようにした点である。
形態１と同様に、たとえばウェハの状態で所定の回路お
よび複数のバンプが形成されるＷＰＰとされ、前記実施
の形態１との相違点は、コーナー部の３箇所にダミーバ
ンプを配置するようにした点である。
【００４４】すなわち、本実施の形態のパッケージ１ｂ
においては、図７に示すように、正規のバンプ２ａが１
８行×１８列のコーナー部を除いた外周５列に配置（２
５６個）され、ダミーバンプ２ｂが中央部の８行×８列
の空きスペースと１８行×１８列のコーナー部のうちの
３箇所のみに配置されて、１箇所（左下）は空きスペー
スとなっている。
においては、図７に示すように、正規のバンプ２ａが１
８行×１８列のコーナー部を除いた外周５列に配置（２
５６個）され、ダミーバンプ２ｂが中央部の８行×８列
の空きスペースと１８行×１８列のコーナー部のうちの
３箇所のみに配置されて、１箇所（左下）は空きスペー
スとなっている。
【００４５】従って、本実施の形態においては、前記実
施の形態１と同様に、アンダーフィル材４の塗れ広がり
が一様になることで、アンダーフィル材４の充填性を向
上できるので、アンダーフィル材４内のボイドの低減に
よる信頼性の向上が可能となる。また、前記実施の形態
１と同様に、実装時、コーナー部への応力集中によるバ
ンプクラックおよびデバイス特性の劣化を防止できるの
で、コーナー部への応力集中の回避による実装信頼性の
向上が可能となる。
施の形態１と同様に、アンダーフィル材４の塗れ広がり
が一様になることで、アンダーフィル材４の充填性を向
上できるので、アンダーフィル材４内のボイドの低減に
よる信頼性の向上が可能となる。また、前記実施の形態
１と同様に、実装時、コーナー部への応力集中によるバ
ンプクラックおよびデバイス特性の劣化を防止できるの
で、コーナー部への応力集中の回避による実装信頼性の
向上が可能となる。
【００４６】さらに、本実施の形態においては、コーナ
ー部の３箇所にダミーバンプ２ｂが配置され、１箇所が
空きスペースとなっているので、パッケージ１ｂに方向
性を持たせることができるので、搭載機でパッケージ１
ｂの方向認識が可能となる。すなわち、正方形のエリア
パッケージでは、バンプ配置も点対称であるとパッケー
ジに方向性がないため、本実施の形態による構造が有効
となる。また、逆に、コーナー部の１箇所のみにダミー
バンプ２ｂを配置し、３箇所を空きスペースにすること
などによっても同様に、パッケージ１ｂに方向性を持た
せることが可能である。
ー部の３箇所にダミーバンプ２ｂが配置され、１箇所が
空きスペースとなっているので、パッケージ１ｂに方向
性を持たせることができるので、搭載機でパッケージ１
ｂの方向認識が可能となる。すなわち、正方形のエリア
パッケージでは、バンプ配置も点対称であるとパッケー
ジに方向性がないため、本実施の形態による構造が有効
となる。また、逆に、コーナー部の１箇所のみにダミー
バンプ２ｂを配置し、３箇所を空きスペースにすること
などによっても同様に、パッケージ１ｂに方向性を持た
せることが可能である。
【００４７】（実施の形態４）図８により、本発明の実
施の形態４の半導体装置の一例の構成を説明する。図８
は本実施の形態の半導体装置を示す平面図である。
施の形態４の半導体装置の一例の構成を説明する。図８
は本実施の形態の半導体装置を示す平面図である。
【００４８】本実施の形態の半導体装置は、前記実施の
形態１と同様に、たとえばウェハの状態で所定の回路お
よび複数のバンプが形成されるＷＰＰとされ、前記実施
の形態１との相違点は、フルマトリクスのエリア外にダ
ミーバンプを配置するようにした点である。
形態１と同様に、たとえばウェハの状態で所定の回路お
よび複数のバンプが形成されるＷＰＰとされ、前記実施
の形態１との相違点は、フルマトリクスのエリア外にダ
ミーバンプを配置するようにした点である。
【００４９】すなわち、本実施の形態のパッケージ１ｃ
においては、図８に示すように、正規のバンプ２ａが１
８行×１８列のコーナー部を除いた外周５列に配置（２
５６個）され、ダミーバンプ２ｂが中央部の８行×８列
の空きスペースと１８行×１８列のコーナー部に加え
て、エリア外の１箇所、すなわち左上コーナー部のダミ
ーバンプ２ｂの左隣にも配置されている。
においては、図８に示すように、正規のバンプ２ａが１
８行×１８列のコーナー部を除いた外周５列に配置（２
５６個）され、ダミーバンプ２ｂが中央部の８行×８列
の空きスペースと１８行×１８列のコーナー部に加え
て、エリア外の１箇所、すなわち左上コーナー部のダミ
ーバンプ２ｂの左隣にも配置されている。
【００５０】従って、本実施の形態においては、前記実
施の形態１と同様に、アンダーフィル材４の塗れ広がり
が一様になることで、アンダーフィル材４の充填性を向
上できるので、アンダーフィル材４内のボイドの低減に
よる信頼性の向上が可能となる。また、前記実施の形態
１と同様に、実装時、コーナー部への応力集中によるバ
ンプクラックおよびデバイス特性の劣化を防止できるの
で、コーナー部への応力集中の回避による実装信頼性の
向上が可能となる。
施の形態１と同様に、アンダーフィル材４の塗れ広がり
が一様になることで、アンダーフィル材４の充填性を向
上できるので、アンダーフィル材４内のボイドの低減に
よる信頼性の向上が可能となる。また、前記実施の形態
１と同様に、実装時、コーナー部への応力集中によるバ
ンプクラックおよびデバイス特性の劣化を防止できるの
で、コーナー部への応力集中の回避による実装信頼性の
向上が可能となる。
【００５１】さらに、本実施の形態においては、フルマ
トリクスのエリア外の１箇所にダミーバンプ２ｂが配置
されているので、前記実施の形態３と同様に、パッケー
ジ１ｃに方向性を持たせることができるので、搭載機で
パッケージ１ｃの方向認識が可能となる。また、エリア
外のダミーバンプ２ｂは、左上コーナー部のダミーバン
プ２ｂの左隣に限らず、左上コーナー部のダミーバンプ
２ｂの上隣や、他のコーナー部に配置することによって
も同様に、パッケージ１ｃに方向性を持たせることが可
能である。
トリクスのエリア外の１箇所にダミーバンプ２ｂが配置
されているので、前記実施の形態３と同様に、パッケー
ジ１ｃに方向性を持たせることができるので、搭載機で
パッケージ１ｃの方向認識が可能となる。また、エリア
外のダミーバンプ２ｂは、左上コーナー部のダミーバン
プ２ｂの左隣に限らず、左上コーナー部のダミーバンプ
２ｂの上隣や、他のコーナー部に配置することによって
も同様に、パッケージ１ｃに方向性を持たせることが可
能である。
【００５２】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【００５３】たとえば、前記実施の形態においては、所
定の回路に電気的には未接続なバンプをダミーバンプと
呼んだが、パッケージとして製品化された段階では電気
的に未接続であるが、実装前のテストの段階で、このテ
ストのための電位を加えたり、信号を加えたりする場合
などに、このバンプを用いることは可能である。
定の回路に電気的には未接続なバンプをダミーバンプと
呼んだが、パッケージとして製品化された段階では電気
的に未接続であるが、実装前のテストの段階で、このテ
ストのための電位を加えたり、信号を加えたりする場合
などに、このバンプを用いることは可能である。
【００５４】また、前記実施の形態では、１８行×１８
列のフルマトリクスにコーナー部を除いた外周５列に２
５６個の正規のバンプを配置した例を説明したが、これ
に限定されるものではなく、他の行列構成や、正規のバ
ンプの個数についても種々変更可能である。
列のフルマトリクスにコーナー部を除いた外周５列に２
５６個の正規のバンプを配置した例を説明したが、これ
に限定されるものではなく、他の行列構成や、正規のバ
ンプの個数についても種々変更可能である。
【００５５】さらに、本発明は、ＷＰＰに限らず、ウェ
ハレベルＣＳＰにも適用可能であることはいうまでもな
い。
ハレベルＣＳＰにも適用可能であることはいうまでもな
い。
【００５６】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５７】（１）所定の回路に電気的に接続された第
１バンプ、および電気的には未接続な第２バンプを有
し、第１バンプを配置した空き領域に第２バンプを配置
することで、アンダーフィル材の塗れ広がりを一様にす
ることができるので、アンダーフィル材の充填性を向上
させることが可能となる。
１バンプ、および電気的には未接続な第２バンプを有
し、第１バンプを配置した空き領域に第２バンプを配置
することで、アンダーフィル材の塗れ広がりを一様にす
ることができるので、アンダーフィル材の充填性を向上
させることが可能となる。
【００５８】（２）前記（１）により、アンダーフィル
材の内部のボイド低減によって信頼性の向上が可能とな
る半導体装置を実現することができる。
材の内部のボイド低減によって信頼性の向上が可能とな
る半導体装置を実現することができる。
【００５９】（３）第２バンプをアレイ状の角部に配置
したり、あるいは配置しない構造とすることで、コーナ
ー部に集中する応力対策を施し、実装時、コーナーバン
プへの応力集中によるバンプクラックおよびデバイス特
性の劣化を防止することが可能となる。
したり、あるいは配置しない構造とすることで、コーナ
ー部に集中する応力対策を施し、実装時、コーナーバン
プへの応力集中によるバンプクラックおよびデバイス特
性の劣化を防止することが可能となる。
【００６０】（４）前記（３）により、コーナーバンプ
への応力集中の回避によって実装信頼性の向上が可能と
なる半導体装置を実現することができる。
への応力集中の回避によって実装信頼性の向上が可能と
なる半導体装置を実現することができる。
【００６１】（５）アレイ状の角部に配置されるべき４
個の第２バンプのうち、少なくとも１〜３個の第２バン
プを配置することで、バンプ配置の対称性をなくし、パ
ッケージに方向性を持たせることができるので、パッケ
ージを基板へ搭載する際の方向認識が可能となる。
個の第２バンプのうち、少なくとも１〜３個の第２バン
プを配置することで、バンプ配置の対称性をなくし、パ
ッケージに方向性を持たせることができるので、パッケ
ージを基板へ搭載する際の方向認識が可能となる。
【００６２】（６）前記（５）により、実装時の誤搭
載、認識エラーの改善が可能となる半導体装置を実現す
ることができる。
載、認識エラーの改善が可能となる半導体装置を実現す
ることができる。
【図１】本発明の実施の形態１の半導体装置を示す平面
図である。
図である。
【図２】（ａ），（ｂ），（ｃ）は本発明の実施の形態
１の半導体装置において、それぞれ図１のＡ−Ａ’切断
線、Ｂ−Ｂ’切断線、Ｃ−Ｃ’切断線による断面図であ
る。
１の半導体装置において、それぞれ図１のＡ−Ａ’切断
線、Ｂ−Ｂ’切断線、Ｃ−Ｃ’切断線による断面図であ
る。
【図３】本発明の実施の形態１の半導体装置の製造方法
を示すフロー図である。
を示すフロー図である。
【図４】本発明の実施の形態１の半導体装置の製造方法
を示す、図３に続くフロー図である。
を示す、図３に続くフロー図である。
【図５】本発明の実施の形態１の半導体装置の実装方法
を示すフロー図である。
を示すフロー図である。
【図６】本発明の実施の形態２の半導体装置を示す平面
図である。
図である。
【図７】本発明の実施の形態３の半導体装置を示す平面
図である。
図である。
【図８】本発明の実施の形態４の半導体装置を示す平面
図である。
図である。
１，１ａ，１ｂ，１ｃ パッケージ
２ バンプ
２ａ 正規のバンプ
２ｂ ダミーバンプ
３ 実装基板
４ アンダーフィル材
１１ ウェハ
１２ パッシベーション膜
１３，１６ 絶縁層
１４ シード層
１５ 再配線層
１７ めっき層
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 23/31
(72)発明者 大西 健博
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
(72)発明者 田中 英樹
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
(72)発明者 木本 良輔
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 西田 隆文
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
Ｆターム(参考） 4M109 AA01 BA03 CA05 DB17
5F044 LL11 QQ02 QQ04 RR18 RR19
5F061 AA01 BA03 CA05
Claims (5)
- 【請求項１】 ウェハの状態で形成された所定の回路お
よび複数の外部端子からなり、前記複数の外部端子がチ
ップ上にアレイ状に配置されたパッケージを有し、 前記複数の外部端子は、前記所定の回路に電気的に接続
された第１外部端子および電気的には未接続な第２外部
端子を有し、 前記第１外部端子を配置した空き領域に前記第２外部端
子が配置されていることを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記第２外部端子は前記アレイ状の中央部に配置されて
いることを特徴とする半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、 前記第２外部端子は前記アレイ状の角部に配置されてい
ることを特徴とする半導体装置。 - 【請求項４】 請求項３記載の半導体装置において、 前記アレイ状の角部に配置されるべき４個の第２外部端
子のうち、少なくとも１〜３個が配置されていることを
特徴とする半導体装置。 - 【請求項５】 ウェハの状態で形成された所定の回路お
よび複数の外部端子からなり、前記複数の外部端子がチ
ップ上にアレイ状に配置され、前記所定の回路に電気的
に接続された第１外部端子および電気的には未接続な第
２外部端子を有し、前記第１外部端子を配置した空き領
域に前記第２外部端子が配置されているパッケージを用
意する工程と、 前記パッケージを実装基板に実装し、前記パッケージの
外部端子と前記実装基板のパッドとを電気的に接続する
工程と、 前記パッケージと前記実装基板との接続部分に樹脂封止
材を供給し、前記樹脂封止材の塗れ広がりを一様にして
前記パッケージの外部端子と前記実装基板のパッドとの
接続部分を封止する工程とを有することを特徴とする半
導体装置の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001196083A JP2003017530A (ja) | 2001-06-28 | 2001-06-28 | 半導体装置およびその実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001196083A JP2003017530A (ja) | 2001-06-28 | 2001-06-28 | 半導体装置およびその実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003017530A true JP2003017530A (ja) | 2003-01-17 |
| JP2003017530A5 JP2003017530A5 (ja) | 2008-07-31 |
Family
ID=19033955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001196083A Pending JP2003017530A (ja) | 2001-06-28 | 2001-06-28 | 半導体装置およびその実装方法 |
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|---|---|
| JP (1) | JP2003017530A (ja) |
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2001
- 2001-06-28 JP JP2001196083A patent/JP2003017530A/ja active Pending
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