JP2019125778A - 多種多様な外部接点を含む半導体チップ、チップ配列、及び半導体チップの位置のアライメントをチェックする方法 - Google Patents

多種多様な外部接点を含む半導体チップ、チップ配列、及び半導体チップの位置のアライメントをチェックする方法 Download PDF

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Abstract

【課題】 多種多様な外部接点を含む半導体チップ、チップ配列、及び半導体チップの位置のアライメントをチェックする方法を提供する。【解決手段】 半導体チップ（１００）が、規則的なパターンに対応するように配列された多種多様な第１の外部接点（１２０）からなる配列（１１０）を含む。配列（１１０）は第２の外部接点（１３０）を含み、第２の外部接点（１３０）は、横方向の広がり、或いは規則的なパターンで規定される位置からずれた位置が、第１の外部接点（１２０）と異なる。【選択図】 図３Ｂ

Description

本出願は、多種多様な外部接点を含む半導体チップ、チップ配列、及び半導体チップの位置のアライメントをチェックする方法、に関する。
複雑な半導体コンポーネントの製造時には、異なる複数の半導体チップの上に様々なコンポーネント部品が形成され、その後、それらが結合される。例えば、ある半導体チップ上では個別照明要素が形成されてよく、その一方で、別の半導体チップ上では、関連付けられたドライバ回路のコンポーネント部品が形成される。２つの半導体チップは、その後、はんだ付けにより、互いに接続される。半導体チップの接点間の電気的接続を確実なものにする為には、それぞれの半導体チップのアライメントが非常に良好であることが必要である。それぞれの接点が互いに不適切にアライメントされていると、接続が弱くなる可能性があり、これは信頼性のリスクを必然的に伴う。
改良された半導体チップ、改良されたチップ配列、並びに別の半導体チップに対する半導体チップの位置のアライメントをチェックする改良された方法を提供することが望ましい。
上述の目的は、独立特許請求項の対象を用いることにより達成される。従属請求項は、本出願の対象の開発に関する。
本発明の実施形態によれば、半導体チップが、規則的なパターンに対応するように配列された多種多様な第１の外部接点からなる配列を含む。配列は更に、第２の外部接点を含み、第２の外部接点は、横方向の広がり、或いは規則的なパターンで規定される位置からずれた位置が、第１の外部接点と異なる。
別の実施形態によれば、第１の外部接点は、いずれの場合にも、行及び列に配列され、第２の外部接点は、対応する行又は列からずれた位置に配列される。
１つ以上の実施形態によれば、第２の外部接点は、対応する第１の外部接点の代わりに設けられる。
例えば、第２の外部接点は、配列のエッジに配列されてよい。実施形態によれば、半導体チップが別の半導体チップと接合される場合には、第２の外部接点は、未接続箇所、又は機能性が制限された接続箇所とつながることが可能である。この場合は、配列のエッジへの配置が有利でありうる。
別の実施形態によれば、第２の外部接点は、第１の外部接点に追加して設けられてよい。例えば、第２の外部接点は、規則的なパターンで規定される位置同士の間にある位置に存在してよい。
例えば、第２の外部接点の位置及び横方向の広がりは、第２の外部接点の少なくとも一部が、規則的なパターンに対して規定される許容範囲にあるように、寸法決定されてよい。この場合、半導体チップが別の半導体チップと接合されてチップ配列が形成され、第２の外部接点と、対応する、別の半導体チップの第１の外部接点との電気的接続が閉じていれば、それら２つの半導体チップのアライメントは良好であると評価されてよい。
代替又は追加として、第２の外部接点の位置及びサイズは、第２の外部接点が、規則的なパターンに対して規定された許容範囲の外側にあるように、寸法決定されてよい。この場合、半導体チップが別の半導体チップと接合されてチップ配列が形成され、第２の外部接点と、対応する、別の半導体チップの第１の外部接点との電気的接続が開いていれば、それら２つの半導体チップのアライメントは良好であると評価されてよい。
例えば、第２の外部接点の横方向の広がりは、第１の接点の横方向の広がりより小さくてよい。特に、第２の外部接点の横方向の広がりは、第１の接点の横方向の広がりの半分未満であってよい。
実施形態によれば、第２の外部接点の位置は、規則的なパターンで規定される位置から、第１の接点の横方向の広がりの半分未満だけずれてよい。
本発明の別の態様によれば、チップ配列が第１の半導体チップ及び第２の半導体チップを含む。この場合、第１の半導体チップは、所定のパターンに対応するように配列された多種多様な第１の外部接点からなる第１の配列を含む。第１の配列は更に、第２の外部接点を含み、第２の外部接点は、横方向の広がり、或いはその所定のパターンで規定される位置からずれた位置が、第１の外部接点と異なる。第２の半導体チップは、その所定のパターンに対応するように配列された多種多様な第１の外部接点からなる第２配列を含む。この文脈では、所定のパターンは、それが、第１の半導体チップの第１の外部接点の位置、及び第２の半導体チップの第１の外部接点の位置の両方を規定するという事実によって規定される。例えば、所定のパターンは、接点が（例えば、列及び行に）配列される規則的なパターンであってよい。しかしながら、それは不規則であってもよい。
第２の半導体チップの第２の配列は第２の外部接点を含み、第２の外部接点は、横方向の広がり、或いは所定のパターンで規定される位置からずれた位置が、第１の外部接点と異なる。
例えば、第２の外部接点は、いずれの場合にも、対応する第１の外部接点の代わりに設けられる。第１及び第２の半導体チップの両方が第２の外部接点を含み、半導体チップ同士が接合された場合に第２の外部接点同士が接続されないように第２の外部接点が配列されていれば、むしろ、第２の外部接点のそれぞれは第１の外部接点と接続される。
しかしながら、いずれの場合にも、第１の外部接点に加えて第２の外部接点が設けられることも可能である。この場合、第２の外部接点同士は、いずれの場合にも、半導体チップ同士が互いに接合された場合に、互いに接続されるように配列される。
上述のチップ配列の場合、これらの半導体チップの一方は、個別駆動可能な個別要素を含んでよく、これらの半導体チップのもう一方は、それらの個別要素を駆動するドライバ回路を含んでよい。
例えば、個別要素は、光生成要素、光捕捉要素、又は光修正要素であってよい。
実施形態によれば、第１の半導体チップの第２の外部接点のそれぞれは、対応する、第２の半導体チップの接点と電気的に接続されてよい。
或いは、第１の半導体チップの第２の外部接点のそれぞれは、対応する、第２の半導体チップの接点と電気的に絶縁されてよい。
例えば、第２の外部接点の位置及び横方向の広がりは、第２の外部接点の少なくとも一部が、所定のパターンに対して規定される許容範囲にあるように、寸法決定されてよい。この場合、そのチップ配列において、第２の外部接点と、対応する、第２の半導体チップの第１の外部接点との電気的接続が閉じていれば、それら２つの半導体チップのアライメントは良好であると評価されてよい。
或いは、第２の外部接点の位置及びサイズは、第２の外部接点が、所定のパターンに対して規定された許容範囲の外側にあるように、寸法決定されてよい。この場合、そのチップ配列において、第２の外部接点と、対応する、第２の半導体チップの第１の外部接点との電気的接続が開いていれば、それら２つの半導体チップのアライメントは良好であると評価されてよい。
実施形態によれば、第２の外部接点の位置は、所定のパターンで規定される位置から、第１の接点の横方向の広がりの半分未満だけずれてよい。
本発明の別の態様によれば、チップ配列において第２の半導体チップに対する第１の半導体チップの位置のアライメントを上述のようにチェックする方法が、いずれの場合にも、第２の外部接点と、対応する、第２の半導体チップの接点との間の電気的接続をチェックしてテスト結果を取得するステップを含む。それらの位置のアライメントは、その後、テスト結果に基づいて評価される。
例えば、それらの位置のアライメントは、第２の外部接点と、それぞれの他方の半導体チップの、それぞれ対応する接点とが全て互いに接続されていれば、良好と評価されてよい。
或いは、それらの位置のアライメントは、第２の外部接点が、それぞれの他方の半導体チップの、対応する接点から全て電気的に絶縁されていれば、良好と評価されてよい。
別の構成によれば、半導体ウエハが、半導体チップの構築に対応するように構築されてよい。更に、ウエハ配列が、チップ配列の構造に対応するように構築されてよい。更に、半導体ウエハの位置のアライメントをチェックする方法が、上述の方法に対応するように構成されてよい。
当業者であれば、以下の詳細説明を読み、添付図面を精査することにより、更なる特徴及び利点が明らかになるであろう。
添付図面は、本発明の例示的実施形態の理解を促進するように働く。図面は、例示的実施形態を例示し、本明細書とともに例示的実施形態を説明するように働く。以下の詳細説明からは、別の例示的実施形態、並びにそれらの例示的実施形態から意図される様々な利点が直接明らかになる。図面に示された要素及び構造は、必ずしも、互いに対して正確な縮尺で示されているわけではない。同一参照符号は、同一の、又は相互に対応する要素及び構造を参照する。
本発明の実施形態による半導体チップの概略平面図を示す。 本発明の実施形態による半導体チップの概略平面図を示す。 本発明の実施形態による半導体チップの概略平面図を示す。 いずれの場合にも２つの半導体チップの接合を示す断面図及び斜視図をそれぞれ示す。 いずれの場合にも２つの半導体チップの接合を示す断面図及び斜視図をそれぞれ示す。 いずれの場合にも２つの半導体チップの接合を示す断面図及び斜視図をそれぞれ示す。 本発明の実施形態による２つの半導体チップの接合を示す断面図を示す。 本発明の実施形態による２つの半導体チップの接合を示す断面図を示す。 第２の半導体チップの一例の平面図を示す。 本発明の別の実施形態による半導体チップの接合を示す概略断面図を示す。 本発明の別の実施形態による半導体チップの接合を示す概略断面図を示す。 本発明の別の実施形態による２つの半導体チップの接合を示す概略断面図を示す。 本発明の別の実施形態による２つの半導体チップの接合を示す概略断面図を示す。 本発明の別の実施形態による２つの半導体チップの接合を示す概略断面図を示す。 本発明の別の実施形態による２つの半導体チップの接合を示す概略断面図を示す。 本発明の別の実施形態による半導体チップの概略平面図を示す。 本発明の実施形態による、第２の半導体チップに対する第１の半導体チップの位置のアライメントをチェックする方法を概略的に示す。
以下の詳細説明では添付図面を参照する。添付図面は本開示の一部を成し、例示を目的として特定の例示的実施形態を示す。この文脈では、方向を示す術語、例えば、「上面」、「下部」、「前面」、「背面」、「前から」、「後ろから」などの術語は、そのとき説明されている図面の向きを基準として用いられている。例示的実施形態のコンポーネント部品は様々な向きに配置されてよい為、方向を示す術語は、説明の為にのみ働き、いかなる形でも制限的であることはない。
例示的実施形態の説明は制限的ではない。これは、他の例示的実施形態も存在し、構造的又は論理的な変更も、そうすることにより特許請求項で定義される範囲から逸脱することがない限り、なされてよい為である。特に、文脈から何らかの矛盾が明らかでない限り、以下に記載される例示的実施形態の要素が、記載される例示的実施形態のうちの別の例示的実施形態の要素と組み合わされてよい。
本明細書の文脈では、「結合されている」及び／又は「電気的に結合されている」という用語は、要素同士が互いに直接結合されていなければならないことを必ずしも意味するものではなく、「結合されている」か「電気的に結合されている」要素同士の間に介在要素が置かれてよい。「電気的に接続されている」という用語は、接続されている要素同士の間の電気的接続が低インピーダンスであることを示す。
「横方向」及び「水平方向」という用語は、本明細書では、半導体基板又は半導体ボディの第１の表面にほぼ平行に延びる方向又はアライメントを示すものとする。これは、例えば、ウエハ又はダイ又はチップの表面であってよい。
「縦方向」という用語は、本明細書では、半導体基板又は半導体ボディの第１の表面にほぼ垂直に延びる方向を示すものとする。
本開示の文脈では、「半導体チップ」という用語は、半導体薄板に機能要素が配列されている、その半導体薄板を意味する。通常、半導体コンポーネントの製造では、最初に半導体ウエハ内且つ／又は半導体ウエハ上に半導体コンポーネントが加工され、個々のコンポーネント部品が完成してから、個々の半導体チップにダイシングされる。本明細書において後述されるように、機能要素としては、任意の回路要素があってよく、更には、例えば、ドライバ回路等のような集積回路もあってよい。機能要素の別の例として、例えば、発光要素（例えば、ＬＥＤ）、イメージセンサ、又は他の光修正要素がある。別の実施形態によれば、「半導体チップ」という用語は、より大きなサイズの半導体基本要素（例えば、半導体ウエハなど）に拡張されてもよい。
「半導体」という用語は任意の半導体材料を包含してよく、例えば、シリコン、シリコンオンインシュレータ（ＳＯＩ）、シリコンオンサファイア（ＳＯＳ）、ドープ半導体及び非ドープ半導体、基本半導体支持物によって支持されるシリコンのエピタキシャル層、及び別の半導体構造を包含してよい。半導体は、シリコン以外の材料、又は化合物半導体をベースとしてもよい。半導体は、同様に、シリコンゲルマニウム、ゲルマニウム、又はガリウムヒ素であってもよい。別の実施形態によれば、シリコンカーバイド（ＳｉＣ）又は窒化ガリウム（ＧａＮ）によって半導体基板材料が形成されてよい。半導体材料は、必ずしも単結晶でなくてよく、むしろアモルファス又は多結晶であってもよく、用途に応じて選択されてもよい。本明細書に記載のように、半導体チップ同士がスタックされている場合には、それらは別々の半導体材料をベースとしてよい。
「配列」という用語は、互いに空間的に近接して配列されている多種多様な接点に関する。「配列」という用語は、例えば、全ての接点が規則的なパターンで配列されなければならないという意味ではない。後述のように、接点は所定のパターンで配列されてよい。例えば、半導体チップが別の半導体チップに接続される場合、パターンは、その別の半導体チップの接点の配列によってあらかじめ決められてよい。しかしながら、パターンは、それが規則的なパターンであるという事実によってあらかじめ決められてもよい。更に、個々の接点は、規則的なパターン又は所定のパターンで規定される位置からずれた位置に配列されてもよい。「空間的近接」という用語は、例えば、全ての接点の互いの間の距離が、配列内の平均距離の２倍を超えないことを意味する。
本明細書において後述されるように、第１の接点群が、所定のパターン又は規則的なパターンに対応するように配列される。即ち、パターンは、例えば、個々の第１の接点が配列される際に従う配列仕様を示している。パターンの例として、例えば、接点群が行及び列、或いは市松模様に対応するように配列されるパターンがある。
図１Ａは、半導体チップ１００の一部の概略平面図を示す。半導体チップ１００は、外部電気的接点１２０、１３０からなる配列１１０を含む。例えば、第１の外部接点１２０は、規則的なパターンに対応するように配列される。図１Ａに示されるように、このパターンは、例えば、外部接点１２０がいずれの場合にも行及び列に配列されるようにすることが可能であり、行内の隣り合う外部接点１２０同士の間の距離がいずれの場合にも列内の外部接点１２０同士の間の距離に対応するようにすることが可能である。実施形態によれば、第１の外部接点１２０は、いずれの場合にも、横方向の広がりが同一であってよい。
「距離」という用語は、本明細書の文脈で使用される場合には、主に各接点１２０の中心点（例えば、中点）同士の間の距離を意味する。
配列１１０は、第１には、規則的なパターンに対応するように配列された第１の外部接点１２０を含む。更に、この配列は、少なくとも２つの第２の外部接点１３０を含む。第２の外部接点は、いずれの場合にも、横方向の広がりが第１の外部接点と異なる。更に、第２の外部接点の位置が、いずれの場合にも、規則的なパターンで規定される位置からずれてよい。
これらの外部接点は、いずれの場合にも、半導体チップの内部（即ち、図示されているイラスト面の下方）に配列されている外側コンポーネント部品に向かって電気的に接続されるように設けられる。例えば、外部接点は、半導体チップの表面に配列されていて、外側、即ち、半導体チップの外側の方向を向いている。別の実施形態によれば、電気的に接続されるコンポーネント部品の部分同士が、半導体チップの、図示されている主表面の反対側に位置する表面に配列されてもよい。
半導体チップは、図示された配列１１０の外側に配列される別の外部接点を含んでよい。「図示された配列１１０の外側」は、ここでは、例えば、その別の外部接点と配列の任意の接点との間の距離が、隣り合う第１の外部接点同士の間の、パターンによってあらかじめ規定される平均距離の大きさの２倍を超えることを意味してよい。しかしながら、「配列の外側」という用語は、接点の横方向の広がりが第１の外部接点１２０の横方向の広がりの少なくとも２倍の大きさであることを意味することもある。
「横方向の広がり」という用語は、ここでは、特に接点の横方向の最大の広がりを意味してよい。言い換えると、電気的接点が、例えば、図１Ａに示されたような円形で形成されておらず、例えば、矩形又は楕円形で形成されているとすると、「横方向の広がり」という用語は、接点の長手方向に沿った横方向の広がりを意味する。
図１Ａに示されるように、第１の外部接点１２０は、行方向には距離ｈ、列方向には距離ｖで配列される。第１の外部接点の横方向の広がりは、ｄで示されている。第２の外部接点１３０の横方向の広がりｓは、横方向の広がりｄより小さい。
図１Ａでは、電気的接点のターゲット位置が、いずれの場合にも参照符号１１５で示されている。第１の外部接点１２０は、ターゲット位置１１５の中心に来るように配列される。例えば、第１の外部接点の横方向の寸法が３０μｍであってよく、第１の外部接点１２０とターゲット位置のエッジとの間の距離が１５μｍであってよい。配列は、１００個以上の接点を含んでよく、例えば、１０２４（３２×３２）個以上の接点を含んでよい。別の実施形態によれば、配列が最大６００×６００個の接点を含んでよく、例えば、５００×５００個の接点を含んでよい。第１の外部接点同士の間の距離は、例えば、１５０μｍ未満であってよく、例えば、１２５μｍであってよい。しかしながら、前記距離は、接点の数に応じて、かなり小さくなってもよい。
実施形態によれば、ターゲット位置１１５に絶縁材料１１４が存在してよい。外部接点１２０、１３０の表面は、絶縁材料の表面と面一であってよい。更に、ターゲット位置を取り囲む材料１１３の表面が、絶縁材料及び外部接点１２０、１３０の表面と面一であってよい。例えば、ターゲット位置１１５を取り囲む材料は導体であってよい。このようにして形成された２つの半導体チップが互いに接合される場合は、いずれの場合にも、半導体チップの外部接点同士の間にプラグ状接続が形成される。それぞれがターゲット位置を取り囲む材料同士の間では、いずれの場合にも、面接続が形成される。
別の実施形態によれば、ターゲット位置を取り囲む材料１１３は、半導体材料又は絶縁材料であってもよい。更に、外部接点１２０、１３０は、ターゲット位置の材料、及び／又はターゲット位置を取り囲む材料１１３より突出してよい。
図１Ａに示されるように、第２の外部接点１３０は、いずれの場合にも、配列１１０のコーナー位置に配列されてよい。別の実施形態によれば、配列１１０は、２つ以上の第２の外部接点を含んでもよい。一般に、位置決め精度は、第２の外部接点１３０の数が増えることによって高まり、その反面、第２の外部接点１３０は、確実に機能する電気的接続を形成することには利用できない。
図１Ｂは、本発明の実施形態による半導体チップの一部の別の概略平面図を示す。図１Ｂに示された半導体チップが図１Ａに示された半導体チップと異なる点は、第２の外部接点１３０が、図１Ａに示された第２の外部接点とは異なるように形成されることである。図１Ａに示された第２の外部接点１３０の場合と異なり、第２の外部接点１３０の横方向の広がりｄは、第１の外部接点１２０の横方向の広がりｄと等しい。しかしながら、第２の外部接点の位置は、第１の外部接点１２０によって規定されるパターンによる所定の位置からずれる。より具体的には、第２の外部接点１３０と行方向に隣接する接点との間の距離ａが、第１の電気的接点同士の間の行方向の距離ｈより長いか短い。更に、第２の外部接点１３０と隣接する第１の外部接点１２０との間の列方向の距離ｆが、隣り合う第１の外部接点同士の間の列方向の距離ｖより長いか短い。規則的なパターンで規定される位置から位置がずれる条件が成立するのは、ａ≠ｈ又はｆ≠ｖの場合である。
図１Ｂに示された配列の場合には、第２の外部接点１３０は、いずれの場合にも、ターゲット位置１１５内にとどまりうる。
図１Ｃに示された実施形態によれば、第２の外部接点１３０の横方向の広がりが、第１の外部接点の横方向の広がりより小さい。更に、第２の外部接点１３０の位置は、規則的なパターンで規定される位置からずれる（即ち、ａ≠ｈ且つ／又はｆ≠ｖである）。例えば、ａがｈより長くてよく、且つ／又は、ｆがｖより長くてよい。
例えば、第２の外部接点は、直径が５μｍであってよく、行方向及び／又は列方向に５μｍずれてよい。
本発明の実施形態によれば、第２の外部接点の横方向の広がり、即ち、例えば、直径は、第１の外部接点の横方向の広がりの半分より短くてよく、更には３分の１より短くてよい。本発明の別の実施形態によれば、規則的なパターンで規定される位置からのずれの広がりは、第１の外部接点の横方向の広がりの半分より短くてよく、更には３分の１より短くてよい。
図２Ａ及び２Ｂは、第１の半導体チップ１００と第２の半導体チップ２００とが互いに接合されてチップ配列が形成される場合の、第１の半導体チップ１００及び第２の半導体チップ２００の断面図を示す。第１の半導体チップ１００は、所定のパターンに対応するように配列された多種多様な第１の外部接点１２０を含む。同様に、第２の半導体チップ２００は、所定のパターンに対応するように配列された多種多様な第１の外部接点２２０を含む。この場合、第１の半導体チップの第１の外部接点１２０の所定のパターンは、第２の半導体チップの第１の外部接点２２０の所定のパターンと同一である。第１及び第２の半導体チップ１００、２００の外部接点の数も、いずれの場合にも同一であってよい。
第１の半導体チップ１００と第２の半導体チップ２００は、それらが互いに接合される工程では、第１の半導体チップ１００の第１の接点が第２の半導体チップの第１の外部接点２２０に対して可能な限り正確にアライメントされるように、互いに接合される。正確なアライメントが行われた場合は、図２Ｂに示された配列が得られるように、半導体チップ１００、２００が互いに接合される。これら２つの半導体チップは、外部接点が配列される半導体表面が、いずれの場合にも、互いに対して反対側に位置するように、互いに接合される。
図２Ａにおいて見られるように、外部接点１２０、２２０、ターゲット位置を取り囲む材料１１３、２１３、及び、更に、外部接点と、ターゲット位置を取り囲む材料１１３、２１３との間の絶縁材料１１４、２１４が、いずれの場合にも、互いに対して面一になるように構成される。しかしながら、言うまでもなく、外部接点１２０、２２０は、いずれの場合にも、取り囲んでいる材料より突出してよい。
図２Ｂに示されるように、第１の半導体チップ１００と第２の半導体チップ２００は、理想的には互いにアライメントされ、これによって、対応する第１の接点１２０、２２０が（例えば、はんだ付けにより）確実に互いに接続されることが可能である。第１の基板と第２の基板２００とのアライメントが不良の場合には、第１の半導体チップ１００の第１の外部接点１２０が第２の半導体チップ２００の第１の外部接点２２０からずれ、これによって（アライメント不良の程度に応じて）信頼性の問題が発生する可能性がある。
後述のように、図１Ａ〜１Ｃに示された第２の外部接点は、第１のチップに対する第２のチップの位置のアライメントのチェック及び改善が可能になる可能性を示している。
図２Ｃは、２つの半導体チップ１００、２００の概略斜視平面図を示しており、第１の半導体チップ１００は、第１の外部接点１２０からなる第１の配列１１０を含み、第２の半導体チップ２００は、（破線で示された）第１の外部接点２２０からなる第２の配列２１０を含む。チップ同士がスタックされると、第１の半導体チップの第１の外部接点１２０は、第２の半導体チップ２００の第１の電気的接点２２０に電気的に接続される。
そして図３Ａ及び３Ｂは、第１の半導体チップ１００と第２の半導体チップ２００とが互いに接合された様子を示す。この場合、第１の半導体チップ１００は、図１Ａ〜１Ｃに示されたように構築される。第１の半導体チップ１００は、多種多様な第１の外部接点１２０からなる配列を含む。２つの第２の外部接点１３０が、この配列のエッジに配置される。第１の外部接点１２０は、所定のパターンに対応するように配列される。第２の外部接点は、第１に、横方向の広がりｓが、第１の外部電気的接点１２０の横方向の広がりｄより小さい。更に、第２の外部接点１３０の位置は、所定のパターンで規定される位置からずれている。即ち、そのパターンの右側にある第２の外部接点１３０と、隣接する第１の外部接点１２０との間の距離は、隣り合う第１の外部接点同士の間の距離ｈと異なる（例えば、距離ｈより長い）。配列の左側にある第１の外部接点１２０と、配列の左側にある、隣接する第２の外部接点１３０との間の距離ａ’は、同様に、隣り合う第１の外部接点同士の間の距離ｈと異なる（例えば、距離ｈより長い）。例えば、値ａは、ａ’の値と等しくてよく、或いは異なってよい。
第２の半導体チップは、図３Ｃでは平面図で示されている。図示されるように、第２の半導体チップ２００に含まれる第１の外部接点２２０は、第１の半導体チップ１００の第１の外部接点のパターンと一致する所定のパターンに対応するように配列されている。第２の半導体チップ２００は、第２の外部接点を同様に含んでよい。この場合、２つのチップが互いに接続されている場合、アライメントの精度を高める為には、第２の半導体チップ２００の第２の外部接点は、第１の半導体チップ１００の第２の外部接点の場所と異なる場所に配置されなければならない。例えば、互いに接合されている状態では、第１の半導体チップ１００の第２の外部接点は右側に配置されてよく、第２の半導体チップ２００の第２の外部接点は配列の左側に配置される。別の実施形態によれば、第２の半導体チップ２００が配列２１０内に第１の外部接点２２０だけを含むように備えが行われてよい。この場合、第１の半導体チップは、２つ又は３つの外部接点１３０を含んでよい。
そして、第１の半導体チップ及び第２の半導体チップ２００が、図３Ｂに示されたように、互いに接合されてチップ配列３００が形成された場合、いずれの場合にも第１の半導体チップ１００及び第２の半導体チップ２００が完全にアライメントされていれば、第２の外部接点１３０は、第２の半導体チップ２００の対応する第１の電気的外部接点に接続されてよい。又、図３Ｂにおいて見られるように、上側のチップ２００の位置がわずかにずれただけでも、右側の第２の外部接点１３０と、対応する、第２の半導体チップ２００の第１の外部接点との間の電気的接続、或いは、第１の半導体チップ１００の左側の第２の外部接点１３０と、対応する、第２の半導体チップ２００の第１の外部接点との間の電気的接続が途切れる。この場合、それぞれの第２の外部接点１３０と、対応する、第２の半導体チップ２００の第１の接点２２０との間の電気的接続をチェックすることにより、第２の半導体チップ２００が第１の半導体チップ１００に対して正確にアライメントされているかどうかを確認することが容易に可能である。
本発明の実施形態によれば、集積回路１５０のコンポーネント部品が、例えば、２つの半導体チップ１００、２００のうちの少なくとも一方に設けられてよい。例えば、集積回路１５０は、第２の半導体チップ２００の要素を駆動する為の多種多様な駆動回路又は個別ドライバ回路１５３を含んでよい。個別ドライバ回路１５３は、いずれの場合にも接続線１５２を介して、第１の外部接点１２０及び第２の外部接点１３０に接続されてよい。多種多様な個別機能要素１５７が、いずれの場合にも、第２の半導体チップ２００に配列されてよい。例えば、機能要素１５７は、第２の半導体チップ２００の第２の主表面２０２に隣接するように配列された発光要素であってよく、一方、第１の電気的接点２２０は、第２の半導体基板２００の第１の主表面２０１に隣接するように配列される。しかしながら、別の実施形態によれば、機能要素１５７は、別のコンポーネントを含んでもよく、例えば、光捕捉要素を含んでもよく、例えば、ＣＭＯＳイメージセンサ、即ち、光修正要素を含んでもよく、例えば、ＬＣＤ（液晶ディスプレイ）液晶要素を含んでもよい。
第２の外部接点１３０は、チップ配列全体の機能性に関して冗長な位置にあってよく、これにより、寿命が比較的早く尽きて故障が発生することがあっても、これがコンポーネントの全体性能に悪影響を及ぼすことがない。しかしながら、別の実施形態によれば、第２の外部接点１３０と、対応する、第２の半導体チップ２００の第１の外部接点２２０とが、機能要素１５７、又は集積回路のコンポーネント部品に接続されずに、特定の評価線及び接続領域１５９と接続されることも想定される。
図３Ａ、３Ｂにおいて見られるように、外部接点１２０、２２０、ターゲット位置を取り囲む材料１１３、２１３、及び、更に、外部接点と、ターゲット位置を取り囲む材料１１３、２１３との間の絶縁材料１１４、２１４が、いずれの場合にも、互いに対して面一になるように構成される。しかしながら、言うまでもなく、外部接点１２０、２２０は、いずれの場合にも、取り囲んでいる材料より突出してよい。
図３Ａ及び３Ｂでは、第１の半導体チップ１００の領域に対する第２の半導体チップ２００の領域のずれはごくわずかである。第２の半導体チップ２００の面積が第１の半導体チップ１００より小さいことも可能である。例えば、第１の半導体チップ１００は、それぞれが大きな面積を必要とする電力用半導体デバイスを多数含んでもよい。第２の半導体チップ２００には、多種多様なマイクロコントローラが設けられてよい。個々の外部接点の配列は、ここで説明されたように、多くの並列チャネルがあって高精度であるインタフェースを設けることを可能にする。
言うまでもなく、図３Ａ、３Ｂに示されたものから逸脱して、第２の外部接点は更に（即ち、代替又は追加として）第２の半導体チップ２００に設けられてよい。
図３Ａ及び３Ｂを参照して説明された実施形態では、第１の半導体チップの第２の外部接点１３０が、対応する、半導体チップ２００の第１の外部接点２２０と電気的に接触していれば、第１の半導体チップ１００と第２の半導体チップ２００は完全に互いにアライメントされている。このことは、例えば、第２の外部接点のそれぞれの少なくとも一部が、所定のパターンに対して規定された許容範囲内にある場合に当てはまりうる。
図４Ａ、４Ｂは、第１の半導体チップ１００及び第２の半導体チップ２００から形成されるチップ配列３００の接合の一例を示しており、第２の半導体チップ２００と第１の半導体チップ１００との間のアライメントが良好ではない。第１の半導体チップ１００及び第２の半導体チップ２００は、図３Ａに示されたように構築されてよい。ただし、各外部接点は、図示されたように、突出接点として実現されてもよい。この実施形態の説明の為には、接点が突出接点として実現されるか、面一接点として実現されるかは重要ではない。しかしながら、図３Ｂと異なり、それらは、互いに接合される工程において、互いに対してずれている。その結果、左側の第２の外部接点１３０が、対応する、第２の半導体チップ２００の第１の外部接点２２０と接続されず、未接続箇所１６０が発生する。ここでは、それぞれの場合における、第２の外部接点１３０と、対応する、第２の半導体チップ２００の接点との間の電気的接続をチェックすることにより、未接続箇所１６０が存在することを確認することが可能であり、これによって、図４Ｂの場合の第１の半導体チップ１００に対する第２の半導体チップ２００のアライメント全体が不良であると評価される。
別の実施形態によれば、第２の外部接点が全て、所定のパターンで規定される許容範囲から外れることも可能である。この場合、各第２の外部接点が、対応する、第２の半導体チップの第１の外部接点に接続されていない場合には、第１の半導体チップ１００と第２の半導体チップ２００は完全に互いに対してアライメントされている。
図５Ａ、５Ｂは、これらの実施形態による半導体チップの配列を示す。これらの実施形態によれば、各外部接点は、ここでも突出接点として図示されている。しかしながら、言うまでもなく、これらは面一接点として実現されてもよい。
図５Ａ及び５Ｂを参照して説明されるように、これらの実施形態では、未接続箇所１７０があることが、第１の半導体チップ１００と第２の半導体チップ２００との間のアライメントが良好であることを示している。図５Ａは、本発明の１つ以上の実施形態による、第１の半導体チップ１００及び第２の半導体チップ２００の一例を示す。第１の半導体チップ１００は、所定のパターンに対応するように配列された第１の外部接点１２０からなる配列１１０を含む。更に、配列１１０は第２の外部接点１３０を含み、第２の外部接点１３０は、第１に、そのサイズ、即ち、横方向の広がりが第１の接点１２０と異なる。更に、その位置は、所定のパターンで規定される位置からずれている。第２の半導体チップ２００は配列２１０を含む。配列２１０は、所定のパターンに従って配列された多種多様な第１の外部接点２２０を含む。配列２１０は更に第２の外部接点２３０を含み、これも同様に、横方向の広がりが第１の外部接点と異なり、更にその位置が、所定のパターンで規定される位置からずれている。
より具体的には、第２の半導体チップ２００の第２の接点２３０の横方向の広がりｓ’は、第２の半導体チップの第１の外部接点２２０の横方向の広がりｄと異なる。更に、第２の外部接点２３０と、隣接する、第２の半導体チップ２００の第１の外部接点との間の距離ｒは、第２の半導体チップ２００の隣り合う第１の外部接点２２０同士の間の距離と異なる。例えば、半導体チップ１００の第２の外部接点１３０の横方向の広がりｓは、およそ３〜１０μｍであってよく、例えば、５μｍであってよい。第２の外部接点２３０と、隣接する、第２の半導体チップ２００の第１の外部接点２２０との間の距離ｒは、第１及び第２の半導体チップが正しくアライメントされていれば電気的接続が発生しないように寸法決定されている。例えば、距離ｒは、１０μｍを超えてよく、例えば、１５μｍであってよい。
そして、２つの半導体チップが、図５Ｂに示されるように重ね合わされた場合、第１の半導体チップ１００の第２の外部接点と、第２の半導体チップ２００の第２の外部接点は、アライメントが完全であれば、これらの接点の間で電気的接続は発生しないが未接続箇所が発生するように配列される。この場合、コンポーネントの通常動作の間は、それぞれの第２の電気的接点１３０、２３０を、コンポーネントの機能動作に使用することができない。第２の外部接点はテスト端子１５９に接続されてよく、この接続は、例えば、いずれの場合にも、電気的接続要素１５８を介して行われてよく、テスト端子を介して、未接続箇所１７０が存在するかどうかをチェックすることが可能である。図６Ａ及び６Ｂは、それぞれ、個々の半導体チップ１００、２００と、アライメントが不完全である場合に第１及び第２の半導体チップ１００、２００の接合によって形成されたチップ配列３００とを示す。図６Ａ及び６Ｂでは、接点は、いずれの場合にも突出接点として示されているが、それらは面一接点であってもよい。図６Ａに示された第１の半導体チップ１００、及び第２の半導体チップ２００は、それぞれが、図５Ａに示された第１の半導体チップ１００及び第２の半導体チップ２００に対応する。それらが完全には接合されていない場合は、図６Ｂに示されるように、第１の接点１２０、２２０の一部だけが重なり合い、その結果として、チップ配列３００の電気的機能性、又はチップ配列３００の信頼性に悪影響が及ぶ可能性がある。更に、第１の半導体チップ１００の第２の接点１３０と第２の半導体チップ２００の第２の外部接点２３０は、接続済み箇所１７５を介して互いに接続されており、これは、この場合には、第１の半導体チップ１００と第２の半導体チップ２００とが完全には互いにアライメントされていないことを示している。
この構成では、第２の外部接点は、例えば、駆動されるべき個別要素への接続には利用できない。第２の外部接点は、例えば、その後、その個別要素を駆動する接点に追加して設けられてよい。例えば、半導体チップ同士のアライメントが不良であって、それぞれの第２の外部接点同士が電気的に接続されていれば、他方の半導体チップから取り出されるポテンシャル値が「正しくない」になるように、２つの半導体チップのうちの一方のテスト端子１５９をポテンシャルに接続することが可能であるように構成してよい。このポテンシャルは、例えば、半導体チップのうちの一方に対する電源電圧であってよい。
図７は、本発明の別の実施形態による半導体チップ１００を示す。図１〜６に示された実施形態によれば、第２の外部接点は、いずれの場合にも、第１の外部接点の代わりに設けられてよい。即ち、第２の外部接点は、規則的なパターンで規定される位置からずれる。しかしながら、図７に示された実施形態によれば、追加接点１３５が設けられることも可能であり、これは、第１には、第１の外部接点１２０に追加して設けられ、第２には、パターンの外側の位置、例えば、隣り合う第１の外部接点１２０同士の間の中央にある。
図７では、第２の外部接点１３５は、第１に、横方向の広がりｓが第１の外部接点より格段に小さい。更に、行方向の距離ａは、第１の外部接点１２０同士の間の距離ｈより小さい。更に、列方向の距離ｆは、列方向に隣り合う第１の接点１２０同士の間の距離ｖより小さい。第１の外部接点１２０が行及び列のパターンに対応するように配列されている場合、前記第２の外部接点１３５は、例えば、隣り合う列の間、且つ／又は隣り合う行の間に配列されてよい。
追加の第２の外部接点１３５は、例えば、直径が１〜１０μｍ（例えば、５μｍ）であってよく、隣接する第１の接点１２０からの距離が１〜１０μｍ（例えば、５μｍ）であってよい。即ち、第２の外部接点１３５の横方向の広がりは、第１の外部接点１２０の横方向の広がりの半分未満（例えば、３分の１未満）であってよい。例えば、第２の外部接点１３５は、隣り合う第１の外部接点１２０同士の間の中央に配列されてよい。
例えば図７に示された第２の外部接点１３５も使用される場合には、第１及び第２の半導体チップの第２の外部接点１３５同士の電気的接続が良好であると、２つの半導体チップ１００、２００のアライメントが良好であると評価される。第２の外部接点１３５は、通常、コンポーネントの機能動作には使用されない。第２の外部接点１３５は、図５Ｂに示されたものと同様に、電気的接続要素１５８を介してテスト端子１５９に接続されてよい。
図８は、本発明の実施形態による方法を概略的に示す。
チップ配列において第２の半導体チップに対する第１の半導体チップの位置のアライメントを本明細書に記載のようにチェックする方法が、いずれの場合にも、第２の外部接点と、対応する、第２の半導体チップの接点との間の電気的接続をチェックしてテスト結果を取得するステップＳ１００を含む。この方法は更に、それらの位置のアライメントをテスト結果に基づいて評価するステップＳ１５０を含む。
本明細書では、半導体チップ、チップ配列、並びに、第２の半導体チップに対する第１の半導体チップの位置のアライメントをチェックする方法について説明してきた。言うまでもなく、本出願に記載の原理は、半導体ウエハにも適用可能である。具体的には、半導体ウエハ同士が接合されてウエハ配列が形成される場合にも、上述の効果が得られる。
本明細書では特定の実施形態を図示及び説明してきたが、当業者であれば理解されるように、図示及び説明された特定の実施形態は、本発明の保護範囲から逸脱しない限り、多種多様な代替及び／又は等価の構成に置き換えられてよい。本出願は、本明細書に記載の特定の実施形態のあらゆる適応又は変形を包含するものとする。従って、本発明は、特許請求の範囲、並びにその等価物によってのみ限定される。
１００ 第１の半導体チップ
１１０ 第１の配列
１１３ ターゲット位置を取り囲む材料
１１４ 絶縁材料
１１５ ターゲット位置
１２０ 第１の外部接点
１３０ 第２の外部接点
１３５ 第２の外部接点
１５０ 集積回路
１５３ 個別ドライバ回路
１５７ 個別機能要素
１５８ 電気的接続要素
１５９ テスト端子
１６０ 未接続箇所
１７０ 未接続箇所
１７５ 接続済み箇所
２００ 第２の半導体チップ
２０１ 第１の主表面
２０２ 第２の主表面
２１０ 第２の配列
２１３ ターゲット位置を取り囲む材料
２１４ 絶縁材料
２２０ 第１の外部接点
２３０ 第２の外部接点
３００ チップ配列

Claims (20)

  1. 複数の第１の導体接点と少なくとも１つの第２の導体接点とを含むマウント面を含む半導体チップであって、
    前記複数の第１の接点のそれぞれは、前記第１の接点のうちの直接隣り合う第１の接点の中心点同士が第１の方向に第１の距離だけ互いに離されるように、規則正しく間隔を空けられたアレイとして配列され、
    前記複数の第１の接点のそれぞれは、第１の横方向の広がりが同一であり、
    前記少なくとも１つの第２の導体接点は、少なくとも一部が、前記第１の横方向の広がりを有する領域の中にあり、前記第１の接点のうちの直接隣接する第１の接点から前記第１の方向に前記第１の距離だけ離れており、
    以下の２つの事柄、即ち、
    前記少なくとも１つの第２の導体接点の第２の横方向の広がりが前記第１の横方向の広がりより小さいこと、又は
    前記少なくとも１つの第２の導体接点の中心点が、前記第１の接点のうちの前記直接隣接する第１の接点の前記中心点から前記第１の方向に、前記第１の距離と異なる第２の距離だけ離れていること
    のうちの少なくとも一方が真実である、
    半導体チップ。
  2. 前記少なくとも１つの第２の導体接点は前記第２の横方向の広がりを有し、前記少なくとも１つの第２の導体接点の中心点が、前記第１の接点のうちの直接隣接する第１の接点の中心点から前記第１の方向に前記第１の距離だけ離れている、請求項１に記載の半導体チップ。
  3. 前記少なくとも１つの第２の導体接点の前記中心点は、前記第１の接点のうちの前記直接隣接する第１の接点の前記中心点から前記第１の方向に前記第２の距離だけ離れている、請求項１に記載の半導体チップ。
  4. 前記少なくとも１つの第２の導体接点の第２の横方向の広がりが前記第１の横方向の広がりより小さい、請求項３に記載の半導体チップ。
  5. 前記第２の距離は前記第１の距離より長い、請求項３に記載の半導体チップ。
  6. 前記規則正しく間隔を空けられたアレイは、前記第１の接点の少なくとも１つの行と、前記第１の接点の少なくとも１つの列とを含み、前記少なくとも１つの行は、前記第１の接点のうちの、それぞれが互いに前記第１の方向に前記第１の距離だけ離れている２つ以上の第１の接点を含み、前記少なくとも１つの列は、前記第１の接点のうちの、それぞれが互いに第２の方向に第３の距離だけ離れている２つ以上の第１の接点を含む、請求項１に記載の半導体チップ。
  7. 前記第３の距離は前記第１の距離と異なる、請求項６に記載の半導体チップ。
  8. 前記半導体チップは前記第２の接点のうちの４つを含み、前記第２の接点のうちの前記４つは、前記規則正しく間隔を空けられたアレイの外側コーナーに配置される、請求項６に記載の半導体チップ。
  9. 前記４つの第２の接点のそれぞれは、前記第１の接点のうちの直接隣接する第１の接点の外側エッジ側から前記第１の方向に前記第１の距離だけ離れている場所と重なっており、前記４つの第２の接点のそれぞれは、前記第１の接点のうちの直接隣接する第１の接点の外側エッジ面から前記第２の方向に前記第３の距離だけ離れている場所と重なっている、請求項８に記載の半導体チップ。
  10. 複数の第１の導体接点と第２の導体接点とを含むマウント面を含む半導体チップであって、
    前記複数の第１の接点のそれぞれは、前記第１の接点のうちの直接隣り合う第１の接点の中心点同士が第１の方向に第１の距離だけ互いに離されるように、規則正しく間隔を空けられたアレイとして配列され、
    前記複数の第１の接点のそれぞれは、第１の横方向の広がりが同一であり、
    前記第２の導体接点は、前記規則正しく間隔を空けられたアレイと、前記半導体チップの第１の外側エッジ面との間に、前記第１の方向に配置され、
    以下の２つの事柄、即ち、
    前記第２の導体接点の第２の横方向の広がりが前記第１の横方向の広がりより小さいこと、又は
    前記第２の導体接点の中心点が、前記第１の接点のうちの直接隣接する第１の接点の前記中心点から前記第１の方向に、前記第１の距離と異なる第２の距離だけ離れていること
    のうちの少なくとも一方が真実である、
    半導体チップ。
  11. 前記半導体チップは更に、第３の導体接点を含み、前記第３の導体接点は、前記規則正しく間隔を空けられたアレイと、前記半導体チップの第２の外側エッジ面との間に配置され、前記第１及び第２の外側エッジ面は互いに向かい合っており、
    以下の２つの事柄、即ち、
    前記第３の導体接点の第３の横方向の広がりが前記第１の横方向の広がりより小さいこと、又は
    前記第３の導体接点の中心点が、前記第３の接点のうちの直接隣接する第３の接点の前記中心点から前記第１の方向に、前記第１の距離と異なる第３の距離だけ離れていること
    のうちの少なくとも一方が真実である、
    請求項１０に記載の半導体チップ。
  12. 前記第３の距離は前記第２の距離と異なる、請求項１１に記載の半導体チップ。
  13. 前記第２の導体接点の第２の横方向の広がりが前記第１の横方向の広がりより小さく、前記第３の導体接点の第３の横方向の広がりが前記第１の横方向の広がりより小さい、請求項１１に記載の半導体チップ。
  14. 複数の第１の導体接点と第２の導体接点とを含むマウント面を含む半導体チップであって、
    前記複数の第１の接点のそれぞれは、前記第１の接点のうちの直接隣り合う第１の接点の中心点同士が第１の方向に第１の距離だけ互いに離されるように、規則正しく間隔を空けられたアレイとして配列され、
    前記第１の接点のうちの中央の第１の接点の両側が、前記第１の接点のうちの外側の第１の接点によって取り囲まれ、
    前記複数の第１の接点のそれぞれは、第１の横方向の広がりが同一であり、
    前記第２の接点の第２の横方向の広がりが前記第１の横方向の広がりより小さく、
    前記第２の導体接点は、前記第１の接点のうちの、前記第１の方向の２つの第１の接点の間に、前記第２の導体接点と、前記第１の接点のうちの前記２つの第１の接点との間の距離が前記第１の距離より短いように、配置される、
    半導体チップ。
  15. 前記規則正しく間隔を空けられたアレイは、前記第１の接点の少なくとも１つの行と、前記第１の接点の少なくとも１つの列とを含み、前記少なくとも１つの行のそれぞれは、前記第１の接点のうちの、それぞれが互いに前記第１の方向に前記第１の距離だけ離れている２つ以上の第１の接点を含み、前記少なくとも１つの列のそれぞれは、前記第１の接点のうちの、それぞれが互いに第２の方向に第３の距離だけ離れている２つ以上の第１の接点を含み、前記第２の導体接点は、前記第１の接点のうちの、前記行のうちの１つの行にある２つの第１の接点の間に前記第１の方向に位置し、前記第２の導体接点は、前記第１の接点のうちの、前記列のうちの１つの列にある２つの第１の接点の間に前記第２の方向に位置する、請求項１４に記載の半導体チップ。
  16. 前記規則正しく間隔を空けられたアレイは、前記行のうちの３つの行と、前記列のうちの３つの列とを含み、前記第１の接点のうちの前記中央の第１の接点は、前記第１の接点のうちの外側の第１の接点によって前記第１の方向及び前記第２の方向に取り囲まれる、請求項１４に記載の半導体チップ。
  17. 第１の半導体チップであって、
    第１の複数の第１の導体接点を含むマウント面を含み、
    前記第１の複数の第１の接点のそれぞれは、前記第１の接点のうちの直接隣り合う第１の接点の中心点同士が第１の方向に第１の距離だけ互いに離されるように、規則正しく間隔を空けられたアレイとして配列され、
    前記第１の複数の第１の接点のそれぞれは、第１の横方向の広がりが同一である、
    前記第１の半導体チップと、
    第２の半導体チップであって、
    第２の複数の第２の導体接点と第３の導体接点とを含むマウント面を含み、
    前記第２の複数の第２の接点のそれぞれは、前記第２の接点のうちの直接隣り合う第２の接点の中心点同士が第２の方向に前記第１の距離だけ互いに離されるように、規則正しく間隔を空けられたアレイとして配列され、
    前記第２の複数の第２の接点のそれぞれは、前記同一の第１の横方向の広がりを有する、
    前記第２の半導体チップと、
    を含む半導体チップアセンブリであって、
    前記第１及び第２の半導体チップのスタックされた配列では、前記第１及び第２の半導体チップの前記マウント面は互いに向き合い、前記第１の導体接点の少なくとも一部が、前記第２の導体接点の少なくとも一部と向き合って電気的に接続され、
    第３の導体接点は、前記スタックされた配列では、前記第３の導体接点が、場合によっては、前記第１の半導体チップが前記第２の半導体チップに対して横方向に動く範囲で、前記第１の半導体チップの別の接点と向き合い、電気的に接続又は切断されたままになるように、且つ、前記第３の導体接点が、場合によっては、前記第１の半導体チップが前記横方向の動く範囲より大きく動くことによって、電気的に切断又は接続されるように構成され、
    前記横方向に動く範囲は前記第１の横方向の広がりより小さい、
    半導体チップアセンブリ。
  18. 前記第１の半導体チップの前記別の導体接点は、前記第１の導体接点のうちの１つであり、前記第３の導体接点は、前記横方向に動く範囲で、前記別の導体接点と重なり、電気的に接続されるように構成され、前記第３の導体接点と前記別の導体接点とが重なる領域は、前記第１の導体接点のうちの、前記別の導体接点とは異なる他の第１の導体接点と前記第２の接点とが正確にアライメントされていれば、前記第２の導体接点と、前記第１の導体接点のうちの前記他の第１の導体接点とが重なる領域より小さい、請求項１７に記載の半導体チップアセンブリ。
  19. 前記第１の半導体チップの前記別の導体接点は第４の導体接点であり、第３及び第４の導体接点の第２の横方向の広がりは前記第１の横方向の広がりより小さい、請求項１７に記載の半導体チップアセンブリ。
  20. 前記第１及び第２の接点が正確にアライメントされている場合には前記第４及び第３の導体接点が互いに切断されているように、且つ、前記第１の半導体チップが前記横方向に動く範囲より大きく動くことによって前記第３及び第４の接点が接続されるように、前記第４の導体接点及び第３の導体接点が、それぞれ、前記第１及び第２の複数の第１の接点から間隔を空けて配置されている、請求項１７に記載の半導体チップアセンブリ。
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