JPS62122258A - マルチチツプパツケ−ジ - Google Patents
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- JPS62122258A JPS62122258A JP60261483A JP26148385A JPS62122258A JP S62122258 A JPS62122258 A JP S62122258A JP 60261483 A JP60261483 A JP 60261483A JP 26148385 A JP26148385 A JP 26148385A JP S62122258 A JPS62122258 A JP S62122258A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はコンピュータ装置あるいは電子交換装置等にお
いて用いられるICもしくはLSI等集積回路の実装に
関し、特にマルチチッゾノ母ッヶージの構造に関する。
いて用いられるICもしくはLSI等集積回路の実装に
関し、特にマルチチッゾノ母ッヶージの構造に関する。
従来、この種のマルチチップ−やッヶージではポリイミ
ド絶縁を有するセラミック基板上にICを実装接続する
構造としてワイヤデンディングもしくはTAB (Ta
pe Automatic Bonding )を利用
する方法がある(例えば[高性能実装のための銅/ポリ
イミド材料システム(C0PPER/ POLYIMI
DE1984IEEE)。更には、ハンダ付は接続する
構造がある(例えば「高性能半導体装のような薄膜モジ
ュール(The Thin−Film Module
as a High−Performanee Sem
1conductor Package ) J IB
MJ、RES、 DEvELOP、 VOL 26A3
MAY 1982− )。
ド絶縁を有するセラミック基板上にICを実装接続する
構造としてワイヤデンディングもしくはTAB (Ta
pe Automatic Bonding )を利用
する方法がある(例えば[高性能実装のための銅/ポリ
イミド材料システム(C0PPER/ POLYIMI
DE1984IEEE)。更には、ハンダ付は接続する
構造がある(例えば「高性能半導体装のような薄膜モジ
ュール(The Thin−Film Module
as a High−Performanee Sem
1conductor Package ) J IB
MJ、RES、 DEvELOP、 VOL 26A3
MAY 1982− )。
上述した従来のワイヤーがンディングモシクハTAB接
続構造では、rcもしくはLSIチップの外形寸法より
外側へリード端子を出して接続するため、実装効率が低
下しかつ熱圧着もしくは超音波全利用するため表面のポ
リイミド絶縁を変形破壊し、信頼性を低下するという欠
点がある。またはんだ付は接続構造では、接続・ぐラド
もしくは接続バンプの大きさを50μ以下にはできない
。このため高密度実装が不可能となる欠点がある。
続構造では、rcもしくはLSIチップの外形寸法より
外側へリード端子を出して接続するため、実装効率が低
下しかつ熱圧着もしくは超音波全利用するため表面のポ
リイミド絶縁を変形破壊し、信頼性を低下するという欠
点がある。またはんだ付は接続構造では、接続・ぐラド
もしくは接続バンプの大きさを50μ以下にはできない
。このため高密度実装が不可能となる欠点がある。
本発明の目的は、セラミック多層基板とICもしくはL
SI等の集積回路とをポリイミド絶縁層および垂直配線
によって直接接続することにより。
SI等の集積回路とをポリイミド絶縁層および垂直配線
によって直接接続することにより。
高信頼性、高密度実装を可能にするマルチチップ・ぐツ
ケージを提供することにある。
ケージを提供することにある。
本発明によるマルチチップパッケージは、セラミック多
層基板と、該基板下面に接続する入出力ビンと、前記基
板上面に内部形成された多層回路配線を有する第1のポ
リイミド絶縁層と、該第1のポリイミド絶縁層の最上部
に形成した第1の垂直配線と、前記第1のポリイミド絶
縁層および第1の垂直配線にそれぞれ接合した第2のポ
リイミド絶縁層および第2の垂直配線を有する複数の集
積回路とを有してい乙。
層基板と、該基板下面に接続する入出力ビンと、前記基
板上面に内部形成された多層回路配線を有する第1のポ
リイミド絶縁層と、該第1のポリイミド絶縁層の最上部
に形成した第1の垂直配線と、前記第1のポリイミド絶
縁層および第1の垂直配線にそれぞれ接合した第2のポ
リイミド絶縁層および第2の垂直配線を有する複数の集
積回路とを有してい乙。
次に本発明の実施例について図面を参照して説明する。
図は本発明によるマルチチップパッケージの一実施例の
構造を示した断面図である。
構造を示した断面図である。
セラミック多層基板1は内部にタングステンWもしくは
モリブデンMoからなる電源系ノぐターフ2を含むアル
ミナグリーンシート製の多層回路基板であり、この多層
基板1の下面にコパー材等からなる入出力ビン3が銀ロ
ウ付けされている。多層基板1の上面には信号系パター
ン4が内層されたポリイミド絶縁層5が多層化されてい
る。ここでノ?ターン4はノぐターン幅10〜20μで
選択的に金メッキされ、ポリイミド絶縁層5に必要なプ
イアホールを介して多層化されている。このポリイミド
絶縁層5の最上部には/?ターン4に接続する垂直配線
6が形成されている。
モリブデンMoからなる電源系ノぐターフ2を含むアル
ミナグリーンシート製の多層回路基板であり、この多層
基板1の下面にコパー材等からなる入出力ビン3が銀ロ
ウ付けされている。多層基板1の上面には信号系パター
ン4が内層されたポリイミド絶縁層5が多層化されてい
る。ここでノ?ターン4はノぐターン幅10〜20μで
選択的に金メッキされ、ポリイミド絶縁層5に必要なプ
イアホールを介して多層化されている。このポリイミド
絶縁層5の最上部には/?ターン4に接続する垂直配線
6が形成されている。
そしてこの垂直配線6に結合する様に複数のICチップ
7に形成された垂直配線8と、ポリイミド絶縁層5に接
着しているICチップ7に形成ここでICチップ7に形
成された垂直配線〆は材質が金か°らなり大きさは20
〜30μ口である。
7に形成された垂直配線8と、ポリイミド絶縁層5に接
着しているICチップ7に形成ここでICチップ7に形
成された垂直配線〆は材質が金か°らなり大きさは20
〜30μ口である。
またポリイミド絶縁層9は接着する前はIリイミP樹脂
の脱水閉環反応の中間段階(反キュアー状態)になって
いる。同様にセラミック多層基板1側の垂直配線6も材
質は金で大きさは20〜30μ口であり、またポリイミ
ド絶縁層5の最上層は接着する前の状態で反キュアーに
なっている。
の脱水閉環反応の中間段階(反キュアー状態)になって
いる。同様にセラミック多層基板1側の垂直配線6も材
質は金で大きさは20〜30μ口であり、またポリイミ
ド絶縁層5の最上層は接着する前の状態で反キュアーに
なっている。
ここでICチップ7側のポリイミド絶縁層9および垂直
配線8とセラミック多層基板1側のポリイミド絶縁層5
および垂直配線6は圧力が2 kg/mm2゜温度が4
00℃7時間が1時間のN2雰囲気で接合される。ポリ
イミド絶縁層5および9はそれぞれ完全にキュアーされ
、かつ垂直配線6および8は金−余熱圧着接合される。
配線8とセラミック多層基板1側のポリイミド絶縁層5
および垂直配線6は圧力が2 kg/mm2゜温度が4
00℃7時間が1時間のN2雰囲気で接合される。ポリ
イミド絶縁層5および9はそれぞれ完全にキュアーされ
、かつ垂直配線6および8は金−余熱圧着接合される。
ここで金−余熱圧着されるわけであるが、ワイヤーボン
ディングやTAB接続の様に局部的に圧力がかからず、
ICチッ7″7のポリイミド絶縁層9の面で幽るだめ絶
縁層の変形や破壊は無い。
ディングやTAB接続の様に局部的に圧力がかからず、
ICチッ7″7のポリイミド絶縁層9の面で幽るだめ絶
縁層の変形や破壊は無い。
以上説明したように2本発明はセラミック多層基板上の
ポリイミド絶縁および垂直配線と、ICチッグ上のポリ
イミド絶縁および垂直配線とを直接接合することにより
、50μ以下の微少接続を可能にし、実装密度を上げる
ことができると同時に、高信頼性のマルチチップ・ぐツ
ケージを形成できる効果がある。
ポリイミド絶縁および垂直配線と、ICチッグ上のポリ
イミド絶縁および垂直配線とを直接接合することにより
、50μ以下の微少接続を可能にし、実装密度を上げる
ことができると同時に、高信頼性のマルチチップ・ぐツ
ケージを形成できる効果がある。
図は本発明によるマルチチップパッケージの一実施例の
構造を示した断面図である。 1・・・セラミック多層基板、2・・・電源系パターン
。 3・・・入出力ビン、4・・・信号系Aターン、5,9
・・・ポリイミド絶縁層、6,8・・・垂直配線、7・
・・ICチップ・ ・ ゛じ・′
構造を示した断面図である。 1・・・セラミック多層基板、2・・・電源系パターン
。 3・・・入出力ビン、4・・・信号系Aターン、5,9
・・・ポリイミド絶縁層、6,8・・・垂直配線、7・
・・ICチップ・ ・ ゛じ・′
Claims (1)
- 1、セラミック層基板と、該基板下面に接続する入出力
ピンと、前記基板上面に内部形成された多層回路配線を
有する第1のポリイミド絶縁層と、該第1のポリイミド
絶縁層の最上部に形成した第1の垂直配線と、前記第1
のポリイミド絶縁層および第1の垂直配線にそれぞれ接
合した第2のポリイミド絶縁層および第2の垂直配線を
有する複数の集積回路とを含むことを特徴とするマルチ
チップパッケージ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60261483A JPS62122258A (ja) | 1985-11-22 | 1985-11-22 | マルチチツプパツケ−ジ |
US07/259,319 US4874721A (en) | 1985-11-11 | 1988-10-18 | Method of manufacturing a multichip package with increased adhesive strength |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60261483A JPS62122258A (ja) | 1985-11-22 | 1985-11-22 | マルチチツプパツケ−ジ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62122258A true JPS62122258A (ja) | 1987-06-03 |
JPH0554697B2 JPH0554697B2 (ja) | 1993-08-13 |
Family
ID=17362530
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60261483A Granted JPS62122258A (ja) | 1985-11-11 | 1985-11-22 | マルチチツプパツケ−ジ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62122258A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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WO1992017901A1 (en) * | 1991-03-27 | 1992-10-15 | Integrated System Assemblies Corporation | Multichip integrated circuit module and method of fabrication |
FR2675946A1 (fr) * | 1991-04-25 | 1992-10-30 | Sorep | Procede de montage d'une puce a circuit integre sur un substrat de cablage. |
US5250843A (en) * | 1991-03-27 | 1993-10-05 | Integrated System Assemblies Corp. | Multichip integrated circuit modules |
US5375042A (en) * | 1990-11-30 | 1994-12-20 | Hitachi, Ltd. | Semiconductor package employing substrate assembly having a pair of thin film circuits disposed one on each of oppositely facing surfaces of a thick film circuit |
US5841193A (en) * | 1996-05-20 | 1998-11-24 | Epic Technologies, Inc. | Single chip modules, repairable multichip modules, and methods of fabrication thereof |
US8836149B2 (en) | 2010-12-15 | 2014-09-16 | Samsung Electronics Co., Ltd. | Hybrid substrates, semiconductor packages including the same and methods for fabricating semiconductor packages |
-
1985
- 1985-11-22 JP JP60261483A patent/JPS62122258A/ja active Granted
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS6427390U (ja) * | 1987-08-10 | 1989-02-16 | ||
US5375042A (en) * | 1990-11-30 | 1994-12-20 | Hitachi, Ltd. | Semiconductor package employing substrate assembly having a pair of thin film circuits disposed one on each of oppositely facing surfaces of a thick film circuit |
WO1992017901A1 (en) * | 1991-03-27 | 1992-10-15 | Integrated System Assemblies Corporation | Multichip integrated circuit module and method of fabrication |
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