JP2012204575A - 半導体装置 - Google Patents

Abstract

【課題】第１の半導体集積回路と第２の半導体集積回路とをフリップチップ工法で１つの基板上に搭載して半導体装置とする場合に、第１の半導体集積回路のパッド列を複数段としながら、第１の半導体集積回路から第２の半導体集積回路への配線をビアを介さずに行い得るようにする。
【解決手段】第１の半導体集積回路３２と第２の半導体集積回路３３とが基板３１上に配置される。前記第１の半導体集積回路３２には、その辺方向に延びる外側パッド列３４Ｒが備えられる。また、前記第１の半導体集積回路３２の外側パッド列３４Ｒの内方には、前記外側パッド列３４Ｒと並行に延びる内側パッド列３５が備えられる。前記外側パッド列３４Ｒのうち、前記内側パッド列３５に対向する部分のパッド列３４Ｒａは、前記基板３１に配置された金属配線３６により、前記第２の半導体集積回路３３の各パッド３３ａに電気的に接続される。
【選択図】図１

Description

本発明は、第１の半導体集積回路と第２の半導体集積回路とをフリップチップ工法で基板上に搭載する半導体装置に関するものである。

一般に、半導体集積回路は、その外周に沿って、金属細線（以降、ワイヤーと称す）を張るための電極のパッド列が各辺に並んでおり、その内方には半導体集積回路を制御するための内部ロジック回路が配置される。このような半導体集積回路は、樹脂でできたパッケージの基板上に搭載され、１つの半導体製品として商品化される。この商品は、同様に別機能を持つ半導体製品と共に、薄型テレビやレコーダといったセット製品のプリント基板に搭載されることになる。

しかしながら、セット商品は高機能、高付加価値が急速に進み、例えば２つないし３つの半導体集積回路を１つの半導体製品へと集約する動きが加速している。これに対応する施策は、大別すると、２通りある。

１つ目の施策は、２つの半導体集積回路を１つの半導体集積回路に統合する大規模半導体集積回路を開発することである。しかし、この場合には、半導体集積回路の面積の巨大化を抑制するために、半導体集積回路の製造プロセスの微細化が要求され、結果として、マスク費用の大幅増加が発生し、複数の製品を開発する毎に多大なコストが発生するという問題がある。

そこで、特にコスト面で有利であるのが、２つ目の施策である。即ち、製品のボリュームゾーンをターゲットした１つの半導体集積回路（第１の半導体集積回路）を開発し、それ単体で基板上に搭載し半導体製品を開発すると共に、更なる機能が必要な高付加価値製品を開発する場合には、その必要とされる機能のみの第２の半導体集積回路を追加で開発し、その２つの半導体集積回路を１つの基板上に搭載した半導体製品を別途開発する。そして、この別途開発した半導体製品の外周には、外部との信号の送受信用に電極のパッド列が各辺に並んで配置される。近年、この２つ目の施策が特に重要視されている。

このような場合に、第１の半導体集積回路では、これを搭載した半導体製品に配置された電極のパッド列（即ち、外部との信号の授受用のパッド列）に接続するためのパッド列に加えて、第２の半導体集積回路とのインターフェース用のパッド列が必要となり、この両種のパッド列を外周に一列に並んで配置する場合には、この両種のパッド列の配置に必要な外周の長さが第１の半導体集積回路の大きさを支配してしまうことになり、内部ロジック回路を小さく開発できる場合であっても、第１の半導体集積回路の面積抑制には繋がらないことになる。

従来、前記のように必要なパッド列を全て配置した場合であっても、半導体集積回路の面積増加が発生しないように、例えば、特許文献１では、図２１に示すように、パッド列を外側とその内側に配置した複数段のパッド列とする構成が提案されている。

特開２００３−１３３４７０号公報（第６頁、第５図）

しかしながら、パッド列を複数段とする場合にも、次の課題が生じる。

例えば、前記第１の半導体集積回路において、パッド列を２段として、その外側に半導体製品の外部信号授受用のパッド列と接続するためのパッド列を配置し、その内側に第２の半導体集積回路とのインターフェース用のパッド列を配置する場合に、第１及び第２の半導体集積回路を１つの基板上に搭載して１つの半導体製品とするには、ワイヤーボンド工法では基板が非常に大きくなり、現実的でないため、一般的には、第１及び第２の半導体集積回路の表裏を反転して、それ等の表面（上面）を基板の上面に搭載するフリップチップ工法が用いられる。尚、ここでいう基板とは、ガラスエポキシ等で形成された樹脂基板、シリコンで形成された基板、いわゆるシリコンインターポーザ、又はガラスで形成された基板等、特に決定されない。そして、このフリップチップ工法の下では、第１及び第２の半導体集積回路相互間でのパッド列の接続やこれ等と基板外周のパッド列との接続は、一般的には、基板内の配線、ビア及び第１及び第２の半導体集積回路に形成される金属突起（以下、バンプと称す）等の接続により、実施されることとなる。

具体的に、第１の半導体集積回路の外側のパッド列を、基板に配置された外部との信号授受用のパッド列に接続する場合には、その途中に第２の半導体集積回路が位置するときには、直線状ではなく、この第２の半導体集積回路を迂回するように第１層目に配線をレイアウトする一方、第２の半導体集積回路との接続については、第１の半導体集積回路の内側のパッド列では、その外側のパッド列に接続された第１層目の配線との接触を避けるように、先ずビアを介して例えば第２層にまで下り、この第２層にて第２の半導体集積回路の位置方向に配線を延ばし、その直下にてビアを介して第１層まで上って第２の半導体集積回路のパッド列と接続される構成となる。

このように、第１の半導体集積回路では、第２の半導体集積回路との接続用の内側のバッド列が第１層目で配線できない構成となる。しかしながら、第２の半導体集積回路と接続される配線の信号は、１００ＭＨｚを超える高速信号やアナログ信号であることが殆どである。このような伝送線路の経路内にビアを介することは、信号配線を流れる電流と対となるリターン電流の経路を分断することとなり、ひいてはインピーダンスの不整合を発生させてしまい、信号品質劣化を起こす。

本発明は、前記課題を解決し、その目的は、第１の半導体集積回路と第２の半導体集積回路とをフリップチップ工法で１つの基板上に搭載して半導体装置とする場合に、第１の半導体集積回路のパッド列を複数段としながら、第１の半導体集積回路から第２の半導体集積回路への配線をビアを介さずに行い得る半導体装置を提供することにある。

更に、本発明は、前記のように第２の半導体集積回路との接続用のパッド列を有する第１の半導体集積回路をそれ単独で１つの基板に搭載した半導体装置とする場合に、そのような半導体装置を安価なワイヤーボンド工法を用いて提供することも目的とする。

前記目的を達成するため、本発明の半導体装置は、第１の半導体集積回路と第２の半導体集積回路とが基板上に配置された半導体装置であって、前記第１の半導体集積回路は、前記第１の半導体集積回路の辺方向に延びる外側パッド列と、前記第１の半導体集積回路の外側パッド列の内方に設けられ、前記外側パッド列と並行に延びる内側パッド列とを備え、前記外側パッド列のうち前記内側パッド列に対向する部分の各パッド列は、前記基板に配置された金属配線により、前記第２の半導体集積回路の各パッドに電気的に接続されていることを特徴とする。

更に、第２の半導体集積回路との接続用のパッド列を有する第１の半導体集積回路をそれ単独で１つの基板に搭載した半導体装置として、本発明の半導体装置は、半導体集積回路の少なくとも１辺において配置され、前記半導体集積回路の辺方向に延びる１列以上の外側パッド列と、前記外側パッド列の前記半導体集積回路の内方に設けられ、前記半導体集積回路の辺方向に延びる１列以上の内側パッド列とを備えた半導体装置において、前記内側パッド列には、前記半導体集積回路の外方に配置されるパッドに電気的接続する金属細線が接続され、前記外側パッド列のうち、前記内側パッド列に対向する部分のパッド列は、前記半導体集積回路の外部と信号の授受を行わないことを特徴とする。

以上により、本発明では、第１の半導体集積回路に備える外側パッド列のうち、内側パッド列に対向する部分の各パッド列が、基板に配置された金属配線により、第２の半導体集積回路の各パッドに電気的に接続される構成であるので、前記基板に配置された金属配線を基板上の第１層目を使用すれば、ビアを介さずに最短距離で接続することが可能である。従って、第１の半導体集積回路と第２の半導体集積回路との間の高速伝送線路として、インピーダンス整合が容易に実施可能である。

また、第１の半導体集積回路に備える内側パッド列は、基板の第２層目に配置された金属配線を介して基板周囲のパッドに接続すれば、その第２層目の金属配線は第２の半導体集積回路の下方を通すことが可能であるので、第２の半導体集積回路を迂回する必要がなく、その接続を最短距離で行うことが可能である。

更に、第２の半導体集積回路との接続用のパッド列を有する第１の半導体集積回路のみを単独で１つの基板に搭載した半導体装置では、その半導体装置全体の面積を変えずに組み立ることが可能である。また、外側パッド列及び内側パッド列に接続する各ワイヤの長さを大きく変更することがない。

以上説明したように、本発明の半導体装置によれば、内部の第１の半導体集積回路と第２の半導体集積回路との間の高速伝送線路として、インピーダンス整合が容易に実施可能であると共に、第１の半導体集積回路から基板外部に取り出す信号の信号品質の向上を図ることが可能である。

更に、第２の半導体集積回路との接続用のパッド列を有する第１の半導体集積回路のみを単独で１つの基板に搭載した半導体装置によれば、半導体装置全体の面積を変えずに組立て可能であると共に、各ワイヤ長を大きく変更する必要がない。

本発明の第１の実施形態の半導体装置の対向外側パッド列での配線接続を示す平面図である。 同半導体装置のＣ−Ｃ’線断面図である。 半導体装置の外側パッド列での配線接続及び概略構成を示す平面図である。 同半導体装置の内側パッド列での配線接続を示す平面図である。 同半導体装置のＧ−Ｇ’線断面図である。 第２の半導体集積回路を迂回して第１の半導体集積回路の対向外側パッド列を基板のパッド列に配線接続する構成例を示す図である。 第１の半導体集積回路の内側パッド列を第２の半導体集積回路のパッド列に配線接続する構成例を示す図である。 図７のＺ−Ｚ’線断面図である。 本発明の第２の実施形態の半導体装置の構成を示す断面図である。 同実施形態の第１の変形例を示す断面図である。 同実施形態の第２の変形例を示す断面図である。 本発明の第３の実施形態の半導体装置を示し、同図（ａ）は第１の半導体集積回路と第２の半導体集積回路とが並行に配置された図、同図（ｂ）は第１の半導体集積回路の角部が第２の半導体集積回路に対向して配置された図、同図（ｃ）は同図（ａ）と同図（ｂ）とを組合せた図である。 本発明の第４の実施形態の半導体装置の全体構成を示す平面図である。 同半導体装置の要部の拡大図である。 同半導体装置のＡ−Ａ’線断面図である。 本発明の第４の実施形態の半導体装置の第１の変形例を示す平面図である。 同半導体装置の要部の拡大図である。 同図（ａ）は同半導体装置のＢ−Ｂ’線断面図、同図（ｂ）は同半導体装置のＣ−Ｃ’線断面図、同図（ｃ）は同半導体装置のＤ−Ｄ’線断面図である。 同第２の変形例の半導体装置の要部の構成を示す平面図である。 同第３の変形例の半導体装置を示し、同図（ａ）は内側パッド列の第１の配置例を示す図、同図（ｂ）は第２の配置例を示す図、同図（ｃ）は第３の配置例を示す図、同図（ｄ）は第４の配置例を示す図、同図（ｅ）は第５の配置例を示す図、同図（ｆ）は第６の配置例を示す図、同図（ｇ）は第７の配置例を示す図、同図（ｈ）は第８の配置例を示す図、同図（ｉ）は第９の配置例を示す図である。 従来の半導体装置のパッド列の構成の一例を示す図である。

以下、本発明の実施形態について図面を参照しながら説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態の半導体装置を示す平面図である。

同図において、第１の半導体集積回路３２と第２の半導体集積回路３３とが基板３１に配置されている。この基板３１は、例えば樹脂基板、シリコンインターポーザ基板（Ｓｉ−ＩＰ基板）、ガラス基板などである。前記第１の半導体集積回路３２及び第２の半導体集積回路３３は、表裏を反転して、その表面（上面）を基板３１の上面に搭載するフリップチップ工法を用いて配置される。従って、第１及び第２の半導体集積回路３２、３３の下部については、本来何も見えないが、説明の便宜上、基板３１の第１層目の配線の一部と、第１及び第２の半導体集積回路３２、３３に配置されたパッド列とを透過して図示している。

前記第１の半導体集積回路３２において、その外周の各辺に沿って、外側パッド列３４が配置されている。同図において右辺に位置する外側パッド列３４Ｒの内方には、その右辺の外側パッド列３４Ｒよりも少ないパッド数で構成された内側パッド列３５が配置されている。前記右辺の外側パッド列３４Ｒのうち、前記内側パッド列３５と平行かつ対向して位置する外側パッド列（以下、対向外側パッド列という）３４Ｒａは、第２の半導体集積回路３３とのインターフェース用であって、第２の半導体集積回路３３のパッド列３３ａに対して基板３１内部に配置した金属配線３６を介して接続されている。一方、前記内側パッド列３５は、基板３１の外周に配置するパッド列（後述する）と接続するためのパッド列である。尚、前記対向外側パッド列３４Ｒａと内側パッド列３５との間でパッドピッチは、同一であっても異なっていても良い。

図２は、前記図１のＣ−Ｃ’の断面の要部部分を示す。第１の半導体集積回路３２において、前記対向外側パッド列３４Ｒａは、そこに形成されたバンプ３７を介して、基板３１の第１層目に配置された金属配線３６へと接続され、図１に示した通り、第２の半導体集積回路３３のパッド列３３ａと接続される。

図３は、第１の半導体集積回路３２の外方のパッド列３４に対する配線の様子を示す。また、図４は、第１の半導体集積回路３１の内側パッド列３５に対する配線の様子を示す。図３では、図１と同様に、説明の便宜上、基板３１の第１層目の配線の一部と、第２層目の配線と、ビアの一部を透過して図示している。図５は、図３のＦ−Ｆ’線断面図（図４のＧ−Ｇ’線断面図）を示す。図３及び図５では、第１の半導体集積回路３２の対向外側パッド列３４Ｒａと第２の半導体集積回路３３のパッド列３３ａとが、バンプ３７と基板３１内部の第１層目に配置した金属配線３６とを介して接続されている。尚、第２の半導体集積回路３３のパッド列３３ａは、１列に並んだ構成例を図示しているが、特にそのパッド列の段数やパッド配置ピッチを制限するものではない。また、前記対向外側パッド列３４Ｒａを除く外側パッド列３４は、バンプ３７と基板３１内部の第１層目に配置した金属配線４０とを介して、基板１の外周に配置したパッド列３９と接続されている。

一方、図４及び図５に図示したように、第１の半導体集積回路３２に形成された内側パッド列３５は、バンプ３７とビア４１を介して基板３１の第２層目の金属配線３８に接続され、この第２層目の配線３８が基板３１の外周に延びて、基板３１の外周に位置するパッド列３９と接続される。尚、基板３１上に形成されたパッド列３９は、１列に並んだ構成例を図示しているが、特にそのパッド列の段数やパッド配置ピッチを制限するものではない。

前記図１〜図５から判るように、第１の半導体集積回路３２と第２の半導体集積回路３３とは、第１の半導体集積回路３２の対向外側パッド列３４Ｒａから、バンプ３７、基板３１の第１層目の信号配線３６、及び第２の半導体集積回路３３のパッド列３３ａを介して直接接続されており、最短配線長で接続することができる。

これに対し、例えば、図６〜図８に示すように、第１の半導体集積回路２０７の内側パッド列２１３を第２の半導体集積回路２０９とのインターフェース用とする場合には、第１の半導体集積回路２０７の外側パッド列２１５（図６には図示せず）に接続された配線２１０との接触を避けるように、ビア２１１を介して基板２０８の第２層目に下りた後、この第２層目の配線２１２を第２の半導体集積回路２０９側に延ばし、その第２の半導体集積回路２０９の直下でビア２１１を介して第２の半導体集積回路２０９のパッド列２１４に接続する必要があって、ビア２１１が必須となる。従って、本実施形態では、特にビアを介さずに第１の半導体集積回路３２と第２の半導体集積回路３３とを基板３１の第１層目の金属配線３６を介して接続できるので、信号配線３６のリターン電流経路の不均一性を排除することができる。その結果、両半導体集積回路３２、３３間の信号配線３６について、高速伝送線路としてのインピーダンス整合を容易に行うことが可能である。

また、前述の通り、第１の半導体集積回路３２と第２の半導体集積回路３３との接続を第１層目の金属配線３６で完結できるので、第１の半導体集積回路３２の内側パッド列３５と基板３１の外周に形成されたパッド列３９とを接続する金属配線３８は、図４及び図５から判るように、第２の半導体集積回路３３の下方を通過することが可能となる。これに対し、前記図６及び図８に示すように、第１の半導体集積回路２０７の内側パッド列２１３を第２の半導体集積回路２０９とのインターフェース用とする場合には、その内側パッド列２１３に対向する外側パッド列２１５を基板２０８外周のパッド列２１６に接続する必要が生じて、その外側パッド列２１５に接続される第１層目の配線２１０は、第２の半導体集積回路２０９を迂回する必要が生じる。従って、本実施形態では、第１の半導体集積回路３２の内側パッド列３５を基板３１外周のパッド列３９に接続する信号配線３８も、最短配線長で実現することができるので、これ等の信号配線３８の配線遅延等の信号品質の劣化を抑制することが可能である。

また、第１の半導体集積回路３２の対向外側パッド列３４Ｒａを除く外側パッド列３４は、基板３１外周のパッド列３９に対して、第１層目の信号配線４０で接続されるので、その配線長を最短配線長として、これ等の信号配線４０の配線遅延等の信号品質の劣化を抑制することも可能である。

尚、図４及び図５に示した基板３１の第２層目の信号配線３８は、第２層目に限定されず、第３層目以降の配線で実施することも可能であるのは勿論である。

（第２の実施形態）
図９は、前記第１の実施形態で説明した半導体装置を更に基板に搭載した構成の断面構造の概略図を示す。

図９において、第１の半導体集積回路３２と第２の半導体集積回路３３とは例えばＳｉ−ＩＰ等で構成された基板（第１の基板）３１に搭載され、更に、この第１の基板３１が樹脂基板等で構成された第２の基板４２に搭載された構成を示す。

同図では、第１の半導体集積回路３２の対向外側パッド列３４Ｒａは、バンプ３７と基板３１の第１層目の金属配線３６を介して、第２の半導体集積回路３３のパッド列３３ａと接続されている。また、第１の半導体集積回路３２の内側パッド列３５は、バンプ３７、ビア４１及び第２層目の金属配線３８を介して、基板３１の外周に形成されたパッド列３９と接続されている。

そして、基板３１外周のパッド列３９は、ワイヤー４３を介して、第２の基板４２上の外周に形成されたパッド列４４に接続される。第２の基板４２のパッド列４４は、第２の基板４２の内部に形成した配線４５及びビア４６を介して、半導体装置の外部接続端子となる基板４２裏面のボール４７と接続される。

この構成により、第１の基板３１がシリコンインターポーザの場合であっても、第１の基板３１と第２の基板４２との接続に安価なワイヤー４３を用いることが出来るので、半導体装置を低コストで製作することが可能である。また、一般的なワイヤーボンド工法と既存の製造設備で製作が可能であるので、新規投資によるコストアップを避けることが可能である。

（第１の変形例）
図１０は、本実施形態で示した半導体装置の第１の変形例を示す。

同図の半導体装置では、第１の半導体集積回路３２と第２の半導体集積回路３３とが第１の基板（シリコンインターポーザ）３１に搭載され、かつ、第１の基板３１が第２の基板４２に搭載されている。前記第１の半導体集積回路３２の対向外側パッド列３４Ｒａは、バンプ３７と基板３１の再配線層３１ａの第１層目の金属配線３６を介して、第２の半導体集積回路３３のパッド列３３ａに接続されている。第１の半導体集積回路３２の内側パッド列３５は、バンプ３７、第１の基板３１の再配線層３１ａに形成したビア４１、再配線層３１ａの第２層目の金属配線３８、及び第１の基板３１のシリコン基板層３１ｂの表裏を貫くビア４８を介して、第１の基板３１の裏面に形成されたバンプ（第１の金属突起）４９と接続される。このバンプ４９は、第２の基板４２の表面に形成した配線４５及びビア４６を介して、本半導体装置の外部接続端子となる第２の基板４２裏面のボール（第２の金属突起）４７と接続される。

前記第１の基板３１のシリコン基板層３１ｂの表裏を貫くビア４８は、いわゆるシリコン貫通ビアであり、図９に示したワイヤー４３での接続と比較して、低インダクタンスで接続、言い換えると低インピーダンスでの接続が可能となる。従って、信号配線として用いる場合には、信号の高速伝送が実現でき、電源やグランドとして用いる場合には電位安定化を可能とすることができる。

尚、図１０において、第１の半導体集積回路３２の外側パッド列３４は、バンプ３７、基板３１の再配線層３１ａの第１層目の金属配線４０、基板３１の再配線層３１ａに形成したビア４１、及び基板３１のシリコン基板層３１ｂの表裏を貫くビア４８を介して、第１の基板３１の裏面に形成されたバンプ（第１の金属突起）４９と接続される。

本変形例では、第１の基板３１の再配線層３１ａは２層としているが、必要に応じて３層以上としても良いのは勿論である。

（第２の変形例）
図１１は、本実施形態で示した半導体装置の第２の変形例を示す。

同図の半導体装置では、第１の半導体集積回路３２と第２の半導体集積回路３３とが、図９及び図１０のように第１の基板３１を介さずに、第２の基板４２に直接搭載された構成である。

同図では、第１の半導体集積回路３２の対向外側パッド列３４Ｒａは、バンプ３７と基板４２の第１層目の金属配線５０を介して、第２の半導体集積回路３３のパッド列３３ａと接続されている。第１の半導体集積回路３２の内側パッド列３５は、バンプ５１、ビア５２と基板４２の第２層目の配線５３、及びこの配線５３に接続したビア５２を介して、半導体装置の外部接続端子となる基板４２裏面のボール４７と接続される。

この構成では、第１及び第２の半導体集積回路３２、３３の基板搭載時のバンプの種類や、使用する樹脂基板のバンプ間隔等の精度にも依存するが、第１の基板を使用しないので、最も低コストで製作することが可能となる。

尚、本実施形態及びその２つの変形例を示した図９〜図１１では、第２の基板４２の表面から裏面のボール４７への電気的接続については、パッド列４４（図９）、バンプ４９（図１０）又はバンプ３７（図１１）から配線４５及びビア４６を介してボール４７へと接続したが、その他、配線４５を配置せず、直接ビア４６を介してボール４７に接続しても良い。また、図９〜図１１では、ビア４６は第２の基板４２を表裏を貫く貫通ビアとしたが、配線している層と任意の層との間にのみ孔を開ける層間ビア及び基板４２の内層を使用した配線を用いて接続しても良い。

（第３の実施形態）
次に、本発明の第３の実施形態を説明する。

図１２は、基板３１上に第１の半導体集積回路３２と第２の半導体集積回路３３とを搭載する際のバリエーションを示す概略平面図である。説明の便宜上、半導体集積回路下部のパッド列のブロック配置のイメージを透過して図示している。

図１２（ａ）は、第１の半導体集積回路３２の内側パッド列３５と第２の半導体集積回路３３のパッド列３３ａとが、並行かつ最も隣接するように配置された例である。

同図（ｂ）は、第１の半導体集積回路３２の任意の隣接する２辺において内側パッド列３５が存在し、その２辺と第２の半導体集積回路３３の任意の辺とが、０°より大きく４５°以下となるように、第２の半導体集積回路３３を配置した例である。

同図（ｃ）は、図１２（ａ）と図１２（ｂ）との配置の組み合わせた構成例である。

基板３１への各半導体集積回路３２、３３の搭載位置は、その下の樹脂基板のボール配置に影響するため、それ等の配置の柔軟性は、前記樹脂基板を含めた半導体製品の仕様の柔軟性、更にはセット製品のプリント基板の仕様の柔軟性へと間接的に結びつくので、効果が大きい。

尚、第１の基板３１上の配置は、樹脂基板、シリコンインターポーザ、ガラス基板等、基板の材質に依存するものではなく、第１の半導体集積回路３２の内側パッド列３５の配置に応じて、第２の半導体集積回路３３の配置位置は柔軟に変更することができるものであり、図１２（ｃ）に示す以外にも、基板３１上には３つ以上の第２の半導体集積回路３３を搭載することも可能である。

（第４の実施形態）
次に、本発明の第４の実施形態を説明する。本実施形態は、既述したように、第２の半導体集積回路とのインターフェース接続用のパッド列を有する第１の半導体集積回路を、それ単独で１つの基板に搭載した半導体装置を例示するものである。

図１３は、このような半導体集積回路（第１の半導体集積回路）のみを有する半導体装置を示す平面図である。図１４は同平面図の要部の拡大図を示す。

図１３及び図１４において、半導体集積回路１は内部に内部ロジック回路４を有すると共に、外周には各辺に沿って外側パッド列２が配置される。前記外側パッド列２のうち、図中右辺に位置する外側パッド列２Ｒの内方には、この外側パッド列２Ｒのパッド数よりも少ないパッド数で構成された内側パッド列５が配置される。前記図中右辺に位置する外側パッド列２Ｒのうち、前記内側パッド列５と対向する部分の対向外側パッド列２Ｒａは、既述の通り第２の半導体集積回路とのインターフェース用であるため、この第２の半導体記憶装置との接続を前提としない本半導体装置では、信号の授受には利用されず、空き状態とされる。尚、図１３では、内側パッド列５を配置した図中右辺部分の構成を詳細に記載しており、その他の上辺、下辺及び左辺部分での構成の詳細は図示を省略している。

図１５は前記図１３のＡ−Ａ’線断面図を示す。以下、図１３〜図１５を用いて本実施形態の半導体装置を説明する。

前記内側パッド列５は、前記対向外側パッド列２Ｒａ、即ち、第２の半導体集積回路とのインターフェース用のパッド列以外の外側パッド列２と共に、外部との信号授受用に利用される。具体的には以下の通りである。図１５から判るように、半導体集積回路１は基板６上に搭載される。この基板６には、半導体集積回路１の外周の各辺に外側パッド列２が配置され、前記内側パッド列５と、対向外側パッド列２Ｒａを除く外側パッド列２のほとんどのパッド（即ち、後述するように電源及びグランド用のパッドを除くパッド）とが、前記基板６に配置したパッド列７と各々ワイヤー８を介して接続される。

前記基板６のパッド列７の各パッドは、図１３及び図１５から判るように、基板６の外周に向かう方向に延びる引き出し配線１００、基板６の裏面へのビア１０１、基板６裏面に配置された配線１０２を経て基板６裏面の金属突起１０９に接続され、これ等の金属突起１０９を通じて半導体集積回路１と外部との各種信号授受が行われる。

前記基板６には、半導体集積回路１に所定電圧及びグランド電位を供給するために、幅太の電源リング１０５とグランドリング１０６とが配置される。前記電源リング１０５は、図１３から判るように、基板６の表面（第１層目）において半導体集積回路１の４辺の外周と基板６に配置した４辺のパッド列７との間に配置され、更に、この電源リング１０５の内方に前記グランドリング１０６が配置される。前記半導体集積回路１の図中右辺の外側パッド列２Ｒには、図１４に示したように、対向外側パッド列２Ｒａを除く部分において、電源用の所定個（同図では２個）のパッド２ｖ及びグランド用の所定個（同図では２個）のパッド２ｇが存在し、それ等の電源用のパッド２ｖがワイヤ８を介して前記電源リング１０５に配置したパッド７ｖと接続されると共に、前記グランド用のパッド２ｇがワイヤ８を介して前記グランドリング１０６に配置したパッド７ｇと接続される。前記電源リング１０５は、基板６の裏面に向かうビア１０７を介して、図１５に示したように基板６の第３層目に信号配線のない箇所を覆った電源パターン１１２と接続され、この電源パターン１１２はビア１０７を介して基板６裏面に配置した金属突起１１０に接続され、この金属突起１１０を介して外部の所定電源が接続される。同様に、前記グランドリング１０６も、ビア１０８を介して基板６の第２層目にレイアウトされたグランドパターン１１３と接続され、このグランドパターン１１３がビア１０８を介して基板６裏面の金属突起１１１に接続されて、この金属突起１１１を介してグランドが接続される。

以上の構成により、本実施形態では、第２の半導体集積回路とのインターフェース接続用の対向外側パッド列２Ｒａを搭載した場合であっても、半導体集積回路１としてそれ自体の面積を殆ど変えずに形成することが可能である。また、ワイヤー８の長さも大きく変化しないので、特性劣化への影響も考える必要がない。

また、半導体集積回路１において、外側パッド列２の内方に内側パッド列５を配置しているので、この内側パッド列５をも外側パッド列２と一列に並べて配置する場合と比較して、半導体集積回路１の面積の縮小化が可能である。特に、本実施形態は、内部ロジック回路４を小面積に設計できる場合に有効である。

尚、本実施形態では、半導体集積回路１の図１３右辺の外側パッド列２Ｒのうち、対向外側パッド列２Ｒａを除くパッドの全てについてワイヤ８を接続したが、これに限定されず、例えば、右辺の外側パッド列２Ｒのうち、対向外側パッド列２Ｒａの一端部及び他端部に各々隣接する１つ又は２つのパッドについては、内側パッド列５から延びるワイヤー８との接触を避けるために、ワイヤー８を接続しない場合もある。

（第１の変形例）
図１６〜図１８は、本実施形態の第１の変形例を示す。

本変形例は、半導体集積回路１の内側パッド列５に対向する対向外側パッド列２Ｒａ、すなわち、第２の半導体集積回路のインターフェース用のパッド列の一部のパッドにワイヤ８を接続する一例を示している。

図１６は、本変形例の半導体装置を示す平面図である。図１７はその平面図の要部の拡大図を示す。また、図１８（ａ）は図１６のＢ−Ｂ’線断面図、同図（ｂ）は図１６のＣ−Ｃ’線断面図、同図（ｃ）は図１６のＤ−Ｄ’線断面図である。

具体的に、図１６、図１７及び図１８（ａ）から判るように、前記対向外側パッド列２Ｒａのうち特定のパッド２ａｖは電源接続用とされ、このパッド２ａｖがワイヤ８を介して電源リング１０５に配置したパッド７ｖと接続される。同様に、図１６、図１７及び図１８（ｂ）から判るように、対向外側パッド列２Ｒａのうち特定のパッド２ａｇはグランド接続用とされ、このパッド２ａｇがワイヤ８を介してグランドリング１０６に配置したパッド７ｇと接続される。

従って、本変形例では、半導体集積回路１の電源及びグランドの電位安定性を強化する効果がある。

尚、第１の半導体集積回路１と第２の半導体集積回路とで共通に使用する信号が存在する場合には、対向外側パッド列２Ｒａのパッドであっても、ワイヤ８を接続して、使用する場合もある。

前記図１３〜図１８に示した半導体装置は、基板６上の配線形状、配線及びビアの位置は一例示であって、これ等の構成については種々変形が可能であるのは言うまでもない。

（第２の変形例）
図１９は、本実施形態の第２の変形例を示す。

同図は、半導体集積回路１の内側パッド列５と対向外側パッド列２Ｒａとの位置関係を変更したものである。

具体的には、前記対向外側パッド列２Ｒａの各パッドの位置に対して、そのパッド列２Ｒａの辺方向の配置ピッチの半分の距離だけ、内側パッド列５の各パッドをずらして、全体として千鳥パッド配置としたものである。

この構成により、本変形例では、内側パッド列５に接続されるワイヤ８と、これに対向する対向外側パッド列２Ｒａに接続されるワイヤ８との相対間隔を広くすることができ、組立時の歩留まりを向上させることが可能である。図１９では、内側パッド列５と対向外側パッド列２Ｒａとの段数を１段とした場合を例示しているが、そのパッド列の何れか又は双方が複数段のパッド列となる場合に、特に効果を発揮する。

尚、前記千鳥パッド配置は、前記第１の実施形態の半導体集積回路３２の内側パッド列３５と対向外側パッド列３４Ｒａとの位置関係についても同様に適用できるのは、言うまでもない。

（第３の変形例）
図２０は、本実施形態の第３の変形例を示す。

同図は、内側パッド列５の配置位置の各種変形例を示している。

同図（ａ）では内側パッド列５が半導体集積回路１の一辺に２つ存在する場合を例示している。同図（ｂ）及び（ｃ）では二辺に内側パッド列５が各々１つ存在する場合を例示し、同図（ｂ）では対向する二辺に各々内側パッド列５が１つ存在し、同図（ｃ）では角部を構成する二辺に各々内側パッド列５が１つ存在している場合を例示している。

また、図２０（ｄ）及び（ｅ）は外側パッド列２が２段構成の場合を例示している。同図（ｄ）では、内側パッド列５が２段構成であるが、外側パッド列２に対して内側へ入る距離は１段分となっている。このため、対向外側パッド列２Ｒａ、すなわち、第２の半導体集積回路との接続用のパッド列は、１段構成となっている。図２０（ｅ）は、内側パッド列５と外側パッド列２との双方が２段構成の場合を例示している。

図２０（ｆ）、（ｇ）、（ｈ）は、内側パッド列５が、角部を構成する二辺において隣接して存在する場合を例示している。図２０（ｉ）は内側パッド列５が任意の一辺に存在すると共に角部を構成する二辺において内側パッド列５が２つ隣接して存在する場合を例示している。

前記図２０（ａ）〜（ｉ）は一部の例を示し、他の変形例が想定されるのは勿論である。

以上のような内側パッド列５の配置の変形は、基板上に２つ以上の半導体集積回路を配置する際には、それ等の配置個数や配置箇所の制限を緩和するのに有効である。

以上説明したように、本発明は、第１の半導体集積回路と第２の半導体集積回路とをフリップチップ工法で１つの基板上に搭載して半導体装置とする場合に、第１の半導体集積回路のパッド列を複数段としながら、フリップチップ工法で第２の半導体集積回路への配線をビアを介さずに行い得る半導体装置を提供でき、これを搭載した種々の電子機器に有用である。

１、３２ 第１の半導体集積回路
２、２Ｒ、３４、３４Ｒ 外側パッド列
２Ｒａ、３４Ｒａ 対向外側パッド列
４ 内部ロジック回路
５、３５ 内側パッド列
６、３１ 基板
７、３９ 基板上のパッド列
８、４３ ワイヤ
３３ 第２の半導体集積回路
３６ 第１層目の金属配線
３７ 金属突起（バンプ）
３８ 第２層目の金属配線
４２ 第２の基板
４４ 第２の基板上のパッド
４６、４８ ビア
４７ ボール（第２の金属突起）
４９ バンプ（第１の金属突起）
１００ 基板上の配線
１０５ 電源リング
１０６ グランドリング

Claims (20)

1. 半導体集積回路の少なくとも１辺において配置され、前記半導体集積回路の辺方向に延びる１列以上の外側パッド列と、
   前記外側パッド列の前記半導体集積回路の内方に設けられ、前記半導体集積回路の辺方向に延びる１列以上の内側パッド列とを備えた半導体装置において、
   前記内側パッド列には、前記半導体集積回路の外方に配置されるパッドに電気的接続する金属細線が接続され、
   前記外側パッド列のうち、前記内側パッド列に対向する部分のパッド列は、前記半導体集積回路の外部と信号の授受を行わない
   ことを特徴とする半導体装置。
2. 前記請求項１記載の半導体装置において、
   前記半導体集積回路が有する外側パッド列のうち、前記内側パッド列に対向するパッド列を除く部分のパッドには、前記半導体集積回路の外方に配置されるパッドに電気的接続する金属細線が接続されている
   ことを特徴とする半導体装置。
3. 前記請求項１又は２記載の半導体装置において、
   前記外側パッド列のうち、前記内側パッド列に対向する部分のパッド列には、電源端子又はグランド端子となるパッドが存在し、
   前記電源端子又はグランド端子となるパッドには、前記半導体集積回路の外方に配置される電源端子又はグランド端子のパッドに電気的接続する金属細線が接続されている
   ことを特徴とする半導体装置。
4. 前記請求項１〜３の何れか１項に記載の半導体装置において、
   前記外側パッド列と前記内側パッド列とは、一列以上の千鳥配置を形成している
   ことを特徴とする半導体装置。
5. 前記請求項１〜４の何れか１項に記載の半導体装置において、
   前記内側パッド列は、
   前記半導体集積回路の１つの辺と並行に、少なくとも２つ以上存在する
   ことを特徴とする半導体装置。
6. 前記請求項１〜４の何れか１項に記載の半導体装置において、
   前記内側パッド列は、２つ存在し、
   前記２つの内側パッド列は、前記半導体集積回路の角部に隣接して、直角となる形状で配置される
   ことを特徴とする半導体装置。
7. 前記請求項１〜４の何れか１項に記載の半導体装置において、
   前記内側パッド列は、
   前記半導体集積回路の１つの辺と並行に配置された少なくとも２つ以上存在する内側パッド列と、
   前記半導体集積回路の角部に隣接して、直角となる形状で配置される２つの内側パッド列とを有する
   ことを特徴とする半導体装置。
8. 前記請求項１〜７の何れか１項に記載の半導体装置において、
   前記半導体集積回路の外方に配置されるパッドを有する基板を備え、
   前記基板に前記半導体集積回路が搭載されている
   ことを特徴とする半導体装置。
9. 第１の半導体集積回路と第２の半導体集積回路とが基板上に配置された半導体装置であって、
   前記第１の半導体集積回路は、
   前記第１の半導体集積回路の辺方向に延びる外側パッド列と、
   前記第１の半導体集積回路の外側パッド列の内方に設けられ、前記外側パッド列と並行に延びる内側パッド列とを備え、
   前記外側パッド列のうち前記内側パッド列に対向する部分の各パッド列は、前記基板に配置された金属配線により、前記第２の半導体集積回路の各パッドに電気的に接続されている
   ことを特徴とする半導体装置。
10. 前記請求項９記載の半導体装置において、
    前記第１の半導体集積回路の内側パッド列は、前記基板に配置された金属配線が電気的に接続されている
    ことを特徴とする半導体装置。
11. 前記請求項１０記載の半導体装置において、
    前記基板には、パッドが形成され、
    前記第１の半導体集積回路の内側パッド列は、前記基板に配置された金属配線により、前記基板に形成したパッドに電気的に接続されている
    ことを特徴とする半導体装置。
12. 前記請求項９〜１１の何れか１項に記載の半導体装置において、
    前記第１の半導体集積回路において、
    前記外側パッド列と前記内側パッド列とは、一列以上の千鳥配置を形成している
    ことを特徴とする半導体装置。
13. 前記請求項９記載の半導体装置において、
    前記外側パッド列のうち前記内側パッド列に対向する部分の各パッド列を前記第２の半導体集積回路の各パッドに電気的に接続している金属配線は、
    前記基板の第１層目に配置される金属配線である
    ことを特徴とする半導体装置。
14. 前記請求項１０又は１１記載の半導体装置において、
    前記第１の半導体集積回路の内側パッド列に接続された前記金属配線は、
    少なくとも前記第２の半導体集積回路の下方の位置では前記基板の第２層目以下に配置される金属配線である
    ことを特徴とする半導体装置。
15. 前記請求項１１記載の半導体装置において、
    前記第１及び第２の半導体集積回路を搭載した基板が搭載される第２の基板を備え、
    前記第２の基板にはパッドが配置され、
    前記第１及び第２の半導体集積回路を搭載した基板のパッドは、金属細線により、前記第２の基板のパッドに電気的に接続されている
    ことを特徴とする半導体装置。
16. 前記請求項１０記載の半導体装置において、
    前記第１及び第２の半導体集積回路を搭載した基板は、第２の基板上に搭載され、
    第１及び第２の半導体集積回路を搭載した基板の前記第２の基板側の面には、パッドが配置され、
    前記第１の半導体集積回路の内側パッド列に接続された前記金属配線は、前記第１及び第２の半導体集積回路を搭載した基板に形成された配線及びビアを介して、前記第１及び第２の半導体集積回路を搭載した基板のパッドに接続されている
    ことを特徴とする半導体装置。
17. 前記請求項１６記載の半導体装置において、
    前記第１及び第２の半導体集積回路を搭載した基板のパッドには、第１の金属突起が形成され、
    前記第２の基板には、第２の金属突起が形成され、
    前記第１及び第２の半導体集積回路を搭載した基板のパッドは、前記第１の金属突起を介して、前記第２の金属突起に電気的に接続される
    ことを特徴とする半導体装置。
18. 前記請求項９〜１７の何れか１項に記載の半導体装置において、
    前記第１の半導体集積回路と前記第２の半導体集積回路とは、
    その両者の辺が相互に平行になるように、前記基板上に搭載されている
    ことを特徴とする半導体装置。
19. 前記請求項９〜１７の何れか１項に記載の半導体装置において、
    前記第１の半導体集積回路と前記第２の半導体集積回路とは、
    その両者の辺の交差する角度が０°より大きく且つ４５°以下となるように、前記基板上に搭載されている
    ことを特徴とする半導体装置。
20. 前記請求項９〜１７の何れか１項に記載の半導体装置において、
    前記第１の半導体集積回路と前記第２の半導体集積回路とは、
    その両者の辺が相互に平行となるように、前記基板上に配置され、
    更に前記基板上に他の第２の半導体集積回路が搭載され、
    前記第１の半導体集積回路と前記他の第２の半導体集積回路とは、
    その両者の辺の交差する角度が０°より大きく且つ４５°以下となるように、前記基板上に搭載されている
    ことを特徴とする半導体装置。

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