KR20010039547A - 반도체 장치 및 그 제조 방법 - Google Patents

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오꾸다하야또
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아끼구사 나오유끼
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    • H01L2224/85181—Translational movements connecting first on the semiconductor or solid-state body, i.e. on-chip, regular stitch
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Abstract

본 발명은 복수의 반도체 소자가 적층된 구조를 갖는 반도체 장치 및 그 제조 방법에 관한 것으로, 신뢰성의 향상과 소형화를 함께 실현하는 것을 과제로 한다.
기판(33) 상에 적층된 제1~ 제3 반도체 소자(22∼24)와, 각 반도체 소자(22∼24) 사이 및 반도체 소자(24)와 기판(33)을 접속하는 와이어(30∼32)를 갖는 반도체 장치에 관한 것이다. 제1 와이어(30)는 최상부에 위치하는 제1 반도체 소자(22)의 전극(27)과 제2 반도체 소자(23)의 전극(28)을 접속한다. 제2 와이어(31)는 제2 반도체 소자(23)의 전극(28)과 제3 반도체 소자(24)의 전극(29)을 접속한다. 제3 와이어(32)는 제3 반도체 소자(24)의 전극(29)과 기판(33)의 본딩 패드(34)를 접속한다. 또 제1 와이어(30)와 전극(28) 사이, 제2 와이어(31)와 전극(29) 사이에 스터드 범프(36, 37)를 설치하고, 각 와이어(31, 32)와 각 반도체 소자(24, 25) 사이에 갭을 형성하여 양자가 합선하는 것을 방지한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND PRODUCING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 복수의 반도체 소자가 적층된 구조를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
근년, 휴대 기기, 특히 휴대 전화 시장의 소형화의 요구에 따라서, 탑재되는 반도체 장치에 대해서도 소형화가 요구되고 있다. 이 요구를 만족하기 위해서, 복수의 반도체 소자를 봉지 수지(패키지) 내에 적층한 스택 타입의 반도체 장치가 개발되고 있다.
도1~ 도4는 종래의 적층 타입의 반도체 장치의 일례를 나타내고 있다. 도1 및 도2는 외부 접속 단자로서 리드(5)를 사용한 반도체 장치(1A)이고, 도1은 반도체 장치(1A)의 단면도이고, 도2는 봉지 수지(6A)의 일부를 제외한 상태의 반도체 장치(1A)를 나타내는 평면도다.
도1 및 도2에 나타내는 반도체 장치(1A)는 리드(5)에 형성된 스테이지부(5a) 상에 3개의 반도체 소자(2∼4)를 적층한 구조로 되어 있다. 각 반도체 소자(2∼4)에는 제1~ 제3 전극(7∼9)이 설치되어 있고, 이 각 전극(7∼9)은 제1~ 제3 와이어(10∼12)를 사용하여 리드(5)의 본딩 패드부(5c)에 접속되어 있다. 또 리드(5)의 아우터 리드부(5b)는 봉지 수지(6A)로부터 외부로 연출하고 있고, 예를 들면 갈매기 날개 형상으로 성형되어 표면 실장에 대응할 수 있도록 구성되어 있다.
도1 및 도2에 나타나는 반도체 장치(1A)는 반도체 소자(2∼4)의 배설 위치의 외주부에 와이어(10∼12)가 접속되는 본딩 패드부(5c)가 형성되고, 또한 아우터 리드부(5b)는 봉지 수지(6A)로부터 외부로 연출하는 구성으로 되어 있었기 때문에, 반도체 소자(1A)가 대형화하여 버리는 문제점이 있다. 또 반도체 장치(1A)는 반도체 소자(2∼4)의 고밀도화 및 적층화에 의하여 다핀화하는 경향에 있지만, 리드(5)에서는 인접하는 피치를 짧게 하는 것은 기술적으로 한계에 다다르고 있고, 이 점에서도 반도체 소자(1A)의 소형화를 할 수 없는 문제가 있다.
한편, 도3 및 도4는 외부 접속 단자로서 땜납볼(15)을 사용한 BGA(볼 그리드 어레이)타입의 반도체 장치(1B)를 나타내고 있다. 도3은 반도체 장치(1B)의 단면도이고, 도4는 봉지 수지(6)의 일부를 제외한 상태의 반도체 장치(1B)를 나타내는 평면도다. 또한 도3 및 도4에서, 도1 및 도2에 나타낸 구성과 대응하는 구성에는 동일 부호를 붙이고 있다.
BGA타입의 반도체 장치(1B)는 프린트 배선 기판 등의 기판(13)의 상부에 제1~ 제3 반도체 소자(2∼4)를 적층한 구성으로 되어 있다. 각 반도체 소자(2∼4)에 설치된 각 전극(7∼9)은 제1~ 제3 와이어(10∼12)를 사용하여 기판(13)의 상면(반도체 소자가 적층되어 있는 면)에 형성된 본딩 패드(14)에 접속되어 있다.
본딩 패드(14)는 기판(13)에 형성된 쓰루홀 및 배선(함께 도시하지 않음)에 의하여 땜납볼(15)과 접속되어 있다. 따라서 각 반도체 소자(2∼4)는 와이어(10∼12), 본딩 패드(14), 쓰루홀 및 배선을 통해서 땜납볼(15)에 접속된 구성으로 되어 있다.
BGA타입의 반도체 장치(1B)는 상기와 같이 외부 접속 단자가 되는 땜납볼이 반도체 소자(2∼4)의 하부에 위치하기 때문에, 도1 및 도2에 나타낸 반도체 장치(1A)에 비하여 소형화를 도모할 수 있다. 또 리드(5)에 비하여 본딩 패드(14)는 협피치화할 수 있기 때문에, 다핀화에 대응할 수 있다.
그런데 도1~ 도4에 나타낸 반도체 장치(1A, 1B)와 같이, 리드(5) 혹은 본딩 패드(14)와 반도체 소자(2∼4)를 접속하는데 와이어(10∼12)를 사용하는 구성에서는 필연적으로 봉지 수지(6A, 6B) 내에 와이어(10∼12)를 배설하는 영역을 설치할 필요가 있다.
특히, 복수의 반도체 소자(2∼4)를 적층한 구조를 갖는 반도체 장치(1A, 1B)에서는 특히 최상부에 위치하는 반도체 소자(2)에 접속되는 제1 와이어(10)가 문제가 되어, 이 제1 와이어(10)를 최상부에 위치하는 반도체 소자(2)로부터 리드(5) 혹은 본딩 패드(14)에 길게 배설할 필요가 있다.
이 때문에, 제1 와이어(10)의 루프 높이(리드(5) 혹은 본딩 패드(14)로부터 제1 와이어(10)까지의 높이)가 높아지고, 이에 따라서 반도체 장치(1A, 1B)가 대형화(특히, 높이 방향이 대형화)하여 버리는 문제점이 발생한다.
이것을 해결하고 반도체 장치(1A, 1B)의 소형화를 도모하려면 각 와이어(10∼12)를 낮게 배설할 필요가 있다. 그런데 각 와이어(10∼12)를 낮게 배설한 경우, 와이어(10∼12)가 반도체 소자(2∼4)의 코너 부분에 접촉하여 버리거나, 또 인접하는 와이어 끼리가 접촉하여 합선하여 버려서 반도체 장치의 신뢰성이 저하되어 버리는 문제점이 발생한다.
본 발명은 상기의 점을 감안하여 된 것으로, 신뢰성의 향상과 소형화를 함께 실현할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
도1은 종래의 일례인 반도체 장치의 단면도(그 1).
도2는 도1에 나타내는 반도체 장치의 봉지 수지를 일부 제외한 상태를 나타내는 평면도.
도3은 종래의 일례인 반도체 장치의 단면도(그 2).
도4는 도3에 나타내는 반도체 장치의 봉지 수지를 일부 제외한 상태를 나타내는 평면도.
도5는 본 발명의 제1 실시예인 반도체 장치의 단면도.
도6은 도5에 나타내는 반도체 장치의 봉지 수지를 일부 제외한 상태를 나타내는 평면도.
도7은 본 발명의 제1 실시예인 반도체 장치의 와이어 접속 구조를 설명하기 위한 도면.
도8은 도5에 나타내는 반도체 장치의 제조 방법의 와이어 본딩 공정을 설명하는 도면 (그 1).
도9는 도5에 나타내는 반도체 장치의 제조 방법의 와이어 본딩 공정을 설명하는 도면(그 2).
도10은 도5에 나타내는 반도체 장치의 제조 방법의 와이어 본딩 공정을 설명하는 도면 (그 3).
도11은 도5에 나타내는 반도체 장치의 제조 방법의 와이어 본딩 공정을 설명하는 도면(그 4).
도12는 도5에 나타내는 반도체 장치의 제조 방법의 와이어 본딩 공정을 설명하는 도면(그 5).
도13은 도5에 나타내는 반도체 장치의 효과를 설명하기 위한 도면.
도14는 와이어를 직접 반도체 소자의 전극에 본딩했을 때에 발생하는 문제점을 설명하기 위한 도면.
도15는 본 발명의 제2 실시예인 반도체 장치의 와이어 접속 구조를 설명하기 위한 도면.
도16은 본 발명의 제3 실시예인 반도체 장치의 단면도.
도17은 도16에 나타내는 반도체 장치의 봉지 수지를 일부 제외한 상태를 나타내는 평면도.
도18은 본 발명의 제4 실시예인 반도체 장치의 단면도.
도19는 도18에 나타내는 반도체 장치의 제조 방법의 와이어 본딩 공정을 설명하는 도면(그 1).
도20은 도18에 나타내는 반도체 장치의 제조 방법의 와이어 본딩 공정을 설명하는 도면(그 2).
도21은 도18에 나타내는 반도체 장치의 제조 방법의 와이어 본딩 공정을 설명하는 도면(그 3).
도22는 도18에 나타내는 반도체 장치의 제조 방법의 와이어 본딩 공정을 설명하는 도면(그 4).
도23은 도18에 나타내는 반도체 장치의 제조 방법의 와이어 본딩 공정을 설명하는 도면(그 5).
도24는 도18에 나타내는 반도체 장치의 효과를 설명하기 위한 도면.
도25는 와이어를 직접 반도체 소자의 전극에 본딩했을 때에 발생하는 문제점을 설명하기 위한 도면.
(부호의 설명)
20A, 20B 반도체 장치
22 제1 반도체 소자
23 제2 반도체 소자
24 제3 반도체 소자
27 제1 전극
28 제2 전극
29 제3 전극
30, 50, 55 제1 와이어
31, 51, 56 제2 와이어
32, 52, 57 제3 와이어
33 기판
34 본딩 패드
35 땜납볼
36, 66 제1 스터드 범프
37, 67 제2 스터드 범프
38 절연성 접착제
40 배선
42 캐필러리
46A, 46B 더미패드
47, 48 재배선층
53 제4 와이어
54 제5 와이어
63A, 63B 제1 NHB(네일헤드 본딩)부
64A, 64B 제2 NHB부
65A, 65B 제3 NHB부
68 제3 스터드 범프
상기의 과제를 해결하기 위해서 본 발명에서는 다음에 설명하는 여러가지 수단을 강구한 것을 특징으로 하는 것이다.
청구항1에 기재한 발명에 관한 반도체 장치는
기재 상에 적층된 복수의 반도체 소자와,
상기 복수의 반도체 소자 중 하나의 반도체 소자에 형성된 전극과 상기 하나의 반도체 소자 상에 직접 적층된 다른 반도체 소자에 형성된 전극 사이 및 상기 기재와 상기 기재 상에 직접 적층된 반도체 소자에 형성된 전극 간을 전기적으로 접속하는 와이어를 구비하고,
또한 적어도 상기 하나의 반도체 소자에 형성된 전극 또는 상기 다른 반도체 소자에 형성된 전극중 어느 한쪽과 상기 와이어의 접합부 사이 및 상기 기재 상에 직접 적층된 반도체 소자에 형성된 전극과 상기 와이어의 접합부 사이에 도전성 재료로 되는 스페이서 부재를 배설하고,
이 스페이서 부재에 의해서 상기 와이어와 상기 반도체 소자 사이에 갭이 형성되도록 구성한 것을 특징으로 하는 것이다.
또 청구항2에 기재한 발명은
청구항1에 기재한 반도체 장치에 있어서,
상기 스페이서 부재는 스터드 범프인 것을 특징으로 하는 것이다.
또 청구항3에 기재한 발명은
청구항1 또는 청구항2에 기재한 반도체 장치에 있어서,
상기 반도체 소자 상에 소정의 재배선 패턴이 형성된 재배선층을 배설하고, 이 재배선층을 중계함으로써, 상기 와이어가 상기 하나의 반도체 소자와 상기 다른 반도체 소자 사이 및 상기 기재와 상기 기재 상에 직접 적층된 반도체 소자 사이를 전기적으로 접속하는 구성으로 한 것을 특징으로 하는 것이다.
또 청구항4에 기재한 발명은
청구항2 또는 3에 기재한 반도체 장치에 있어서,
상기 와이어는 상기 스터드 범프를 형성할 때에 사용하는 스터드 범프용 와이어의 직경 치수에 대해서, 직경이 두꺼운 것을 사용한 것을 특징으로 하는 것이다.
또 청구항5에 기재한 발명은
청구항1~ 청구항4중 어느 한항에 기재한 반도체 장치에 있어서,
상기 반도체 소자는 소자내 회로와 전기적으로 비접속으로 된 더미 패드가 설치되어 있는 것을 특징으로 하는 것이다.
또 청구항6에 기재한 발명은
기재 상에 복수의 반도체 소자를 적층하는 적층 공정과,
상기 복수의 반도체 소자 중, 하나의 반도체 소자에 형성된 전극과 상기 하나의 반도체 소자 상에 직접 적층된 다른 반도체 소자에 형성된 전극 사이 및 상기 기재와 상기 기재 상에 직접 적층된 반도체 소자에 형성된 전극 간을 와이어로 전기적으로 접속하는 와이어 본딩 공정을 갖는 반도체 장치의 제조 방법에 있어서,
상기 와이어 본딩 공정은
상기 와이어를 배설하기 전에, 상기 하나의 반도체 소자에 형성된 전극 또는 상기 다른 반도체 소자에 형성된 전극의 적어도 한쪽 및 상기 기재 상에 직접 적층된 반도체 소자에 형성된 전극에 스페이서 부재를 형성하는 스페이서 부재 배설 공정과 ,
상기 스페이서 부재 배설 공정에서 형성된 스페이서 부재의 상부에 상기 와이어를 접합하는 접합 공정을 갖는 것을 특징으로 하는 것이다.
또 청구항7에 기재한 발명은
청구항6에 기재한 반도체 장치의 제조 방법에 있어서,
상기 스페이서 부재 배설 공정에서는 제1 와이어를 사용하여 스터드 범프를 형성함으로써 상기 스터드 범프를 상기 스페이서 부재로 하고,
또한 상기 접합 공정에서는 상기 제1 와이어의 직경 치수보다 굵은 제2 와이어를 사용하는 것을 특징으로 하는 것이다.
상기한 각 수단은 다음과 같이 작용한다.
청구항1 및 청구항6에 기재한 발명에 의하면, 복수의 반도체 소자 중, 하나의 반도체 소자에 형성된 전극과 상기 하나의 반도체 소자 상에 직접 적층된 다른 반도체 소자에 형성된 전극 간을 와이어로 전기적으로 접속하고, 또한 기재와 상기 기재 상에 직접 적층된 반도체 소자에 형성된 전극 간을 와이어로 전기적으로 접속함으로써, 와이어는 적층된 각 반도체 소자로 중계되어 기재에 접속되게 된다.
따라서 개개의 와이어의 길이는 짧아지고, 이에 따라서 와이어의 루프 높이를 낮게 할 수 있다. 따라서 반도체 장치 내에 설치하는 와이어 루프의 배설 영역을 작게 또한 낮게 할 수 있어, 반도체 장치의 소형화(저배화(低背化))를 도모할 수 있다.
한편, 와이어의 루프 높이가 낮아짐으로써 와이어와 반도체 소자가 근접하여, 와이어와 반도체 소자의 코너가 접촉하여 합선되는 것이 염려된다. 그런데 본 발명에서는 적어도 하나의 반도체 소자에 형성된 전극 또는 다른 반도체 소자에 형성된 전극중 어느 한쪽과, 와이어의 접합부 사이에, 와이어의 접합부의 높이를 기판으로부터 이간시키는 스페이서 부재를 개장하고 있다. 또 기재 상에 직접 적층된 반도체 소자에 형성된 전극과 와이어의 접합부 간에, 와이어의 접합부의 높이를 기판으로부터 이간시키는 스페이서 부재를 개장하고 있다.
이와 같이 와이어와 반도체 소자 사이에 갭이 형성되도록 구성함으로써, 와이어와 반도체 소자가 접촉되어, 와이어가 반도체 소자에 형성된 회로와 합선되는 것을 방지할 수 있다. 이에 따라 반도체 장치의 신뢰성을 향상시킬 수 있다.
또 스페이서 부재는 도전성 재료로 되기 때문에, 와이어의 접합부와 각 전극간에 스페이서 부재를 개장해도, 와이어와 각 전극 사이는 전기적으로 접속된 상태가 된다. 또 와이어의 접합부의 높이를 기판으로부터 이간시키는 구성으로 해도, 그 이간 거리는 와이어와 반도체 소자 사이에 합선이 발생되지 않을 만큼의 갭을 형성하는 양이면 충분하며, 그 이간 거리는 미소하다. 이 때문에, 와이어의 접합부와 각 전극 간에 스페이서 부재를 개장해도, 반도체 장치가 대형화하는 일은 없다.
또 청구항2에 기재한 발명에 의하면,
스페이서 부재를 스터드 범프로 함으로써, 각 반도체 소자간 등을 접속하는 와이어를 배설할 때에 사용하는 와이어 본딩 장치를 사용하여 스페이서 부재를 형성할 수 있다. 따라서 새롭게 제조 설비를 증설하는 일이 없이, 스페이서 부재를 형성할 수 있게 된다.
또 청구항3에 기재한 발명에 의하면,
각 반도체 소자가 다른 전극의 레이아웃을 갖는 경우에서도, 와이어가 크로스되어 합선하는 것을 방지할 수 있다.
즉 적층되는 각 반도체 소자간에서는 전기적 특성, 신호 특성이 동일한 전극간(이하 이 전극을 등특성 전극이라고 함)에서 와이어를 배설할 필요가 있다. 이 때, 직접 적층되는 하나의 반도체 소자와 다른 반도체 소자의 전극 레이아웃이 동일한 경우에는 상하에서 대향하는 각 전극은 서로 등특성 전극이기 때문에, 그대로 상하에서 대향하는 전극간을 와이어 접속하면 된다.
그런데 직접 적층되는 하나의 반도체 소자와 다른 반도체 소자의 전극 레이아웃이 다른 경우에는 상하에서 대향하는 각 전극은 등특성 전극이지 않게 된다. 따라서 이간한 위치에 있는 등특성 전극인 한쌍의 전극간을 와이어 접속할 필요가 발생한다. 이 경우, 단순히 이간하는 전극 간을 와이어 접속한 경우, 다른 와이어와의 사이에서 접촉이 발생될 우려가 있다.
이에 대하여 본 청구항에 관한 발명은 반도체 소자 상에 소정의 재배선 패턴이 형성된 재배선층을 배설함으로써, 와이어는 재배선층을 중계하여 하나의 반도체 소자와 다른 반도체 소자 사이 및 기재와 반도체 소자 사이를 전기적으로 접속할 수 있게 된다. 따라서 각 반도체 소자가 다른 전극 레이아웃을 갖고, 상기와 같이 직접 등특성 전극간을 와이어 접속한 경우에는 와이어가 크로스되는 경우에도, 어느 한쪽의 와이어를 재배선층의 재배선 패턴에 접속함으로써, 와이어가 크로스되어 합선하는 것을 방지할 수 있다.
또 청구항4에 기재한 발명에 의하면,
와이어로서 스터드 범프를 형성할 때에 사용하는 스터드 범프용 와이어의 직경 치수에 대하여 직경이 굵은 것을 사용함으로써, 와이어의 인덕턴스를 저감할 수 있고, 따라서 고주파 특성을 향상시킬 수 있다.
또 청구항5에 기재한 발명에 의하면,
더미 패드는 반도체 소자의 소자내 회로와 전기적으로 비접속이기 때문에, 그 특성을 고려할 필요 없이 와이어를 접속할 수 있다. 따라서 와이어의 레이아웃으로 자유도를 가지게 할 수 있고, 이에 의해서도 와이어 간에 접촉이 발생하는 것을 방지할 수 있다.
또 청구항7기재한 발명에 의하면,
스페이서 부재 배설 공정에서는 제1 와이어를 사용하여 스터드 범프를 형성함으로써 상기 스터드 범프를 스페이서 부재로 하고, 또한 접합 공정에서는 제1 와이어의 직경 치수보다 굵은 제2 와이어를 사용함으로써, 스페이서 부재 배설 공정 및 접합 공정을 1대의 와이어 본딩 장치에 의하여 연속적으로 행할 수 있어, 반도체 장치의 제조 효율의 향상을 도모할 수 있다. 또 기존 설비를 사용할 수 있기 때문에, 제조 설비의 간략화를 도모할 수 있다.
(실시예)
다음에 본 발명의 실시예에 대해서 도면과 함께 설명한다.
도5~ 도7은 본 발명의 제1 실시예인 반도체 장치(20A)를 설명하기 위한 도면이다. 도5는 반도체 장치(20A)의 단면도이고, 도6은 봉지 수지(6A)의 일부를 제외한 상태의 반도체 장치(20A)를 나타내는 평면도이고, 도7은 반도체 장치(20A)의 와이어 접속 구조를 설명하기 위한 사시도이다.
본 실시예에 관한 반도체 장치(20A)는 BGA(볼 그리드 어레이) 타입의 반도체 장치이고, 대략하면 복수(본 실시예에서는 3개)의 반도체 소자(22∼24), 봉지 수지(26), 제1~ 제3 와이어(30∼32), 기판(33) 및 땜납볼(35) 등으로 구성되어 있다.
제1~ 제3 반도체 소자(22∼24)는 기판(33) 상에 적층(스택)된 구성으로 되어 있다. 구체적으로는 제1 반도체 소자(22)와 제2 반도체 소자(23) 사이, 제2 반도체 소자(23)와 제3 반도체 소자(24) 사이 및 제3 반도체 소자(24)와 기판(33) 간에는 각각 필름상의 절연성 접착제(38)가 개장되어 있다. 그리고 각 반도체 소자(22∼24) 및 기판(33)은 이 절연성 접착제(38)에 의하여 접착된 구성으로 되어 있다. 이 때, 상기와 같이 본 실시예에서는 절연성 접착제(38)로서 필름상의 접착제를 사용하고 있기 때문에, 절연성 접착제(38)의 두께를 균일하게 또한 얇게 할 수 있다.
제1~ 제3 반도체 소자(22∼24)는 적층된 상태에서 각 반도체 소자(22∼24)의 적어도 외주 일변에 단차가 형성되고, 계단상이 되도록 구성되어 있다. 또 각 반도체 소자(22∼24)의 외주 소정 위치에는 전극(27∼29)이 형성되어 있다. 따라서 제2 반도체 소자(23)에 설치된 제2 전극(28)은 제1 반도체 소자(22)와 제2 반도체 소자(23)가 형성하는 단차 부분에 위치하고, 제3 반도체 소자(24)에 설치된 제3 전극(29)은 제2 반도체 소자(23)와 제3 반도체 소자(24)가 형성하는 단차 부분에 위치한 구성으로 되어 있다.
기판(33)은 예를 들면 폴리이미드제의 플렉시블 배선 기판, 혹은 유리- 에폭시제의 프린트 배선 기판 등이다. 이 기판(33)의 각 반도체 소자(22∼24)가 탑재되는 측의 면(이하 상면이라고 함)에는 본딩 패드(34), 볼 접속 패드(39) 및 배선(40) 등이 형성되어 있다.
본딩 패드(34)는 각 반도체 소자(22∼24)의 탑재 위치의 외주 위치에 형성되어 있고, 후술하는 바와 같이 제3 와이어(32)가 본딩된다. 또 볼 접속 패드(39)는 땜납볼(35)의 배설 위치에 형성되어 있다. 본 실시예에서는 땜납볼(35)은 에리어 어레이상으로 배설되어 있다. 따라서 땜납볼(35)은 각 반도체 소자(22∼24)의 탑재 위치의 하부에도 배설된 구성으로 되어 있다.
볼 접속 패드(39)와 대향하는 위치에는 홀(41)이 형성되어 있다. 외부 접속 단자로서 기능하는 땜납볼(35)은 이 구멍(41)을 통해서 볼 접속 패드(39)에 접합된 구성으로 되어 있다. 또 배선(40)은 본딩 패드(34)와 볼 접속 패드(39)를 접속하도록 소정의 배선 패턴으로 형성되어 있다.
상기와 같이, 볼 접속 패드(39)는 각 반도체 소자(22∼24)의 탑재 위치의 하부에 위치하고 있기 때문에, 배선(40)은 본딩 패드(34)로부터 내측을 향해 연출한 구조(펀인(fun-in) 구조)로 되어 있다. 이에 따라 본딩 패드(34)는 배선(40) 및 볼 접속 패드(39)를 통해서 땜납볼(35)과 전기적으로 접속한 구성으로 되어 있다.
봉지 수지(26)는 예를 들면 에폭시 수지이고, 몰드법을 사용하여 각 반도체 소자(22∼24) 및 각 와이어(30∼32)를 봉지하도록 형성되어 있다. 본 실시예에서는 반도체 장치(20A)를 제조할 때, 1개의 반도체 장치(20A)의 기판(33)의 면적보다도 넓은 기판(이하 기초 기판이라고 함)을 준비하고, 이 기초 기판 상에 복수조의 반도체 소자(22∼24)를 적층하고, 후술하는 와이어 본딩 공정을 실시한 후, 복수조의 반도체 소자(22∼24) 및 와이어(3Q∼32)를 일괄하여 몰드하고, 그 후에 다이싱 처리를 행함으로써 개개의 반도체 장치(20A)에 개편화하는 방법을 사용하고 있다. 이에 따라 반도체 장치(20A)의 생산 효율을 향상시킬 수 있다.
계속해서 제1~ 제3 와이어(30∼32)에 대해서 설명한다. 각 와이어(30∼32)는 금, 알루미늄, 동 등의 도전성 금속 세선으로 되고, 와이어 본딩 장치를 사용하여 배설된다. 제1 와이어(30)는 제2 반도체 소자(23)에 형성된 제2 전극(28)과, 제2 반도체 소자(23)에 직접 적층된 제1 반도체 소자(22)에 형성된 제1 전극(27) 사이에 배설되어 있다. 이 때, 각 와이어(30∼32)는 전기적 특성, 신호 특성이 동일한 전극(등특성 전극) 간을 접속하도록 구성되어 있다.
또 제2 와이어(31)는 제3 반도체 소자(24)에 형성된 제3 전극(29)과, 제3 반도체 소자(24)에 직접 적층된 제2 반도체 소자(23)에 형성된 제2 전극(28) 사이에 배설되어 있다. 또한 제3 와이어(32)는 기판(33)에 형성된 본딩 패드(34)와, 기판(33)에 직접 적층된 제3 반도체 소자(24)에 형성된 제3 전극(29) 사이에 배설되어 있다.
또한 상기한 "직접 적층된 " 의 의미는 "곧 그 상부에 적층 배설된 "의 의미다. 또 상기의 의미는 절연성 접착제(38)를 개재시키지 않는다는 의미가 아니다. 따라서 제3 반도체 소자(24)를 예시하면, " 제3 반도체 소자(24)에 직접 적층된 반도체 소자"는 2 반도체 소자(23)로 제1 반도체 소자(22)를 포함하는 것은 아니다.
제1~ 제3 와이어(30∼32)를 상기와 같이 배설함으로써, 각 와이어(30∼32)는 적층된 각 반도체 소자(24, 23)로 중계되어 기판(33)에 접속되게 된다. 이에 의하여 각 와이어(30∼32)는 도5 및 도7에 나타내는 바와 같이, 최상부에 위치하는 제1 반도체 소자(22)로부터 기판(33)을 향해 차례로 단을 이루도록 배설된 구성으로 된다.
이와 같이 본 실시예에서는 각 와이어(30∼32)가 각 반도체 소자(24, 23)에서 중계되어 기판(33)에 접속되는 구성으로 되어 있기 때문에, 개개의 와이어(30∼32)의 길이는 짧아지고, 이에 따라서 와이어(30∼32)의 루프 높이(각 와이어의 세컨드 본딩 위치에서 와이어 루프의 최상부까지의 거리)를 낮게 할 수 있다. 따라서 반도체 장치(20A) 내에 설치하는 와이어 루프의 배설 영역을 작게 또한 낮게 할 수 있고, 반도체 장치(20A)의 소형화(저배화)를 도모할 수 있다.
또 본 실시예에서는 기판(33)에 형성된 본딩 패드(34)에 1개의 와이어(32)만이 접속되는 구성이 된다. 이 때문에, 종래와 같이 복수의 와이어(10∼12)를 접속할 필요가 있던 본딩 패드(14)(도3 및 도4 참조)에 비하여 본딩 패드(34)의 면적을 작게 할 수 있고, 이에 의해서도 반도체 장치(20A)의 소형화를 도모할 수 있다.
계속해서 상기 구성으로 된 반도체 장치(20A)의 제조 방법에 대해서 설명한다.
또한 본 실시예의 제조 방법의 특징은 제1~ 제3 와이어(30∼32)를 배설하는 와이어 본딩 공정에 있고, 다른 제조 공정은 종래와 마찬가지이기 때문에, 이하의 설명에서는 와이어 본딘 공정에 대해서만 설명하기로 한다.
도8~ 도12는 제1~ 제3 와이어(30∼32)를 배설하는 와이어 본딩 공정을 순서를 따라 나타내는 도면이다. 도8은 와이어(30∼32)를 와이어 본딩하기 전의 상태를 나타내고 있다.
기판(33)의 상부에는 미리 제1~ 제3 반도체 소자(22∼24)가 적층되어 있다. 본 실시예에서는 각 와이어(30∼32)를 와이어 본딩하기 전에 스터드 범프 형성 공정(청구항6의 스페이서 부재 배설 공정에 상당함)을 실시한다.
이 스터드 범프 형성 공정에서는 제2 반도체 소자(23)에 형성된 제2 전극(28) 상에 제1 스터드 범프(36)를 형성함과 동시에, 제3 반도체 소자(24)에 형성된 제3 전극(29) 상에 제2 스터드 범프(37)를 형성한다. 또한 본 실시예에서는 제1 전극(27)에 스터드 범프는 설치되어 있지 않다.
이 제1 및 제2 스터드 범프(36, 37)는 후술하는 바와 같이 스페이서 부재로서 기능하는 것이고, 제1~ 제3 와이어(30∼32)를 와이어 본딩할 때에 사용하는 와이어 본딩 장치를 그대로 사용하여 형성된다. 또 각 스터드 범프(36, 37)의 재질은 각 와이어(30∼32)의 재질과 동재질로 되어 있다.
따라서 1대의 와이어 본딩 장치에서 제1 및 제2 스터드 범프(36, 37)와 각 와이어(30∼32)를 배설할 수 있다. 이에 따라 스터드 범프(36, 37)를 형성하기 위해서 새롭게 제조 설비를 증설할 필요는 없어, 설비 비용이 상승되는 일은 없다.
도9는 제1 반도체 소자(22)상의 제1 전극(27)에 금속 세선(25A)을 접합(퍼스트 본딩)한 상태를 나타내고 있다. 각 와이어(30∼32)를 배설하는 처리는 와이어 본딘 장치에 설치된 캐필러리(42)를 사용하여 행하여진다.
캐필러리(42)는 중앙에 금속 세선(25A)을 삽통시키는 삽통공이 형성되어 있다. 이 캐필러리(42)를 사용하여 금속 세선(25A)을 전극(27)에 접합하려면 캐필러리(42)의 선단부에서 연출된 금속 세선(25A)에 스파크 방전 등에 의하여 볼부를 형성하여 두고, 이 볼부를 전극(27)에 압접하는 것과 동시에 캐필러리(42)를 초음파 진동시킨다. 이에 따라 금속 세선(25A)은 전극(27)에 초음파 용접된다.
상기와 같이, 금속 세선(25A)의 퍼스트 본딩 측에서는 금속 세선(25A)의 선단에 형성된 볼부를 전극(27)에 접합하는 구성이기 때문에, 그 접합은 네일헤드 본딩이 된다. 이하의 설명에서는 금속 세선(25A)과 제1 전극(27)과의 접합부를 제1 네일헤드 본딩부(63A)(이하 네일헤드 본딩을 NHB로 약칭함)라고 한다.
금속 세선(25A)이 제1 전극(27)에 접합되면, 계속해서 캐필러리(42)는 금속 세선(25A)을 인출하면서, 제2 반도체 소자(23)상의 제2 전극(28)의 형성 위치까지 이동한다. 다음에 캐필러리(42)는 금속 세선(25A)을 제2 전극(28) 상에 형성되어 있는 제1 스터드 범프(36)에 압접하는 것과 동시에, 초음파 진동함으로써 초음파 용접을 행한다(세컨드 본딩).
이에 따라 도10에 나타내는 바와 같이, 제1 와이어(30)가 제1 전극(27)과 제2 전극(28) 사이에 배설된다. 이 때, 제1 스터드 범프(36)는 캐필러리(42)에 압압됨으로써 약간 변형하지만, 소정의 높이(도13에 화살표(D1)으로 나타내는 높이)는 유지하고 있다.
상기와 같이 본 실시예에서는 제1 와이어(30)의 세컨드 본딩측은 제1 스터드 범프(36) 상에 접합된 구성이 된다. 그런데 제1 스터드 범프(36)는 각 와이어(30∼32)와 동일 재질(도전성 재료)로 되어 있다.
이 때문에, 제1 와이어(30)의 세컨드 본딩측을 스터드 범프(36) 상에 접합한 상태에서, 제1 와이어(30)는 제2 전극(28)과 전기적으로 접속된 상태가 된다. 또한 도10에서는 제2 와이어(31)의 형성에 대비하여, 금속 세선(25A)의 선단부에 볼부(43A)를 형성한 상태를 나타내고 있다.
상기와 같이 제1 와이어(30)가 배설되면, 계속해서 제2 와이어(31)의 배설 처리가 행하여진다. 제2 와이어(31)를 배설에는 캐필러리(42)를 제1 스터드 범프(36)의 형성 위치에 이동시키고, 볼부(43A)를 제1 스터드 범프(36)에 압접하는 것과 동시에 캐필러리(42)를 초음파 진동시킨다.
이에 따라 도11에 나타내는 바와 같이, 금속 세선(25A)은 제1 스터드 범프(36) 상에 초음파 용접된다. 이 금속 세선(25A)의 접합은 퍼스트 본딩이 되기 때문에, 제1 스터드 범프(36)의 상부에는 제2 NHB부(64A)가 형성된다.
금속 세선(25A)이 제1 스터드 범프(36) 상에 접합되면, 계속해서 캐필러리(42)는 금속 세선(25A)을 인출하면서, 제3 반도체 소자(24) 상의 제3 전극(29)의 형성 위치까지 이동한다. 다음에 캐필러리(42)는 금속 세선(25A)을 제3 전극(29) 상에 형성되어 있는 제2 스터드 범프(37)에 압접하여 초음파 용접을 행한다(세컨드 본딩).
이에 따라 도12에 나타내는 바와 같이, 제2 와이어(31)가 제2 전극(28)과 제3 전극(29) 사이에 배설된다. 이 때, 제2 스터드 범프(37)도 캐필러리(42)에 압압됨으로써 약간 변형하지만, 소정의 높이는 유지하고 있다. 또 제2 스터드 범프(37)도 도전성 재료이기 때문에, 제2 와이어(31)의 세컨드 본딩측을 스터드 범프(37) 상에 접합한 상태에서 제2 와이어(31)는 제3 전극(29)에 전기적으로 접속된 상태가 된다.
이후, 상기와 마찬가지의 처리를 실시함으로써, 제3 전극(29)과 기판(33)의 본딩 패드(34) 사이에 제3 와이어(32)를 배설한다. 단, 본딩 패드(34) 상에는 스터드 범프는 형성되어 있지 않다.
상기한 와이어 본딩 공정을 실시함으로써, 각 와이어(30∼32)는 반도체 소자(24, 23)에서 중계되어 기판(33)에 접속되게 되고, 따라서 각 와이어(30∼32)는 제1 반도체 소자(22)로부터 기판(33)을 향해 차례로 단을 이루도록 배설된다. 이 구성에 의해서, 전술한 바와 같이 각 와이어(30∼32)를 짧게 할 수 있어 동시에 루프 높이를 낮게 할 수 있다.
각 와이어(30∼32)가 짧아지면, 각 와이어(30∼32)의 인덕턴스는 저감하고, 따라서 반도체 장치(20A)의 전기적 특성(특히 고주파 특성)을 향상시킬 수 있다. 또 종래와 같이 각 반도체(2∼3)의 전극(7∼9)을 직접 기판(13)의 본딩 패드(14)에 접속하는 구성에서는 기판(13)에 가까운 위치일수록 와이어수가 증대되어 인접하는 와이어간이 접촉하거나, 본딩 패드(14)가 대형화되는 문제점이 있었다(도4 참조).
그런데 본 실시예의 구성에 의하면, 제1 및 제2 반도체 소자(22, 23)가 직접 본딩 패드(34)에 접속되지 않고, 따라서 기판(33)에 가까운 위치에서도 와이어수가 증대되는 일은 없다. 따라서 와이어간 접촉의 발생을 방지할 수 있음과 동시에, 본딩 패드(34)의 소형화(이것은 반도체 장치(20A)의 소형화에 기여함)를 도모할 수 있다.
또한 각 와이어(30∼32)의 루프 높이를 낮게 할 수 있음으로써, 반도체 장치(20A)의 소형화(저배화)를 도모할 수 있다. 그러나 각 와이어(30∼32)의 루프 높이를 낮게 한 경우, 와이어(30∼32)와 반도체 소자(22∼24)의 코너부가 근접하고, 도14에 화살표(A1)로 나타내는 바와 같이, 와이어(30∼32)와 반도체 소자(22∼24)의 코너가 접촉하여 합선하는 것이 염려된다.
그런데 본 실시예에서는 제2 NHB부(64A)와 제2 전극(28) 사이에 제1 스터드 범프(36)를 설치하고, 또 제3 NHB부(65A)와 제3 전극(29) 사이에 제2 스터드 범프(37)를 설치함으로써, 와이어(30∼32)와 반도체 소자(22∼24)와의 접촉을 방지하고 있다.
이하 이에 대해서 도13을 사용하여 설명한다. 또한 제1 스터드 범프(36)와 제2 스터드 범프(37)의 작용 효과는 동일하기 때문에, 제1 스터드 범프(36)에 대해 설명하고, 제2 스터드 범프(37)의 설명은 생략하기로 한다.
제1 스터드 범프(36)는 제2 NHB부(64A)의 하측면(제1 와이어(30)의 세컨드 본딩 위치이기도 함)과 제2 전극(28) 사이에 개장된 구성으로 되어 있다. 상기와 같이, 제1 스터드 범프(36)는 소정의 높이(D1)를 갖고 있기 때문에, 제2 NHB부(64A)는 제2 전극(28)에 대하여 소정 치수(D1)만큼 이간한 상태가 된다. 즉 제1 스터드 범프(36)는 제2 NHB부(64A)를 제2 전극(28)으로부터 이간시키는 스페이서 부재로서 기능한다.
한편, 각 와이어(30∼32)가 각 반도체 소자(22∼24)와 접촉하지 않도록 구성하려면 각 와이어(30∼32)와 각 반도체 소자(22∼24)와 사이에 갭을 형성하면 좋다. 본 실시예와 같이, 제1 스터드 범프(36)를 설치함으로써 제1 와이어(30)의 세컨드 본딩 위치를 제2 전극(28)으로부터 이간시키면, 제1 와이어(30)는 제1 반도체 소자(22)의 코너로부터 이간한다.
또 제1 스터드 범프(36)를 설치하고, 제2 NHB부(64A)를 제2 전극(28)으로부터 이간시키면, 제2 와이어(31)는 제2 반도체 소자(23)의 코너로부터 이간한다. 또한 제2 와이어(31)는 그 세컨드 본딩 위치에도 제2 스터드 범프(37)가 설치되어 있기 때문에, 이에 의해서도 제2 와이어(31)는 제2 반도체 소자(23)의 코너로부터 이간한다.
따라서 제1 및 제2 스터드 범프(36, 37)를 설치함으로써, 각 와이어(30∼33)와 각 반도체 소자(22∼24)가 접촉되는 것을 방지할 수 있다. 따라서 와이어(30∼33)가 각 반도체 소자(22∼24)에 형성된 회로와 합선하는 일이 없어, 반도체 장치(20A)의 신뢰성을 향상시킬 수 있다.
또 각 와이어(30∼32)와 각 반도체 소자(22∼24) 간의 이간량은 제1 및 제2 스터드 범프(36, 37)의 높이를 조정함으로써 조정할 수 있다. 이 각 스터드 범프(36, 37)의 높이를 선정할 때는 와이어(30∼32)와 반도체 소자(22∼24)와 사이에 갭이 형성될 수 있는 최소의 높이로 하는 것이 바람직하다.
즉 와이어(30∼32)와 반도체 소자(22∼24)의 접촉 방지를 도모하는 면에서는 각 스터드 범프(36, 37)를 높게 하는 쪽이 바람직하다. 그런데 스터드 범프(36, 37)를 높게 함으로써, 각 와이어(30∼32)의 루프 높이가 높아져, 반도체 장치(20A)가 대형화할 우려가 있다.
따라서 상기와 같이 각 스터드 범프(36, 37)의 높이를 와이어(30∼32)와 반도체 소자(22∼24)와 사이에 갭이 형성될 수 있는 최소의 높이로 함으로써, 반도체 장치(20A)의 소형화와 고신뢰성화를 함께 실현할 수 있다.
계속해서 본 발명의 제2 실시예에 대해서 설명한다.
도15는 본 발명의 제2 실시예인 반도체 장치의 와이어 접속 구조를 설명하기 위한 도면이다.
또한 본 실시예의 설명에 사용하는 도15 및 제3 실시예 이하의 설명에서 사용하는 도16 이하의 각 도면에 있어서, 제1 실시예의 설명에 사용한 도5~ 도13에 나타낸 구성과 동일 구성에 대해서는 동일 부호를 붙여 그 설명을 생략하기로 한다.
본 실시예에 관한 반도체 장치에서는 반도체 소자에 형성되어 있는 더미 패드(46A)를 와이어(30∼32)의 중계부로서 사용한 것을 특징으로 하는 것이다. 더미패드(46A)는 반도체 소자의 소자내 회로와 전기적으로 비접속인 패드다.
이 더미 패드(46A)는 전극(27∼29)과 동일 형상 혹은 그보다도 넓은 면적을 갖고 있고, 또 전극(27∼29)의 배설 위치에 배설되어 있다. 따라서 더미패드(46A)에 와이어(30∼32)를 본딩할 수 있다.
또한 본 실시예에서는 제2 반도체 소자(23)에 1개의 더미 패드(46A)가 설치되어 있는 예를 나타내고 있지만, 통상 더미 패드(46A)는 반도체 소자에 복수개 형성되어 있는 것이다.
상기와 같이, 더미패드(46A)는 반도체 소자(23)의 소자내 회로와 전기적으로 비접속이기 때문에, 그 특성을 고려할 필요가 없이 와이어(30, 31)를 접속할 수 있다. 즉 한쌍의 반도체 소자(예를 들면, 제1 반도체 소자(22)와 제2 반도체 소자(23))를 제1 와이어(30)로 접속하려고 한 경우, 전기적 특성이 동일한 등특성 전극 간을 접속하도록 구성할 필요가 있다. 그러나 더미패드(46A)는 소자내 회로와 비접속이기 때문에, 그 전기적 특성을 배려할 필요는 없다.
이 때문에, 각반도체 소자(22∼24)에 더미 패드(46A)를 설치하여 둠으로써, 이 더미 패드(46A)를 와이어의 중계부로서 사용할 수 있게 된다. 이에 따라 와이어(30∼32)의 레이아웃으로 자유도를 가지게 할 수 있고, 각 와이어(30∼32)의 길이를 짧게 하거나, 또 봉지 수지(26)의 몰드시에 와이어 플로우가 없는 와이어 레이아웃으로 할 수 있다.
계속해서 본 발명의 제3 실시예에 대해서 설명한다.
도16 및 도17은 본 발명의 제3 실시예인 반도체 장치(20B)를 나타낸다. 도16은 반도체 장치(20B)의 단면도이고, 도17은 봉지 수지(26)의 일부를 제외한 상태의 반도체 장치(20B)를 나타내는 평면도다.
본 실시예에 관한 반도체 장치(20B)는 제2 및 제3 반도체 소자(23, 24)의 상부에 재배선층(47, 48)을 배설한 것을 특징으로 하는 것이다. 재배선층(47)은 제1 반도체 소자(22)와 제2 반도체 소자(23)가 형성되는 단차 부에, 제2 전극(28)의 열과 대략 평행이 되도록 설치되어 있다. 또 재배선층(48)은 제2 반도체 소자(23)와 제3 반도체 소자(24)가 형성되는 단차 부에, 제3 전극(29)의 열과 대략 평행이 되도록 설치되어 있다.
본 실시예에서는 각 재배선층(47, 48)으로서 프린트 회로 기판을 사용하고 있고, 그 표면에는 소정 패턴을 가진 재배선 패턴(47A, 48A)이 형성되어 있다. 이 재배선층(47, 48)은 각 반도체 소자(23, 24) 상에 접착제를 사용하여 고정되어 있다.
또한 각 재배선층(47, 48)은 반드시 프린트 회로 기판을 사용할 필요는 없고, 플렉시블 프린트 기판 등의 다른 회로 기판을 사용해도 좋고, 또 각 반도체 소자(23, 24)의 형성시에 소자 상에 일체적으로 형성하는 구성으로 하여도 좋다.
본 실시예와 같이, 각 반도체 소자(23, 24) 상에 재배선층(47, 48)을 배설함으로써, 각 반도체 소자(22∼24)에 형성된 전극(27∼29)이 다른 전극 레이아웃으로 되어 있는 경우에서도, 제1~ 제5 와이어(50∼54)가 크로스되어 합선하는 것을 방지할 수 있다. 이하 이에 대해서 설명한다.
적층된 각 반도체 소자(22∼24)를 접속하는 경우, 전기적 특성, 신호 특성이 동일한 전극간(등특성 전극)에서 와이어(50∼54)를 배설할 필요가 있다. 이 때, 직접 적층되는 제1 반도체 소자(22)와 제2 반도체 소자(23)의 전극 레이아웃이 동일하고, 또 제2 반도체 소자(23)와 제3 반도체 소자(24)의 전극 레이아웃이 동일한 경우에는 상하에서 대향하는 각 전극(27∼29)은 등특성 전극이기 때문에, 그대로 상하에서 대향하는 각 전극(27∼29)을 와이어 접속하면 된다(도6 및 도7에 나타내는 바와 같은 구성).
그런데 직접 적층되는 하부에 위치하는 반도체 소자와 상부에 반도체 소자의 전극 레이아웃이 다른 경우, 즉 등특성 전극이 소자상의 대응하는 위치에 없는 경우에는 상하에서 대향하는 전극은 등특성 전극에서는 없어진다. 따라서 등특성 전극 끼리 접속하려면 이간한 전극간에 와이어를 배설할 필요가 발생한다. 이 경우, 와이어 레이아웃이 곤란해지고, 고밀도에 와이어를 배설하려고 한 경우에는 와이어 간에 접촉이 발생하며, 또 이것을 회피하려고 한 경우에는 반도체 장치가 대형화하여 버린다.
이에 대하여 본 실시예와 같이, 반도체 소자(23, 24) 상에 소정의 재배선 패턴(47A, 48A)이 형성된 재배선층(47, 48)을 배설함으로써, 와이어(50∼54)는 재배선층(47, 48)을 통해서 제1~ 제3 반도체 소자(22∼24) 사이 및 제3 반도체 소자(24)와 기판(33) 사이를 전기적으로 접속한다.
구체적으로는 본 실시예에서는 도17에 나타내는 바와 같이, 제1 반도체 소자(22)의 도면중 최상부에 위치하는 제1 전극(27A)과, 제2 반도체 소자(23)의 도면중 최하부에 위치하는 제2 전극(28A)이 등특성 전극이 되어 있다. 따라서 이 제1 전극(27A)과 제2 전극(28A)을 와이어 접속할 필요가 있지만, 각 전극(27A, 28A)을 직접 와이어 접속한 경우에는 와이어를 비스듬하게 배설할 필요가 있어, 다른 와이어와 접촉할 우려가 있다. 또 와이어 길이가 길어지기 때문에, 전기적 특성적으로도 불리하다.
그래서 본 실시예에서는 제1 전극(27A)을 직접 제2 전극(28A)에 접속하지는 않고, 먼저 제1 전극(27A)과 재배선층(47)을 제1 와이어(50)에서 접속하는 구성으로 되어 있다.
재배선층(47)은 전극(27, 28)의 열과 대략 평행으로 도면중 상하로 연재하는 재배선 패턴(47A)을 갖고 있다. 제1 와이어(50)는 재배선 패턴(47A)의 도면중 상단부와 제1 전극(27A) 사이에 배설되고, 또 제2 와이어(51)는 재배선 패턴(47A)의 도면중 하단부와 제2 전극(28A) 사이에 배설되어 있다.
이에 따라 제1 및 제2 와이어(50, 51)를 다른 와이어와 간섭하는 일이 없이, 또한 짧은 와이어 길이로 배설할 수 있다. 또한 다른 와이어는 재배선층(47)의 상부에 와이어 루프를 형성한다.
이와 같이 재배선층(47, 48)을 설치함으로써, 등특성 전극간을 직접 와이어 접속한 경우에는 와이어가 접촉되는 전극 레이아웃이라도, 재배선층(47, 48)을 설치함으로써 와이어(50∼54)가 크로스되어 합선하는 것을 방지할 수 있다. 또 전극 레이아웃으로 제한되지 않는 반도체 소자(22∼24)의 조합이 가능해지는 것과 동시에 와이어 길이를 짧게 할 수 있기 때문에 반도체 장치(20B)의 전기적 특성의 향상을 도모할 수도 있다.
계속해서 본 발명의 제4 실시예에 대해서 설명한다.
도18은 본 발명의 제4 실시예인 반도체 장치(20C)를 나타내는 단면도다. 본 실시예에 관한 반도체 장치(20C)는 제1~ 제3 와이어(55∼57)의 굵기를, 상기한 각 실시예에서 사용한 와이어(30∼32)의 굵기에 비하여 굵게 한 것을 특징으로 하는 것이다.
구체적으로는 상기한 각 실시예에서는 직경 25㎛정도의 와이어(30∼32)를 사용하고 있었지만, 본 실시예에서는 직경 50∼150㎛의 와이어(55∼57)를 사용하고 있다. 이 구성으로 함으로써, 와이어(55∼57)의 인덕턴스를 저감할 수 있고, 따라서 고주파 특성을 향상시킬 수 있다.
도19~ 도20은 상기한 반도체 장치(20C)의 제조 방법 중, 제1~ 제3 와이어(55∼57)를 배설하는 와이어 본딩 공정을 나타내고 있다. 이하 본 실시예의 와이어 본딩 공정에 대해서 설명한다. 또한 도8~ 도14에 나타낸 구성과 동일 구성에 대해서는 동일 부호를 붙여 그 설명을 생략한다.
도19는 제1~ 제3 와이어(55∼57)를 와이어 본딩하기 전의 상태를 나타내고 있다. 본 실시예에 있어서도, 각 와이어(55∼57)를 와이어 본딩하기 전에 스터드 범프 형성 공정을 실시한다.
본 실시예의 스터드 범프 형성 공정에서는 제1~ 제3 반도체 소자(22∼24)에 설치된 모든 전극(27∼29)에 대하여 제1~ 제3 스터드 범프(66∼68)를 형성하는 것을 특징으로 하고 있다. 즉 본 실시예에서는 제1 반도체 소자(22)의 전극(27)에 대해서도, 스터드 범프(66)를 형성하는 구성으로 하고 있다.
이 제1~ 제3 스터드 범프(66∼68)는 상기한 제1 및 제2 스터드 범프(36, 37)와 마찬가지로 스페이서 부재로서 기능하는 것이고, 제1~ 제3 와이어(55∼57)를 와이어 본딩할 때에 사용하는 와이어 본딩 장치를 그대로 사용하여 형성된다. 이 때, 스터드 범프(66∼68)의 형성에 사용하는 금속 세선은 와이어(55∼57)보다도 좁은 직경(25)㎛의 금속 세선(상기한 각 실시예에서 사용한 금속 세선(25A))을 사용하고 있다.
그러나 와이어 본딩 장치는 사용할 수 있는 금속 세선의 굵기에 비교적 자유도를 갖고 있고, 스터드 범프(66∼68)의 형성에 사용하는 직경(25)㎛의 금속 세선(25A)도, 와이어(55∼57)의 형성에 사용하는 직경(50∼150)㎛의 금속 세선(25B)도 모두 본딩 처리할 수 있다. 따라서 1대의 와이어 본딩 장치에서, 제1~ 제3 스터드 범프(66∼68)의 배설과, 제1~ 제3 와이어(55∼57)의 배설을 함께 행할 수 있다. 따라서 본 실시예에 있어서도, 스터드 범프(66∼68)를 형성하는데 새로운 제조 설비는 불요이어서, 설비 비용이 상승되는 일은 없다.
도20은 제1 반도체 소자(22)상의 제1 전극(27)에 금속 세선(25B)을 접합(퍼스트 본딩)한 상태를 나타내고 있다. 본 실시예에서 사용하고 있는 금속 세선(25B)은 직경이 50∼150㎛로 굵기 때문에, 이에 따라서 금속 세선(25B)의 선단부에 형성된 볼부(43B)도 커지고 있다.
캐필러리(42)는 이 볼부(43B)를 전극(27)에 형성된 제1 스터드 범프(66)에 압접하는 것과 동시에 캐필러리(42)를 초음파 진동시키고, 볼부(43B)를 제1 스터드 범프(66) 상에 초음파 용접한다. 금속 세선(25B)의 접합은 퍼스트 본딩이 되기 때문에, 제1 스터드 범프(66)의 상부에는 제1 NHB부(63B)가 형성된다. 이 때, 제1 스터드 범프(66)는 캐필러리(42)에 압압됨으로써 약간 변형되지만, 소정의 높이(도24에 화살표(D3)로 나타내는 높이는 )는 유지하고 있다.
금속 세선(25B)이 제1 스터드 범프(66)를 통해서 제1 전극(27)에 접합되면, 계속해서 캐필러리(42)는 금속 세선(25B)을 인출하면서, 제2 반도체 소자(23) 상의 제2 전극(28)의 형성 위치까지 이동한다. 다음에 캐필러리(42)는 금속 세선(25B)을 제2 전극(28) 상에 형성되어 있는 제2 스터드 범프(67)에 압접하는 것과 동시에, 초음파 진동함으로써 초음파 용접을 행한다(세컨드 본딩).
이 때, 제2 스터드 범프(67)는 캐필러리(42)에 압압됨으로써 약간 변형하지만, 소정의 높이(도24에 화살표(D2)로 나타내는 높이)는 유지하고 있다. 이에 따라 도21에 나타내는 바와 같이, 제1 와이어(55)가 제1 전극(27)과 제2 전극(28) 사이에 배설된다.
상기와 같이 제1 와이어(55)가 배설되면, 계속해서 제2 와이어(56)의 배설 처리가 행하여진다. 제2 와이어(56)를 배설하려면 캐필러리(42)를 제2 스터드 범프(67)의 형성 위치로 이동시키고, 볼부(43B)를 제2 스터드 범프(67)에 압접하는 것과 동시에 캐필러리(42)를 초음파 진동시킨다.
이에 따라 도22에 나타내는 바와 같이, 금속 세선(25B)은 제2 스터드 범프(67) 상에 초음파 용접된다. 이 금속 세선(25B)의 접합은 퍼스트 본딩이 되기 때문에, 제2 스터드 범프(67)의 상부에는 제2 NHB부(64B)가 형성된다.
금속 세선(25B)이 제2 스터드 범프(67) 상에 접합되면, 계속해서 캐필러리(42)는 금속 세선(25B)을 인출하면서, 제3 반도체 소자(24) 상의 제3 전극(29)의 형성 위치까지 이동한다. 다음에 캐필러리(42)는 금속 세선(25B)을 제3 전극(29) 상에 형성되어 있는 제3 스터드 범프(68)에 압접하고, 초음파 용접을 행한다(세컨드 본딩).
이 때, 제2 스터드 범프(37)도 캐필러리(42)에 압압됨으로써 약간 변형하지만, 소정의 높이는 유지하고 있다. 이에 따라 도23에 나타내는 바와 같이, 제2 와이어(56)가 제2 전극(28)과 제3 전극(29) 사이에 배설된다. 이후, 상기와 마찬가지의 처리를 실시함으로써, 제3 전극(29)과 기판(33)의 본딩 패드(34) 사이에 제3 와이어(57)를 배설한다.
상기한 바와 같이 본 실시예에 있어서도, 제1~ 제3 스터드 범프(66∼68)를 설치함으로써, 제1~ 제3 와이어(55∼57)를 각 반도체 소자(22∼24)로부터 이간시킬 수 있고, 따라서 와이어(55∼57)가 각 반도체 소자(22∼24)에 형성된 회로와 합선하는 일이 없어, 반도체 장치(20C)의 신뢰성을 향상시킬 수 있다.
또 상기한 바와 같이 본 실시예에서는 금속 세선(25B)이 굵기 때문에, 금속 세선(25B)의 퍼스트 본딩 측에 형성되는 각 NHB부(63B, 64B, 65B)는 커진다. 따라서 스터드 범프(66∼68)를 배설하지 않는 구성에서는 도25에 화살표(A2)로 나타내는 바와 같이, NHB부(63B, 64B, 65B)가 전극(27∼29)으로부터 삐져나와서, 인접하는 전극 또는 반도체 소자(22∼24) 상에 형성된 회로에 접촉할 우려가 있다(도25에서는 제2 NHB부(64B)가 초과한 예를 나타내고 있음).
그런데 본 실시예에서는 각 NHB부(63B, 64B, 65B)와 각 전극(27∼29) 사이에 소정의 높이를 갖는 스터드 범프(66∼68)가 개장되어 있기 때문에, NHB부(63B, 64B, 65B)가 전극(27∼29)으로부터 불거지는 것을 방지하고 있다. 이 때문에, 본 실시예에서는 스터드 범프(66∼68)를 형성하는 금속 세선으로서, 전극(27∼29)으로부터 불거질 가능성이 없는 좁은 금속 세선을 사용하고 있다.
또 제1 전극(27)에 제1 와이어(55)를 배설할 때에도, 제1 NHB부(63B)는 제1 전극(27)으로부터 불거질 우려가 있다. 이 때문에, 본 실시예에서는 제1 전극(27) 상에도 제1 스터드 범프 범프(66)를 형성하고 있다.
또한 상기한 각 실시예에서는 3개의 반도체 소자(22∼24)를 적층한 예를 나타냈지만, 적층수는 이에 한정되지 않는다.
또 각 실시예에서는 반도체 장치(20A∼20C)로서BGA타입의 반도체 장치를 예시하여 설명했지만, 본 발명은 스택 타입이면서 또한 와이어를 사용하여 각 반도체 소자를 접속하는 구성의 것이면, 다른 구성의 반도체 장치에 대해서도 적용 가능한 것이다.
상술과 같이 본 발명에 의하면, 다음에 설명하는 여러가지 효과를 실현할 수 있다. 청구항1 및 청구항6에 기재한 발명에 의하면, 개개의 와이어의 길이는 짧아지고, 이에 따라서 와이어의 높이를 낮게 할 수 있다. 이 때문에, 반도체 장치 내에 설치하는 와이어 루프의 배설 영역을 작게 또한 낮게 할 수 있고, 반도체 장치의 소형화(저배화)를 도모할 수 있다.
또 스페이서 부재에 의하여 와이어와 반도체 소자 사이에 간극이 형성되도록 구성함으로써, 와이어와 반도체 소자가 접촉됨으로써 와이어가 반도체 소자에 형성된 회로와 합선하는 것을 방지할 수 있고, 반도체 장치의 신뢰성을 향상시킬 수 있다.
또 청구항2에 기재한 발명에 의하면, 스페이서 부재를 스터드 범프로 함으로써, 각 반도체 소자간 등을 접속하는 와이어를 배설할 때에 사용하는 와이어 본딩 장치를 사용하여 스페이서 부재를 형성할 수 있고, 따라서 새롭게 제조 설비를 증설하는 일이 없는 스페이서 부재를 형성할 수 있게 된다.
또 청구항3에 기재한 발명에 의하면, 재배선층을 설치함으로써, 각 반도체 소자가 다른 패드 레이아웃을 갖는 경우에서도 와이어가 크로스되어 합선하는 것을 방지할 수 있다.
또 청구항4에 기재한 발명에 의하면, 와이어로서 스터드 범프를 형성할 때에 사용하는 스터드 범프용 와이어의 직경 치수에 대하여 직경이 두꺼운 것을 사용함으로써, 와이어의 인덕턴스를 저감할 수 있고, 따라서 고주파 특성을 향상시킬 수 있다.
또 청구항5에 기재한 발명에 의하면, 와이어의 레이아웃으로 자유도를 가지게 할 수 있고, 이에 의해서도 와이어간으로 접촉이 발생되는 것을 방지할 수 있다.
또 청구항7기재한 발명에 의하면, 스페이서 부재 배설 공정 및 접합 공정을 1대의 와이어 본딩 장치에 의하여 연속적으로 행할 수 있어, 반도체 장치의 제조 효율의 향상 및 제조 설비의 간략화를 도모할 수 있다.

Claims (7)

  1. 기재 상에 적층된 복수의 반도체 소자와,
    상기 복수의 반도체 소자 중, 하나의 반도체 소자에 형성된 전극과 이 하나의 반도체 소자 상에 직접 적층된 다른 반도체 소자에 형성된 전극 사이 및 상기 기재와 상기 기재 상에 직접 적층된 반도체 소자에 형성된 전극 간을 전기적으로 접속하는 와이어를 구비하고,
    또한 적어도 상기 하나의 반도체 소자에 형성된 전극 또는 상기 다른 반도체 소자에 형성된 전극중 어느 한쪽과 상기 와이어의 접합부 사이 및 상기 기재 상에 직접 적층된 반도체 소자에 형성된 전극과 상기 와이어의 접합부 사이에 도전성 재료로 되는 스페이서 부재를 배설하고,
    상기 스페이서 부재에 의해서 상기 와이어와 상기 반도체 소자 사이에 갭이 형성되도록 구성한 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 스페이서 부재는 스터드 범프인 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 반도체 소자 상에 소정의 재배선 패턴이 형성된 재배선층을 배설하고, 이 재배선층을 중계함으로써, 상기 와이어가 상기 하나의 반도체 소자와 상기 다른 반도체 소자 사이 및 상기 기재와 상기 기재 상에 직접 적층된 반도체 소자 사이를 전기적으로 접속하는 구성으로 한 것을 특징으로 하는 반도체 장치.
  4. 제2항 또는 제3항에 있어서,
    상기 와이어는 상기 스터드 범프를 형성할 때에 사용하는 스터드 범프용 와이어의 직경 치수에 대해서, 굵은 직경의 것을 사용한 것을 특징으로 하는 반도체 장치.
  5. 제1항 내지 제4항중 어느 한항에 있어서,
    상기 반도체 소자는 소자내 회로와 전기적으로 비접속으로 된 더미 패드가 설치되어 있는 것을 특징으로 하는 반도체 장치.
  6. 기재 상에 복수의 반도체 소자를 적층하는 적층 공정과,
    상기 복수의 반도체 소자 중, 하나의 반도체 소자에 형성된 전극과 이 하나의 반도체 소자 상에 직접 적층된 다른 반도체 소자에 형성된 전극 사이 및 상기 기재와 상기 기재 상에 직접 적층된 반도체 소자에 형성된 전극 사이를 와이어로 전기적으로 접속하는 와이어 본딩 공정을 갖는 반도체 장치의 제조 방법에 있어서,
    상기 와이어 본딩 공정은
    상기 와이어를 배설하기 전에, 상기 하나의 반도체 소자에 형성된 전극 또는 상기 다른 반도체 소자에 형성된 전극의 적어도 한쪽 및 상기 기재 상에 직접 적층된 반도체 소자에 형성된 전극에 스페이서 부재를 형성하는 스페이서 부재 배설 공정과 ,
    상기 스페이서 부재 배설 공정에서 형성된 스페이서 부재의 상부에 상기 와이어를 접합하는 접합 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 스페이서 부재 배설 공정에서는, 제1 와이어를 사용하여 스터드 범프를 형성함으로써 이 스터드 범프를 상기 스페이서 부재로 하고,
    또한 상기 접합 공정에서는 상기 제1 와이어의 직경 치수보다 굵은 제2 와이어를 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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