JP4799479B2 - マルチチップパッケージ - Google Patents

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Description

この発明は、半導体チップパッケージを含むマルチチップパッケージに関する。
半導体装置の多機能化による高密度実装を目的として、１つのパッケージ内に複数個の
半導体チップを当該半導体チップの厚み方向に積層、すなわちスタックさせた半導体チッ
プスタック型パッケージが知られている。
このような半導体チップ積層型パッケージの一例として、スタック型マルチチップパッ
ケージがある。スタック型マルチチップパッケージとは、基板上に、複数個の半導体チッ
プを当該半導体チップの厚み方向に積層された状態で搭載されており、各半導体チップの
電極パッドと基板上の電気接続部とが、ワイヤボンディングによってそれぞれ電気的に接
続された構成である。
このようなスタック型マルチチップパッケージとして、ワイヤボンディングによって接
続可能な範囲を超えて離間された半導体チップと基板とを電気的に接続するために、ある
半導体チップの電極パッドが、他の半導体チップの電極パッドに中継するための中継用電
極パッドとして設けられた構成が知られている（例えば、特許文献１参照）。
また、半導体チップ積層型パッケージの生産性等の向上を目的として、例えば、同一構
造かつ同一機能を有する複数個の半導体チップが階段状にずらして積層されており、露出
された各半導体チップの電極パッドとリードとが、ワイヤボンディングによって電気的に
接続された構成が知られている（例えば、特許文献２参照）。
また、半導体チップの外形の大きさやボンディングパッドの位置が、互い異なる２つの
半導体チップを積層するために、２つの半導体チップ間に、配線がその表面側に形成され
た配線シートを挟み込む構成が知られている（例えば、特許文献３参照）。
また、積層された複数個の半導体チップのうち、基板上に形成された導体パターンに近
い下側に配置された半導体チップの電極パッドの形状が、通常の電極パッドよりも大きな
矩形状であり、これらが半導体チップの縁部に沿って形成された構成が知られている。こ
の大きめに形成されている電極パッドには、上側に配置された半導体チップの電極パッド
と電気的に接続されるボンディングワイヤと、基板側に形成された電極パッドと接続され
るボンディングワイヤとが接続されている（例えば、特許文献４参照）。
特開２００１−１９６５２９号公報 特開２００１−２９８１５０号公報 特開２００１−７２７８号公報 特開２００２−１１０８９８号公報
しかしながら、従来のスタック型マルチチップパッケージには、以下に述べるような問
題点があった。
例えば、複数個の半導体チップを階段状にずらして積層させた構造では、庇状に突出し
た半導体チップ部分の下側は、他の半導体チップによって支持されていない状態である。
そのため、この庇状に突出した半導体チップ上にワイヤボンディングするに当たり、半
導体チップの曲げ強度が弱いことから庇の根元部分に応力がかかり、半導体チップの庇の
根元の部分が割れる場合がある。
また、半導体チップの曲げ強度が弱いことから、ボンディング時において電極パッドと
バンプとの接合力が不十分となり、パッケージの信頼性の低下を招く場合がある。
また、基板上に積層された半導体チップを樹脂封止するに当たり、半導体チップの曲げ
強度が弱いことから、封止剤が含有するフィラーによる応力集中によって半導体チップに
クラックが発生する場合がある。
さらに、各半導体チップとリード或いは基板とを、それぞれボンディングワイヤによっ
て直接接続する場合には、ボンディングワイヤの長さが長くなってしまう。
その結果、半導体チップを封止する封止樹脂等の流動性によって、ボンディングワイヤ
が変形していわゆるワイヤ流れが発生する。その結果、ワイヤ同士が接触して短絡や断線
等の誤動作を起こす場合がある。
そこで、ワイヤ流れによる誤動作を回避するために、ワイヤの長さをパッケージの高さ
方向でそれぞれ異なる長さとし、３次元的にワイヤ同士の接触を回避する方法が提案され
ている。しかし、この場合、パッケージの厚みが増してしまうため、パッケージの薄型化
には適さない。
そこで、この発明は、従来よりも信頼性の高いマルチチップパッケージ及び当該マルチ
チップパッケージを構成する半導体チップパッケージを提供することを主たる目的とする
。
この発明は、上記課題に鑑みてなされたものであり、この発明のマルチチップパッケージは下記のような構造上の特徴を有する。
すなわち、この発明のマルチチップパッケージは、第１半導体チップをそれぞれ有する２個の半導体チップパッケージ、及び第２半導体チップを含み、かつ最上層が前記２個の半導体チップパッケージの一方で、及び最下層が該２個の半導体チップパッケージの他方で構成されている積層体と、該積層体が搭載される基板とを具えている。
前記第１半導体チップは、方形状の上面である第１主面を有している。
前記半導体チップパッケージは、前記第１主面上にそれぞれ設けられている、該第１主面を画成する第１の辺に沿って設けられた複数の第１の電極パッドからなる第１の電極パッド群、前記第１の辺に対向する第２の辺に沿って設けられた複数の第２電極パッドからなる第２の電極パッド群、前記第１の電極パッド群と該第２の電極パッド群との間の領域に設けられ、前記第１の電極パッドに対応する第１の中央ボンディングパッド及び前記第２の電極パッドに対応する第２の中央ボンディングパッドからなる中央ボンディングパッド群、前記第１の電極パッドと電気的に接続される第１のボンディングパッドからなる第１のボンディングパッド群、及び前記第２の電極パッドと電気的に接続される第２のボンディングパッドからなる第２のボンディングパッド群と、前記第１のボンディングパッド群、前記第２のボンディングパッド群、及び前記中央ボンディングパッド群を露出するように前記第１主面を覆う封止層とを有している。
前記第２半導体チップは、方形状の上面である第２主面と、該第２主面上に露出してそれぞれ設けられている、該第２主面を画成する第３の辺に沿って設けられた複数の第３のボンディングパッドからなる第３のボンディングパッド群、及び該第３のボンディングパッド群に沿って設けられ、前記第３のボンディングパッドに対応する第３の中央ボンディングパッドからなる第３の中央ボンディングパッド群とを有している。
前記２個の半導体チップパッケージの各々の前記第１主面と、前記第２半導体チップの前記第２主面とが同一方向を向いているとともに、前記２個の半導体チップパッケージの各々の前記第１の辺を含む側面と、前記第２半導体チップの前記第３の辺を含む側面とが同一方向を向いている。
前記２個の半導体チップパッケージ及び前記第２半導体チップの各々は、前記積層体の最下層に位置する前記半導体チップパッケージが具える前記中央ボンディングパッド群、及び前記第２半導体チップが具える前記第３のボンディングパッド群及び前記第３の中央ボンディングパッド群が露出するように、前記第１の辺から前記第２の辺に向かう方向にずらして積層されている。
前記積層体の最上層に位置する前記半導体チップパッケージが具える前記第２のボンディングパッド群と前記基板との間、前記最上層に位置する半導体チップパッケージが具える前記第１のボンディングパッド群と前記第３のボンディングパッド群との間、前記積層体の最下層に位置する半導体チップパッケージが具える各前記第１の中央ボンディングパッドと前記第３の中央ボンディングパッド群との間、及び前記最下層に位置する半導体チップパッケージが具える第１のボンディングパッド群と前記基板との間のそれぞれがボンディングワイヤによって接続されている。
この構成によれば、封止層を具える半導体チップパッケージであるため、半導体チップ
のみに比べて曲げ強度が補強される。
そのため、例えば、当該半導体チップパッケージを、階段状にずらして積層させるマル
チチップパッケージに適用する場合には、庇状に突出した部分に対するワイヤボンディン
グにおいて庇の根元への応力集中を緩和することができる。
さらに、庇状に突出した部分でのバンプの接合力を十分確保できるので、封止樹脂が含
有するフィラーに起因するクラックの発生を抑制できる。
また、例えば、当該半導体チップパッケージを、階段状にずらして積層させるマルチチップパッケージに適用する場合には、半導体チップパッケージ間のパッド同士をワイヤによって接続することが可能となる。よって、各半導体チップパッケージと基板との間の電気的な接続を、他の半導体チップパッケージのパッドを経由して行うことができる。
その結果、各半導体チップと基板との間をボンディングワイヤによってそれぞれ直接に
接続する場合に比べて、ボンディングワイヤの長さを短縮できるうえに、ボンディングワ
イヤの高さを低くすることができる。
よって、複数のボンディングワイヤ同士が接触することのないワイヤレイアウトを実現
でき、ワイヤ流れによる短絡や断線等による誤動作の発生を抑制することができる。
以上のことから、従来よりも高信頼性なマルチチップパッケージを実現することができ
る。
以下、図を参照して、この発明の実施の形態につき説明する。尚、各図は、この発明が
理解できる程度に各構成成分の形状、大きさ及び配置関係を概略的に示してあるに過ぎず
、従って、この発明は図示例に限定されるものではない。また、図を分かり易くするため
に、断面を示すハッチングは、一部分を除き省略してある。また、以下の説明において、
特定の材料及び条件等を用いることがあるが、これら材料及び条件は好適例の一つに過ぎ
ず、従って、何らこれらに限定されない。また、各図において同様の構成成分については
同一の番号を付して示し、その重複する説明を省略することもある。
＜第１の実施の形態＞
図１から図４を参照して、この発明の第１の実施の形態に係る半導体チップパッケージ
及びマルチチップパッケージについて説明する。
図１は、この実施の形態の半導体チップパッケージ１００の一構成例を概略的に示す平
面図である。図２（Ａ）は、図１の破線部分IIＡ-IIＡ線に沿って切断して得られる切り
口（すなわち、断面）を示す概略図である。図２（Ｂ）は、図１の破線部分IIＢ-IIＢ線
に沿って切断して得られる切り口を示す概略図である。図３は、この実施の形態のマルチ
チップパッケージ１０００の一構成例を概略的に示す斜視図である。また、図４（Ａ）は
、図３の破線部分IVＡ-IVＡ線に沿って切断して得られる切り口を示す概略図である。図
４（Ｂ）は、図３の破線部分IVＢ-IVＢ線に沿って切断して得られる切り口を示す概略図
である。
図１及び図２に示すように、半導体チップパッケージ１００が具える半導体チップ１２
は、方形状ここでは長方形の半導体チップの主表面１２ａを有する。この半導体チップの
主表面１２ａは、互いに対向する一組の第１の辺１４ａ及び第２の辺１４ｂを含んでいる
。この構成例では、第１及び第２の辺１４ａ及び１４ｂを長尺方向に対向する２つの辺と
する。
半導体チップ１２の主表面１２ａには、第１の辺１４ａに沿って第１の電極パッド群１
６が設けられており、第２の辺１４ｂに沿って第２の電極パッド群１７が設けられている
。
第１の電極パッド群１６には、複数の第１の電極パッド１６ａが所定間隔毎に第１の辺
１４ａに沿って配置されている。また、第２の電極パッド群１７には、複数の第２の電極
パッド１７ｂが所定間隔毎に第２の辺１４ｂに沿って配置されている。この構成例では、
これら第１及び第２の電極パッド１６ａ及び１７ｂは、それぞれ同一間隔で一直線上に配
列されている。第１及び第２の電極パッド（１６ａ、１７ｂ）は、半導体チップ１２に作
り込まれた回路素子（不図示）と各々電気的に接続されており、また、これら第１及び第
２の電極パッド（１６ａ、１７ｂ）は、アルミニウム（Ａｌ）等の導電性材料によって形
成されている。尚、図中では、便宜上、第１及び第２の電極パッド（１６ａ、１７ｂ）が
各々５個ずつ図示されているがこれに限定されるものではない。また、第１及び第２の電
極パッド（１６ａ、１７ｂ）の形状や配置間隔も、半導体チップパッケージの目的や設計
等に応じて任意好適に変更可能である。
さらに、この構成例では、半導体チップ１２の主表面１２ａに、中央ボンディングパッ
ド群（以下、単に中央パッド群と称する場合がある。）１８が設けられている。中央パッ
ド群１８は、第１及び第２の電極パッド群（１６、１７）に挟まれる位置であって、第１
の電極パッド群１６寄り、すなわち第１の電極パッド１６ａ近傍に、第１の電極パッド群
１６に沿うように中央パッド群１８は、第１の電極パッド１６ａに対応する第１の中央ボ
ンディングパッド（以下、単に第１の中央パッドと称する場合がある。）１８ａと、第２
の電極パッド１７ｂに対応する第２の中央ボンディングパッド（以下、単に第２の中央パ
ッドと称する場合がある。）１８ｂとによって構成されている。この構成例では、第１及
び第２の中央パッド（１８ａ、１８ｂ）が交互にかつ所定間隔毎、例えば同一間隔で一直
線上に配置されている。
また、第１の辺１４ａと第１の電極パッド群１６との間には、第１の辺１４ａに沿って
第１のボンディングパッド群（以下、単に第１のパッド群と称する場合がある。）２０が
設けられている。第１のパッド群２０には、第１の電極パッド１６ａの各々に対応して設
けられた複数の第１のボンディングパッド（以下、単に第１のパッドと称する場合がある
。）２０ａが所定間隔毎、例えば同一間隔で一直線上に配置されている。
また、第２の辺１４ｂと第２の電極パッド群１７との間には、第２の辺１４ｂに沿って
第２のボンディングパッド群（以下、単に第２のパッド群と称する場合がある。）２２が
設けられている。第２のパッド群２２には、第２の電極パッド１７ｂの各々に対応して設
けられた複数の第２のボンディングパッド（以下、単に第２のパッドと称する場合がある
。）２２ｂが、第２の辺１４ｂに沿って所定間隔毎、例えば同一間隔で一直線上に配置さ
れている。尚、第１及び第２の中央パッド（１８ａ、１８ｂ）や第１及び第２のパッド（
２０ａ、２２ｂ）の形状や配置間隔は、半導体チップパッケージの仕様等に応じて任意好
適に変更することができる。第１及び第２の電極パッド（１６ａ、１７ｂ）は、アルミニ
ウム（Ａｌ）によって形成されている。また、第１及び第２の中央パッド（１８ａ、１８
ｂ）や、第１及び第２のボンディングパッド（２０ａ、２２ｂ）は、柱状形状に形成され
た銅（Ｃｕ）の頂面上に銀（Ａｇ）からなる接合部を設けた構造、または柱状形状に形成
されたＣｕの頂面上にニッケル（Ｎｉ）またはチタン（Ｔｉ）をバリアメタルとした金（
Ａｕ）からなる接合部を設けた構造としても良い。
このように、この構成例では、第１の辺１４ａと第２の辺１４ｂとの間に、第１の辺１
４ａ側から順に、第１のパッド群２０、第１の電極パッド群１６、中央パッド群１８、第
２の電極パッド群１７及び第２のパッド群２２がそれぞれ平行に配列している。
そして、第１の電極パッド１６ａに対して、第１の中央パッド１８ａ及び第１のパッド
２０ａとが、第１の再配線層２４によって、それぞれ１対１の対応関係で電気的に接続さ
れている。
また、第２の電極パッド１７ｂに対して、第２の中央パッド１８ｂ及び第２のパッド２
２ｂとが、第２の再配線層２６によって、それぞれ１対１の対応関係で電気的に接続され
ている。第１及び第２の再配線層（２４、２６）は、銅等の導電性材料によって形成され
ている。
また、図２（Ａ）に示すように、半導体チップ１２の主表面１２ａには、内部の回路素
子（不図示）と電気的に接続された第１の電極パッド１６ａが形成されている。そして、
半導体チップの主表面１２ａ上には、第１の電極パッド１６ａの頂面を露出させるように
、絶縁膜３０が形成されている。絶縁膜３０は、例えば、シリコン窒化膜からなるパッシ
ベーション膜とポリイミド膜からなる保護膜とが順次に形成された膜である。そして、第
１の電極パッド１６ａの各々は、各第１の電極パッド１６ａ上から絶縁膜３０上にわたっ
て延在する第１の再配線層２４を経由して、接続先として割り当てられている第１の中央
パッド１８ａ及び第１のパッド２０ａと電気的に接続されている。第１の中央パッド１８
ａは、半導体チップの主表面１２ａのうちの第１及び第２の電極パッド群（１６、１７）
との間の領域に設けられている。特に、第１の中央パッド１８ａは、第１の電極パッド群
１６寄りの領域に、第１の電極パッド群１６に接近してこれと対向する位置に設けられて
いる。また、第１のパッド２０ａは、半導体チップの主表面１２ａのうちの第１の電極パ
ッド群１６と第１の辺１４ａとの間の領域に設けられている。特に、第１のパッド２０ａ
は、第１の辺１４ａに接近してこれと対向する位置に設けられている。
図２（Ｂ）に示すように、半導体チップ１２の主表面１２ａには、内部の回路素子（不
図示）と電気的に接続された第１の電極パッド１７ｂが形成されている。そして、半導体
チップの主表面１２ａ上には、図２（Ａ）と同様に、第１の電極パッド１７ｂの頂面を露
出させるように、絶縁膜３０が形成されている。そして、第２の電極パッド１７ｂの各々
は、各第２の電極パッド１７ｂ上から絶縁膜３０上にわたって延在する第２の再配線層２
６を経由して、接続先として割り当てられている第２の中央パッド１８ｂ及び第２のパッ
ド２２ｂと電気的に接続されている。第２の中央パッド１８ｂは、半導体チップの主表面
１２ａのうちの第１及び第２の電極パッド群（１６、１７）との間の領域に設けられてい
る。特に、第２の中央パッド１８ｂは、第１の電極パッド群１６寄りの領域に、第１の電
極パッド群１６に接近してこれと対向する位置に設けられている。また、第２のパッド２
２ｂは、半導体チップの主表面１２ａのうちの第２の電極パッド群１７と第２の辺１４ｂ
との間の領域に設けられている。特に、第２のパッド２２ｂは、第２の辺１４ｂに接近し
てこれと対向する位置に設けられている。
このように、上述したそれぞれのパッドの配置構造によれば、第１の中央パッド１８ａ
及び第１のパッド２０ａの各々を、第１の再配線層２４によって、第１の電極パッド１６
ａの位置に依存せずに、半導体チップ１２より上側のシフトされた所定位置に再配置する
ことが可能となる。同様に、第２の中央パッド１８ｂ及び第２のパッド２２ｂの各々を、
第２の再配線層２６によって、第２の電極パッド１７ｂの位置に依存せずに、半導体チッ
プ１２より上側のシフトされた所定位置に再配置することが可能となる。
また、図２（Ａ）及び（Ｂ）に示すように、半導体チップ１２の主表面１２ａの上側に
は、エポキシ樹脂等による封止層３３が形成されている。この封止層３３は、絶縁膜３０
、第１の再配線層２４及び第２の再配線層２６等を埋め込み、かつ第１及び第２の中央パ
ッド（１８ａ、１８ｂ）や第１及び第２のパッド（２０ａ、２２ｂ）の頂面をそれぞれ露
出させて設けられている。尚、第１及び第２の電極パッド（１６ａ、１７ｂ）は、Ａｌに
よって形成されている。また、第１及び第２の中央パッド（１８ａ、１８ｂ）や、第１及
び第２のボンディングパッド（２０ａ、２２ｂ）は、柱状形状に形成されたＣｕの頂面上
にＡｇからなる接合部を設けた構造、または柱状形状に形成されたＣｕの頂面上にＮｉま
たはＴｉをバリアメタルとしたＡｕからなる接合部を設けた構造としても良い。
続いて、図３及び図４（Ａ）及び（Ｂ）を参照して、上述した構成を有する半導体チッ
プパッケージが複数積層されたマルチチップパッケージ１０００について説明する。
この実施の形態のマルチチップパッケージ１０００は、直方体形状の基板４０の矩形状
の搭載面４０ａに、上述した構成の第１及び第２の半導体チップパッケージ（１００ａ、
１００ｂ）が当該半導体チップパッケージの厚み方向（図中、Ｚ方向）に積層された積層
体１１０を搭載して、構成されている。 尚、この構成例における積層体は、第１及び第
２の半導体チップパッケージを積層させた構成であるが、これに限定されるものではなく
、３個以上の半導体チップパッケージを積層させた構成であっても良い。さらに、積層体
のうち、最上段すなわち基板から最も離間された半導体チップパッケージ以外を、仕様等
に応じて半導体チップとした構成であっても良い。半導体チップを積層させた構成とする
ことにより、マルチチップパッケージ全体の薄型化を進めることができる。また、積層体
の態様は階段状のみに限定されるものではなく、目的や設計等に応じて種々の態様とする
ことができる。
基板の搭載面４０ａは、積層体１１０と対向する対向領域４０１ａと、当該対向領域４
０１ａを挟んで隣接する一対の第１及び第２の非対向領域（４０２ａ、４０３ａ）とを具
えている。ここでの第１及び第２の非対向領域（４０２ａ、４０３ａ）は、マルチチップ
パッケージ１０００を上方から平面的に見たときに、基板の搭載面４０ａとチップ積層体
１１０とが重ならない領域である。ここでは、非対向領域（４０２ａ、４０３ａ）を、第
１及び第２の辺（１４ａ、１４ｂ）と直交する方向において対向領域４０１ａを挟む位置
とする。
対向領域４０１ａには、チップ積層体１１０が、第１及び第２の半導体チップパッケー
ジ（１００ａ、１００ｂ）の各々の半導体チップの主表面１２ａが互いに同一方向（図中
、Ｚ方向）を向き、かつ各々の第１の辺１４ａを含む側面１４ａａが互いに同一方向（図
中、−Ｙ方向）を向くように設けられている。さらに、第１の半導体チップパッケージ１
００ａの中央パッド群１８が露出するように、第２の半導体チップ１００ｂが、第１の半
導体チップパッケージ１００ａの表面上に、第１の辺１４ａから前記第２の辺１４ｂに向
かう方向（図中、Ｙ方向）にずれて積層されている。
尚、搭載面４０ａと第１の半導体チップパッケージ１００ａとの間、及び第１の半導体
チップパッケージ１００ａと第２の半導体チップパッケージ１００ｂとの間は、ダイスボ
ンド剤からなる接着層４２によって接着されて固定されている。
この第１の非対向領域４０２ａには、第１のパッド２０ａの各々に対応する第４のボンディングパッド（以下、単に第４のパッドと称する場合がある。）４５が、第１の辺１４ａに沿って所定間隔毎、例えば同一間隔で一直線上に配置されている。また、第２の非対向領域４０３ａには、第２のパッド２２ｂの各々に対応する第５のボンディングパッド(以下、単に第５のパッドと称する場合がある。）４７が、第２の辺１４ｂに沿って所定間隔毎、例えば、同一間隔で一直線上に配置されている。尚、各第４及び第５のパッド（４５、４７）の各々は、例えば、基板４０の搭載面４０ａと当該搭載面４０ａの裏面４０ｂとの間を貫通する導電性のコンタクト４８を介して、半田ボール等の外部端子４９と電気的に接続されている（図４参照）。
この構成例では、基板４０の第１の非対向領域４０２ａにおける第４のボンディングパッド４５と、第１の半導体チップパッケージ１００ａの第１のパッド２０ａとが、第１のボンディングワイヤ５１によって１対１の対応関係で個別に接続されている。
また、第１の導体チップパッケージ１００ａの第１の中央パッド１８ａと、第２の半導
体チップパッケージ１００ｂの第１のパッド２０ａとが、第２のボンディングワイヤ５２
によって１対１の対応関係で個別に接続されている。
また、第１の半導体チップパッケージ１００ａの第２の中央パッド１８ｂと、第２の半
導体チップパッケージ１００ｂの第２の中央パッド１８ｂとが、第３のボンディングワイ
ヤ５３によって１対１の対応関係で個別に接続されている。
また、第２の半導体チップパッケージ１００ｂの第２のパッド２２ｂと、基板４０の第２の非対向領域４０３ａにおける第５のボンディングパッド４７とが、第４のボンディングワイヤ５４によって１対１の対応関係で個別に接続されている。
尚、ボンディングワイヤによる接続関係は、上述の組み合わせのみに限定されない。よ
って、例えば、第１の半導体チップパッケージ１００ａの第１の中央パッド１８ａと、第
２の半導体チップパッケージ１００ｂの第１の中央パッド１８ａとを接続することも可能
であるが、ワイヤ長を短縮することが可能な位置にあるパッド同士を接続するのが好適で
ある。さらに、ボンディングワイヤを接続する順番もまた限定されない。すなわち、例え
ば、第１の半導体チップパッケージ１００ａの第１の中央パッド１８ａから、第２の半導
体チップパッケージ１００ｂの第１の中央パッド１８ａへ接続するか、あるいは、第２の
半導体チップパッケージ１００ｂの第１の中央パッド１８ａから第１の半導体チップパッ
ケージ１００ａの第１の中央パッド１８ａかは限定されない。また、ここでの各ボンディ
ングワイヤ及びバンプは、金（Ａｕ）によって形成されている。
また、図４（Ａ）及び（Ｂ）に示すように、この構成例におけるマルチチップパッケー
ジは、主として、基板の搭載面４０ａ上に搭載されている、第１及び第２の半導体チップ
パッケージ（１００ａ、１００ｂ）や、第１、第２、第３及び第４のボンディングワイヤ
（５１、５２、５３、５４）が、モールド樹脂等による封止部５９によって封止されてい
る。尚、上記の構成例では、２つの半導体チップパッケージが積層されたマルチチップパ
ッケージにつき説明したが、これに限定されるものではない。よって、目的や仕様等に応
じて３つ以上の半導体チップパッケージが積層されたマルチチップパッケージとすること
も可能である。
上述した説明から明らかなように、この実施の形態のマルチチップパッケージは、複数
の半導体チップパッケージを階段状に積層させた構成である。
また、半導体チップパッケージを構成する再配線層は、ウェハプロセス終了後のアセン
ブリプロセスで形成すれば良いことから、ウェハプロセスにおける電極パッドや配線のレ
イアウトの変更が不要である。
よって、既存の半導体チップを用いて、この実施の形態のマルチチップパッケージを実
現することができる。
また、この実施の形態のマルチチップパッケージでは、半導体チップパッケージ間のパ
ッド同士もワイヤによって接続可能である。よって、各半導体チップパッケージと基板と
の間の電気的な接続を、他の半導体チップパッケージのパッドを介して実施可能である。
その結果、従来のように、各半導体チップと基板との間をボンディングワイヤによって
直接接続する場合に比べ、ボンディングワイヤの長さを短縮できるうえに、ボンディング
ワイヤの高さを低くすることができる。
よって、ボンディングワイヤ同士が接触することのないワイヤレイアウトを実現できる
ので、ワイヤ流れによる短絡や断線等による誤動作の発生を抑制することができる。
さらに、封止層等を具える半導体チップパッケージであることから、半導体チップのみ
に比べて曲げ強度が補強される。
その結果、当該半導体チップパッケージを、階段状に積層させるマルチパッケージに適
用する場合には、庇状に突出した部分に対するワイヤボンディング時に庇の根元部分が応
力で割れる懸念がない。
さらに、庇状に突出した部分でのバンプの接合力を十分確保できるので、封止樹脂が含
有するフィラーに起因するクラックの発生を抑制できる。
よって、従来よりも高信頼性なマルチチップパッケージを実現することができる。
＜第１の参考例＞
図５から図８を参照して、この発明の第１の参考例に係る半導体チップパッケージ及びマルチチップパッケージについて説明する。
図５（Ａ）及び（Ｂ）は、この参考例の半導体チップ構造体２００及び半導体チップパッケージ２５０の一構成例をそれぞれ概略的に示す平面図である。図６（Ａ）は、図５（Ａ）の破線部分VIＡ−VIＡ線に沿って切断して得られる切り口を示す概略断面図である。図６（Ｂ）は、図５（Ｂ）の破線部分VIＢ−VIＢ線に沿って切断して得られる切り口を示す概略断面図である。図７（Ａ）は、この参考例のマルチチップパッケージ２０００の一構成例を概略的に示す斜視図である。また、図７（Ｂ）は、図７（Ａ）に示すマルチチップパッケージ２０００を裏側から見た斜視図である。図８は、図７（Ａ）の破線部分VIII−VIII線に沿って切断して得られる切り口を示す概略断面図である。
この参考例では、マルチチップパッケージ２０００を構成する一対の同一構造かつ同一機能を有する半導体チップ構造体のうち、一方の半導体チップ構造体がパッケージ構造を有している点、及び、双方の半導体チップの裏面同士がそれぞれ向かい合うように積層されている点が、第１の実施の形態との主な相違点である。また、第１の実施の形態で既に説明した構成要素と同一の構成要素には同一の番号を付して示し、その具体的な説明を省略することもある。
図５（Ａ）に示すように、半導体チップ構造体２００は、第１の実施の形態と同様に、
半導体チップ１２の主表面１２ａに、第１の辺１４ａに沿って複数の第１の電極パッド１
６ａが所定間隔毎、例えば同一間隔で一直線上に配置された第１の電極パッド群１６が形
成されている。また、半導体チップの主表面１２ａに、第２の辺１４ｂに沿って複数の第
２の電極パッド１７ｂが所定間隔毎、例えば同一間隔で一直線上に配置された第２の電極
パッド群１７が形成されている。
ここでは、第１の電極パッド群１６が具える各第１の電極パッド１６ａに、第１の方向
（図中、Ｐ方向）に向かって順に、Ａ１からＡｎ（ｎは２以上の整数）（便宜上、ここで
はｎ＝５とし、Ａ１、Ａ２、Ａ３、Ａ４、Ａ５とする。）の番号を付して示してある。ま
た、第２の電極パッド群１７が具える各第２の電極パッド１７ｂに、第２の方向（図中、
同じくＰ方向）に向かって順に、Ｂ１からＢｎ（ｎは２以上の整数）（便宜上、ここでは
ｎ＝５とし、Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５とする。）の番号を付して示してある。
一方、図５（Ｂ）に示すように、半導体チップパッケージ２５０は、図５（Ａ）と同様
に、半導体チップ１２の主表面１２ａに、第１の辺１４ａに沿って第１の電極パッド群１
６が設けられており、第２の辺１４ｂに沿って第２の電極パッド群１７が設けられている
。また、図５（Ａ）と同様に、第１の電極パッド１６ａの各々にＡ１〜Ａ５の番号を付し
て示してある。また、第２の電極パッド１７ｂの各々にＢ１〜Ｂ５の番号を付して示して
ある。
さらに、第１の辺１４ａと第１の電極パッド群１６との間に、第１の辺１４ａに沿って
第１のボンディングパッド群（以下、単に第１のパッド群と称する場合がある。）３１が
設けられている。第１のパッド群３１には、第１の電極パッド１６ａの各々に対応して設
けられた複数の第１のボンディングパッド（以下、単に第１のパッドと称する場合がある
。）３１ａが所定間隔毎に配置されている。
ここでは、第１の辺１４ａと第１の電極パッド群１６との間の領域に、当該第１の辺１
４ａと平行に第１の電極パッド１６ａの各々に対応してｎ（ｎは２以上の整数）番目から
１番目までの逆の順に第１のパッド３１ａが設けられている。すなわち、各第１のパッド
３１ａには、第１の方向（図中、Ｐ方向）とは逆の方向から順に、ＡＡ１からＡＡｎ（ｎ
は２以上の整数）（便宜上、ここではｎ＝５とし、ＡＡ１、ＡＡ２、ＡＡ３、ＡＡ４、Ａ
Ａ５とする。）の番号を付して示してある。
また、第２の辺１４ｂと第２の電極パッド群１７との間に、第２の辺１４ｂに沿って第
２のボンディングパッド群（以下、単に第２のパッド群と称する場合がある。）３２が設
けられている。第２のパッド群３２には、第２の電極パッド１７ｂの各々に対応して設け
られた複数の第２のボンディングパッド（以下、単に第２のパッドと称する場合がある。
）３２ｂが、第２の辺１４ｂに沿って所定間隔毎に配置されている。
ここでは、第２の辺１４ｂと第２の電極パッド群１７との間の領域に、当該第２の辺１
４ｂと平行に第２の電極パッド１７ｂの各々に対応してｎ（ｎは２以上の整数）番目から
１番目までの逆の順に第２のパッド３２ｂが設けられている。すなわち、各第２のパッド
３２ｂには、第２の方向（図中、同じくＰ方向）とは逆の方向から、ＢＢ１からＢＢｎ（
ｎは２以上の整数）（便宜上、ここではｎ＝５とし、ＢＢ１、ＢＢ２、ＢＢ３、ＢＢ４、
ＢＢ５とする。）の番号を付して示してある。
そして、Ａｉ（ｉは１からｎの整数）番目の第１の電極パッド１６ａと、ＡＡｉ（ｉは
１からｎの整数）番目の第１のパッド３１ａとが、第１の再配線層３４によってそれぞれ
１対１の対応関係で電気的に接続されている。また、Ｂｉ（ｉは１からｎの整数）番目の
第２の電極パッド１７ｂと、ＢＢｉ（ｉは１からｎの整数）番目の第２のパッド３２ｂと
が、第２の再配線層３６によってそれぞれ１対１の対応関係で電気的に接続されている。
また、図６（Ａ）及び（Ｂ）に示すように、半導体チップ１２の主表面１２ａには、内
部の回路素子（不図示）と電気的に接続された、Ａｉ（ｉは１からｎの整数）番目の第１
の電極パッド１６ａと、Ｂｉ（ｉは１からｎの整数）番目の第２の電極パッド１７ｂが形
成されている。
また、図６（Ｂ）に示すように、Ａｉ（ｉは１からｎの整数）番目の第１の電極パッド
１６ａが、各第１の電極パッド１６ａ上から絶縁膜３０上にわたって延在する第１の再配
線層３４によって、接続先として割り当てられているＡＡｉ（ｉは１からｎの整数）番目
の第１のパッド３１ａと電気的に接続されている。第１のパッド３１ａは、半導体チップ
の主表面１２ａのうちの第１の電極パッド群１６と第１の辺１４ａとの間の領域に設けら
れている。特に、この第１のパッド３１ａは、第１の辺１４ａに接近して第１の辺１４ａ
と対向する位置に設けられている。
また、Ｂｉ（ｉは１からｎの整数）番目の第２の電極パッド１７ｂが、各第２の電極パ
ッド１７ｂ上から絶縁膜３０上にわたって延在する第２の再配線層３６によって、接続先
として割り当てられているＢＢｉ（ｉは１からｎの整数）番目の第２のパッド３２ｂと電
気的に接続されている。第２のパッド３２ｂは、半導体チップの主表面１２ａのうちの第
２の電極パッド群１７と第２の辺１４ｂとの間の領域に設けられている。特に、第２のパ
ッド３２ｂは、第２の辺１４ｂに接近して第２の辺１４ｂと対向する位置に設けられてい
る。
また、半導体チップパッケージ２５０の半導体チップ１２の主表面１２ａの上側には、
エポキシ樹脂等による封止層３３が形成されている。この封止層３３は、絶縁膜３０、第
１の再配線層３４及び第２の再配線層３６等を埋め込み、かつ第１及び第２のパッド（３
１ａ、３２ｂ）の頂面をそれぞれ露出させて設けられている。
続いて、図７（Ａ）及び及び図８を参照して、上述した構成を有する半導体チップ構造
体２００及び半導体チップパッケージ２５０の積層体を具えた、マルチチップパッケージ
２０００について説明する。
この参考例のマルチチップパッケージ２０００は、直方体形状のダイパッド６０の矩形状の主表面６０ａ上に、半導体チップ構造体２００が搭載されている。一方、ダイパ
ッド６０の主表面６０ａと対向する裏面６０ｂ上には、半導体チップパッケージ２５０が搭載されている。この構造体２００及びパッケージ２５０の、長尺方向と直交する両端面又は両側面をそれぞれ１４ａａ及び１４ｂｂとする。また、ダイパッド６０の長尺方向と直交する両端面又は両側面を６０ａａ及び６０ｂｂとする。
このとき、半導体チップ構造体２００と半導体チップパッケージ２５０とを、ダイパッ
ド６０を介在させて、双方が具える半導体チップ１２の裏面１２ｂ同士を互いに向かい合
わせ、かつ各々の第１の辺１４ａを含む側面１４ａａを同一方向（図中、Ｙ方向）に向け
て設けてある（図８参照）。尚、ダイパッド６０と半導体チップ構造体２００との間、及
びダイパッド６０と半導体チップパッケージ２５０との間は、ダイスボンド剤からなる接
着層４２によって、接着され固定されている。
また、ダイパッド６０を、その両側面（６０ａａ、６０ｂｂ）側から挟む位置であって
、かつそれぞれの側面を対向させて延在する複数の導体部としてのリード部６２が設けら
れている。すなわち、一対の半導体チップ構造体を上方から平面的に見たとき、一対の半
導体チップ構造体の第１及び第２の辺（１４ａ、１４ｂ）側の側面（１４ａａ、１４ｂｂ
）に対向する位置に、第１及び第２の辺（１４ａ、１４ｂ）と直交する方向に延在する複
数の導体部としてのリード部６２が設けられている。尚、このリード部６２のうちモール
ド樹脂等からなる封止部６３から露出された部分は、例えば、面実装型リード形状の一つ
であるガルウィングリード形状に折り曲げ成型されている（図８参照）。
そして、半導体チップ構造体２００のＡｉ（ｉは１からｎの整数）番目の第１の電極パ
ッド１６ａ、及び半導体チップパッケージ２５０のＡＡｉ（ｉは１からｎの整数）番目の
第１のパッド３１ａは、それぞれ第１のボンディングワイヤ６６によって同一のリード部
６２に接続されている。
また、半導体チップ構造体２００のＢｉ（ｉは１からｎの整数）番目の第２の電極パッ
ド１７ｂ、及び半導体チップパッケージ２５０のＢＢｉ（ｉは１からｎの整数）番目の第
２のパッド３２ｂは、それぞれ第２のボンディングワイヤ６８によって同一のリード部６
２と接続されている。
また、図８に示すように、マルチチップパッケージ２０００は、主として、ダイパッド
６０の表裏面（６０ａ、６０ｂ）上にそれぞれ搭載されている半導体チップ構造体２００
、半導体チップパッケージ２５０、第１及び第２のボンディングワイヤ（６６、６８）及
びリード部６２の一部が、モールド樹脂等による封止部６３によって封止されている。
上述した説明から明らかなように、この参考例のマルチチップパッケージは、ダイパッドを介して積層させた同一構造かつ同一機能を有する一対の半導体チップ構造体のうち、一方の半導体チップ構造体が、パッケージ構造を有している。
通常、 同一構造かつ同一機能を有する一対の半導体チップ構造体を、各半導体チップ
構造体の半導体チップの裏面同士が互いに向かい合うように積層させた場合、電極パッド
の配列順序が互いに逆向き状態となる。
ところが、この参考例によれば、一方の半導体チップ構造体が有する電極パッドを再配線層によって当該電極パッドの配列順序と逆転した順序、すなわち、向かい合う他方の半導体チップ構造体の電極パッドの配列順序と同じ向きになるように再配置させることにより、ミラーチップとして機能させることができる。
その結果、一対の半導体チップ間において対向位置にある電極パッドとボンディングパ
ッド同士をそれぞれ同一のリード部にワイヤによって容易に接続でき、よって、一対の半
導体チップ間において、同一の電極パッド同士を接続することができる。
すなわち、同一の電極パッドからの信号を同一のリードにより一括処理することが可能
な構造であるため、効率的な信号処理が可能となる。
よって、既存の同一機能かつ同一構造を有する一対の半導体チップを用いてマルチチッ
プパッケージを実現できるため、新たなミラーチップの作製が不要となる。
さらに、半導体チップパッケージを構成する再配線層は、ウェハプロセス終了後のアセ
ンブリプロセスで形成すれば良いことから、ウェハプロセスにおける電極パッドや配線の
レイアウトの変更が不要である。
さらに、封止層等を具える半導体チップパッケージであることから、半導体チップのみ
に比べてチップ表面が補強された構造となる。よって、例えば、チップを切断するときに
発生する微小なシリコン片等が、チップ搭載時にチップ表面を傷付けることによる信頼性
の低下を抑制することができる。
したがって、従来よりも高信頼性なマルチチップパッケージを実現することができる。
＜第２の参考例＞
図９（Ａ）及び（Ｂ）から図１２を参照して、この発明の第２の参考例に係る半導体チップパッケージ及びマルチチップパッケージについて説明する。
図９（Ａ）及び（Ｂ）は、この参考例の第１の半導体チップパッケージ３００及び第２の半導体チップパッケージ３５０の一構成例をそれぞれ概略的に示す平面図である。図１０（Ａ）は、図９（Ａ）の破線部分ＸＡ−ＸＡ線に沿って切断して得られる切り口を示す概略断面図である。図１０（Ｂ）は、図９（Ｂ）の破線部分ＸＢ−ＸＢ線に沿って切断して得られる切り口を示す概略断面図である。図１１（Ａ）は、この参考例のマルチチップパッケージ３０００の一構成例を概略的に示す斜視図である。また、図１１（Ｂ）は、図１１（Ａ）に示すマルチチップパッケージ３０００を裏側から見た斜視図である。図１２は、図１１（Ａ）の破線部分ＸII−ＸII線に沿って切断して得られる切り口を示す概略断面図である。
この参考例では、マルチチップパッケージ３０００を構成する一対の同一構造かつ同一機能を有する半導体チップ構造体の電極パッド群が、第１の辺及び第２の辺に挟まれかつこれら辺に平行な仮想線の両側に当該仮想線に沿って設けられている点、及び、双方の半導体チップ構造体がパッケージ構造を有している点が、第１の参考例との主な相違点である。
図９（Ａ）に示すように、この構成例では、第１の半導体チップパッケージ３００は、
半導体チップ１２の主表面１２ａの領域を半導体チップ１２の長尺方向と直交する方向の
線分で２つの領域に分けて考える。その場合、この半導体チップの主表面１２ａのうち、
第１の辺１４ａと第２の辺１４ｂからの距離が等しい仮想線である中心線Ｑの両側の領域
に、当該中心線Ｑに沿って第１の電極パッド群７０と第２の電極パッド群７２とがそれぞ
れ形成されている。
ここでは、第１の電極パッド群７０が具える複数の第１の電極パッド７０ａに、中心線
Ｑと平行な第１の方向（図中、Ｒ方向）に向かって順に、Ｃ１からＣｎ（ｎは２以上の整
数）（便宜上、ここではｎ＝５とし、Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５とする。）の番号を
付して示してある。
また、第２の電極パッド群７２が具える複数の第２の電極パッド７２ｂに、第２の方向
（図中、同じくＲ方向）に向かって順に、１からＣｎ（ｎは２以上の整数）（便宜上、こ
こではｎ＝５とし、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５とする。）の番号を付して示してある
。
さらに、第１の辺１４ａと第１の電極パッド群７０との間に、第１の辺１４ａに沿って
第１のボンディングパッド群（以下、単に第１のパッド群と称する場合がある。）７４が
設けられている。第１のパッド群７４には、第１の電極パッド７０ａの各々に対応して設
けられた複数の第１のボンディングパッド（以下、単に第１のパッドと称する場合がある
。）７４ａが、第１の辺１４ａに沿って所定間隔毎、例えば同一間隔で一直線上に配置さ
れている。このとき各第１のパッド７４ａには、第１の方向（図中、Ｒ方向）に向かって
順に、ＣＣ１からＣＣｎ（ｎは２以上の整数）（便宜上、ここではｎ＝５とし、ＣＣ１、
ＣＣ２、ＣＣ３、ＣＣ４、ＣＣ５とする。）の番号を付して示してある。
また、第２の辺１４ｂと第２の電極パッド群７２との間には、第２の辺１４ｂに沿って
第２のボンディングパッド群（以下、単に第１のパッド群と称する場合がある。）７６が
設けられている。第２のパッド群７６には、第２の電極パッド７２ｂの各々に対応して設
けられた複数の第２のボンディングパッド（以下、単に第２のパッドと称する場合がある
。）７６ｂが、第２の辺１４ｂに沿って所定間隔毎、例えば同一間隔で一直線上に配置さ
れている。このとき各第２のパッド７６ｂには、第２の方向（図中、同じくＲ方向）に向
かって順に、ＤＤ１からＤＤｎ（ｎは２以上の整数）（便宜上、ここではｎ＝５とし、Ｄ
Ｄ１、ＤＤ２、ＤＤ３、ＤＤ４、ＤＤ５とする。）の番号を付して示してある。
そして、Ｃｉ（ｉは１からｎの整数）番目の第１の電極パッド７０ａと、ＣＣｉ（ｉは
１からｎの整数）番目の第１のパッド７４ａとが、第１の再配線層８０によってそれぞれ
１対１の対応関係で電気的に接続されている。また、Ｄｉ（ｉは１からｎの整数）番目の
第２の電極パッド７２ｂと、ＤＤｉ（ｉは１からｎの整数）番目の第２のパッド７６ｂと
が、第２の再配線層８２によってそれぞれ１対１の対応関係で電気的に接続されている。
一方、図９（Ｂ）に示すように、第２の半導体チップパッケージ３５０は、図９（Ａ）
と同様に、半導体チップ１２の主表面１２ａに、第１及び第２の電極パッド群（７０、７
２）を具えており、第１の電極パッド７０ａの各々にはＣ１〜Ｃ５の番号を付して示して
ある。また、第２の電極パッド７２ｂの各々にＤ１〜Ｄ５の番号を付して示してある。
さらに、第１の辺１４ａと第１の電極パッド群７０との間に、第１の辺１４ａに沿って
第１のボンディングパッド群（以下、単に第１のパッド群と称する場合がある。）８４が
設けられている。第１のパッド群８４には、第１の電極パッド７０ａの各々に対応して設
けられた複数の第１のボンディングパッド（以下、単に第１のパッドと称する場合がある
。）８４ａが、第１の辺１４ａに沿って所定間隔毎、例えば同一間隔で一直線上に配置さ
れている。
ここでは、第１の辺１４ａと第１の電極パッド群７０との間の領域に、当該第１の辺１
４ａと平行に第１の電極パッド７０ａの各々に対応してｎ（ｎは２以上の整数）番目から
１番目までの逆の順に第１のパッド８４ａが設けられている。すなわち、各第１のパッド
８４ａには、第１の方向（図中、Ｒ方向）とは逆の方向から順に、ＣＣＣ１からＣＣＣｎ
（ｎは２以上の整数）（便宜上、ここではｎ＝５とし、ＣＣＣ１、ＣＣＣ２、ＣＣＣ３、
ＣＣＣ４、ＣＣＣ５とする。）の番号を付して示してある。
また、第２の辺１４ｂと第２の電極パッド群７２との間に、第２の辺１４ｂに沿って第
２のボンディングパッド群（以下、単に第２のパッド群と称する場合がある。）８６が設
けられている。第２のパッド群８６には、第２の電極パッド７２ｂの各々に対応して設け
られた複数の第２のボンディングパッド（以下、単に第２のパッドと称する場合がある。
）８６ｂが、第２の辺１４ｂに沿って所定間隔毎、例えば同一間隔で一直線上に配置され
ている。
ここでは、第２の辺１４ｂと第２の電極パッド群７２との間の領域に、当該第２の辺１
４ｂと平行に第２の電極パッド７２ｂの各々に対応してｎ（ｎは２以上の整数）番目から
１番目までの逆の順に第２のパッド８６ｂが設けられている。すなわち、各第２のパッド
８６ｂには、第２の方向（図中、同じくＲ方向）とは逆の方向から順に、ＤＤＤ１からＤ
ＤＤｎ（ｎは２以上の整数）（便宜上、ここではｎ＝５とし、ＤＤＤ１、ＤＤＤ２、ＤＤ
Ｄ３、ＤＤＤ４、ＤＤＤ５とする。）の番号を付して示してある。
そして、Ｃｉ（ｉは１からｎの整数）番目の第１の電極パッド７０ａと、ＣＣＣｉ（ｉ
は１からｎの整数）番目の第１のパッド８４ａとが、第１の再配線層８８によってそれぞ
れ１対１の対応関係で電気的に接続されている。また、Ｄｉ（ｉは１からｎの整数）番目
の第２の電極パッド７２ｂと、ＤＤＤｉ（ｉは１からｎの整数）番目の第２のパッド８６
ｂとが、第２の再配線層９０によってそれぞれ１対１の対応関係で電気的に接続されてい
る。
図１０（Ａ）及び（Ｂ）に示すように、半導体チップ１２の主表面１２ａ上には、内部
の回路素子（不図示）と電気的に接続された、Ｃｉ（ｉは１からｎの整数）番目第１の電
極パッド７０ａと、Ｄｉ（ｉは１からｎの整数）番目第２の電極パッド７２ｂが形成され
ている。
図１０（Ａ）では、Ｃｉ（ｉは１からｎの整数）番目の第１の電極パッド７０ａが、各
第１の電極パッド７０ａ上から絶縁膜３０上にわたって延在する第１の再配線層８０によ
って、接続先として割り当てられているＣＣｉ（ｉは１からｎの整数）番目の第１のパッ
ド７４ａと電気的に接続されている。第１のパッド７４ａは、第１の辺１４ａに沿うよう
に第１の電極パッド７０ａの各々に対応して設けられている。
また、Ｄｉ（ｉは１からｎの整数）番目の第２の電極パッド７２ｂが、各第２の電極パ
ッド７２ｂ上から絶縁膜３０上にわたって延在する第２の再配線層８２によって、接続先
として割り当てられているＤＤｉ（ｉは１からｎの整数）番目の第２のパッド７６ｂと電
気的に接続されている。
また、図１０（Ｂ）では、Ｃｉ（ｉは１からｎの整数）番目の第１の電極パッド７０ａ
が、各第１の電極パッド７０ａ上から絶縁膜３０上にわたって延在する第２の再配線層８
８よって、接続先として割り当てられているＣＣＣｉ（ｉは１からｎの整数）番目の第１
のパッド８４ａと電気的に接続されている。
また、Ｄｉ（ｉは１からｎの整数）番目の第２の電極パッド７２ｂが、各第２の電極パ
ッド７２ｂ上から絶縁膜３０上にわたって延在する第２の再配線層９０によって、接続先
として割り当てられているＤＤＤｉ（ｉは１からｎの整数）番目の第２のパッド８６ｂと
電気的に接続されている。
また、第１及び第２の半導体チップパッケージ（３００、３５０）の半導体チップ１２
の主表面１２ａの上側には、エポキシ樹脂等による封止層３３が形成されている。この封
止層３３は、絶縁膜３０、第１の再配線層（８０、８８）及び第２の再配線層（８２、９
０）等を埋め込み、かつ第１及び第２のパッド（７４ａ、８４ａ、７６ｂ、８６ｂ）の頂
面をそれぞれ露出させて設けられている。
続いて、図１１（Ａ）及び（Ｂ）及び図１２を参照して、上述した構成を有する第１及
び第２半導体チップパッケージ（３００、３５０）が積層された、マルチチップパッケー
ジ３０００について説明する。
この参考例のマルチチップパッケージ３０００は、第１の参考例と同様に、直方体形状を有するダイパッド６０の矩形状の主表面６０ａ上に、第１の半導体チップパッケージ３００が搭載されている。一方、ダイパッド６０の裏面６０ｂ上には、第２の半導体チップパッケージ３５０が搭載されている。
第１及び第２の半導体チップパッケージ（３００、３５０）とを、ダイパッド６０を介
在させて、双方が具える半導体チップ１２の裏面１２ｂ同士を互いに向かい合わせ、かつ
各々の第１の辺１４ａを含む側面１４ａａを同一方向（図中、Ｙ方向）に向けて設けてあ
る（図１２参照）。尚、ダイパッド６０と第１及び第２の半導体チップパッケージ（３０
０、３５０）との間は、ダイスボンド剤からなる接着層４２によって接着され固定されて
いる。
そして、第１の半導体チップパッケージ３００のＣＣｉ（ｉは１からｎの整数）番目の
第１のパッド７４ａ、及び第２の半導体チップパッケージ３５０のＣＣＣｉ（ｉは１から
ｎの整数）番目の第１のパッド８４ａは、第１のボンディングワイヤ９２によって、同一
のリード部６２に接続されている。
また、第１の半導体チップパッケージ３００のＤＤｉ（ｉは１からｎの整数）番目の第
２のパッド７６ｂ、及び第２の半導体チップパッケージ３５０のＤＤＤｉ（ｉは１からｎ
の整数）番目の第２のパッド８６ｂは、第２のボンディングワイヤ９４によって同一のリ
ード部６２に接続されている。
また、図１２に示すように、マルチチップパッケージ３０００は、主として、ダイパッ
ド６０の表裏面（６０ａ、６０ｂ）上にそれぞれ搭載されている第１及び第２半導体チッ
プパッケージ（３００、３５０）、第１及び第２のボンディングワイヤ（９２、９４）及
びリード部６２の一部が、モールド樹脂等による封止部６３によって封止されている。
この参考例によれば、第１の参考例と同様の効果を得ることができる。
さらに、この参考例によれば、再配線層は、各半導体チップパッケージが具える電極パッドを、半導体チップの主表面の周縁に再配置する機能を兼ねている。これにより、ワイヤボンディングを簡便にかつ確実に行うことができる。
以上、この発明は、上述した実施の形態の組合せのみに限定されない。よって、任意好
適な段階において好適な条件を組み合わせ、この発明を適用することができる。
この発明の第１の実施の形態の半導体チップパッケージの構成要素の配置関係の一例の説明に供する概略平面図である。 （Ａ）及び（Ｂ）は、この発明の第１の実施の形態の半導体チップパッケージの説明に供する概略断面図である。 この発明の第１の実施の形態のマルチチップパッケージの説明に供する概略斜視図である。 （Ａ）及び（Ｂ）は、この発明の第１の実施の形態のマルチチップパッケージの説明に供する概略断面図である。 （Ａ）及び（Ｂ）は、この発明の第１の参考例の半導体チップ構造体及び半導体チップパッケージの構成要素の配置関係の一例の説明に供する概略平面図である。 （Ａ）及び（Ｂ）は、この発明の第１の参考例の半導体チップ構造体及び半導体チップパッケージの説明に供する概略断面図である。 （Ａ）及び（Ｂ）は、この発明の第１の参考例のマルチチップパッケージの説明に供する概略斜視図である。 この発明の第１の参考例のマルチチップパッケージの説明に供する概略断面図である。 （Ａ）及び（Ｂ）は、この発明の第２の参考例の第１及び第２の半導体チップパッケージの構成要素の配置関係の一例の説明に供する概略平面図である。 （Ａ）及び（Ｂ）は、この発明の第２の参考例の第１及び第２の半導体チップパッケージの説明に供する概略断面図である。 （Ａ）及び（Ｂ）は、この発明の第２の参考例のマルチチップパッケージの説明に供する概略斜視図である。 この発明の第２の参考例のマルチチップパッケージの説明に供する概略断面図である。
符号の説明
１２：半導体チップ
１２ａ：半導体チップの主表面
１４ａ：第１の辺
１４ａａ、１４ｂｂ：半導体チップの側面（端面）
１４ｂ：第２の辺
１６、７０：第１の電極パッド群
１６ａ、７０ａ：第１の電極パッド
１７、７２：第２の電極パッド群
１７ｂ、７２ｂ：第２の電極パッド
１８：中央ボンディングパッド群
１８ａ：第１の中央ボンディングパッド
１８ｂ：第２の中央ボンディングパッド
２０、３１、７４、８４：第１のボンディングパッド群
２０ａ、３１ａ、７４ａ、８４ａ：第１のボンディングパッド
２２、３２、７６、８６：第２のボンディングパッド群
２２ｂ、３２ｂ、７６ｂ、８６ｂ：第２のボンディングパッド
２４、３４、８０、８８：第１の再配線層
２６、３６、８２、９０：第２の再配線層
３０：絶縁膜
３３：封止層
４０：基板
４０ａ：基板の搭載面
４０ｂ：基板の裏面
４２：接着層
４５：第４のボンディングパッド
４７：第５のボンディングパッド
４８：導電性コンタクト
４９：外部端子
５１、６６、９２：第１のボンディングワイヤ
５２、６８、９４：第２のボンディングワイヤ
５３：第３のボンディングワイヤ
５４：第４のボンディングワイヤ
５９、６３：封止部
６０：ダイパッド
６０ａ：ダイパッドの主表面
６０ａａ、６０ｂｂ：ダイパッドの側面（端面）
６０ｂ：ダイパッドの裏面
６２：リード部
１００、２５０：半導体チップパッケージ
１００ａ、３００：第１の半導体チップパッケージ
１００ｂ、３５０：第２の半導体チップパッケージ
１１０：積層体
２００：半導体チップ構造体
４０１ａ：対向領域
４０２ａ、４０３ａ：非対向領域
１０００、２０００、３０００：マルチチップパッケージ

Claims (6)

  1. 第１半導体チップをそれぞれ有する２個の半導体チップパッケージ、及び第２半導体チップを含み、かつ最上層が前記２個の半導体チップパッケージの一方で、及び最下層が該２個の半導体チップパッケージの他方で構成されている積層体と、
    該積層体が搭載される基板と
    を具えており、
    前記第１半導体チップは、方形状の上面である第１主面を有し、
    前記半導体チップパッケージは、
    前記第１主面上にそれぞれ設けられている、該第１主面を画成する第１の辺に沿って設けられた複数の第１の電極パッドからなる第１の電極パッド群、前記第１の辺に対向する第２の辺に沿って設けられた複数の第２電極パッドからなる第２の電極パッド群、前記第１の電極パッド群と該第２の電極パッド群との間の領域に設けられ、前記第１の電極パッドに対応する第１の中央ボンディングパッド及び前記第２の電極パッドに対応する第２の中央ボンディングパッドからなる中央ボンディングパッド群、前記第１の電極パッドと電気的に接続される第１のボンディングパッドからなる第１のボンディングパッド群、及び前記第２の電極パッドと電気的に接続される第２のボンディングパッドからなる第２のボンディングパッド群と、
    前記第１のボンディングパッド群、前記第２のボンディングパッド群、及び前記中央ボンディングパッド群を露出するように前記第１主面を覆う封止層と
    を有し、
    前記第２半導体チップは、
    方形状の上面である第２主面と、
    該第２主面上に露出してそれぞれ設けられている、該第２主面を画成する第３の辺に沿って設けられた複数の第３のボンディングパッドからなる第３のボンディングパッド群、及び該第３のボンディングパッド群に沿って設けられ、前記第３のボンディングパッドに対応する第３の中央ボンディングパッドからなる第３の中央ボンディングパッド群と
    を有し、
    前記２個の半導体チップパッケージの各々の前記第１主面と、前記第２半導体チップの前記第２主面とが同一方向を向いているとともに、前記２個の半導体チップパッケージの各々の前記第１の辺を含む側面と、前記第２半導体チップの前記第３の辺を含む側面とが同一方向を向いており、
    前記２個の半導体チップパッケージ及び前記第２半導体チップの各々は、前記積層体の最下層に位置する前記半導体チップパッケージが具える前記中央ボンディングパッド群、及び前記第２半導体チップが具える前記第３のボンディングパッド群及び前記第３の中央ボンディングパッド群が露出するように、前記第１の辺から前記第２の辺に向かう方向にずらして積層され、
    前記積層体の最上層に位置する前記半導体チップパッケージが具える前記第２のボンディングパッド群と前記基板との間、
    前記最上層に位置する半導体チップパッケージが具える前記第１のボンディングパッド群と前記第３のボンディングパッド群との間、
    前記積層体の最下層に位置する半導体チップパッケージが具える各前記第１の中央ボンディングパッドと前記第３の中央ボンディングパッド群との間、
    及び前記最下層に位置する半導体チップパッケージが具える第１のボンディングパッド群と前記基板との間
    のそれぞれがボンディングワイヤによって接続されている
    ことを特徴とするマルチチップパッケージ。
  2. 第１半導体チップをそれぞれ有する２個の半導体チップパッケージ、及び複数の第２半導体チップを含み、かつ最上層が前記２個の半導体チップパッケージの一方で、及び最下層が該２個の半導体チップパッケージの他方で構成されている積層体と、
    該積層体が搭載される基板と
    を具えており、
    前記第１半導体チップは、方形状の上面である第１主面を有し、
    前記半導体チップパッケージは、
    前記第１主面上にそれぞれ設けられている、該第１主面を画成する第１の辺に沿って設けられた複数の第１の電極パッドからなる第１の電極パッド群、前記第１の辺に対向する第２の辺に沿って設けられた複数の第２電極パッドからなる第２の電極パッド群、前記第１の電極パッド群と該第２の電極パッド群との間の領域に設けられ、前記第１の電極パッドに対応する第１の中央ボンディングパッド及び前記第２の電極パッドに対応する第２の中央ボンディングパッドからなる中央ボンディングパッド群、前記第１の電極パッドと電気的に接続される第１のボンディングパッドからなる第１のボンディングパッド群、及び前記第２の電極パッドと電気的に接続される第２のボンディングパッドからなる第２のボンディングパッド群と、
    前記第１のボンディングパッド群、前記第２のボンディングパッド群、及び前記中央ボンディングパッド群を露出するように前記第１主面を覆う封止層と
    を有し、
    前記第２半導体チップは、
    方形状の上面である第２主面と、
    該第２主面上に露出してそれぞれ設けられている、該第２主面を画成する第３の辺に沿って設けられた複数の第３のボンディングパッドからなる第３のボンディングパッド群、及び該第３のボンディングパッド群に沿って設けられ、前記第３のボンディングパッドに対応する第３の中央ボンディングパッドからなる第３の中央ボンディングパッド群と
    を有し、
    前記２個の半導体チップパッケージの各々の前記第１主面と、前記複数の第２半導体チップの各々の前記第２主面とが同一方向を向いているとともに、前記２個の半導体チップパッケージの各々の前記第１の辺を含む側面と、前記複数の第２半導体チップの各々の前記第３の辺を含む側面とが同一方向を向いており、
    前記２個の半導体チップパッケージ及び前記複数の第２半導体チップの各々は、前記積層体の最下層に位置する前記半導体チップパッケージが具える前記中央ボンディングパッド群、及び前記複数の第２半導体チップがそれぞれ具える前記第３のボンディングパッド群及び前記第３の中央ボンディングパッド群が露出するように、前記第１の辺から前記第２の辺に向かう方向にずらして積層され、
    前記積層体の最上層に位置する前記半導体チップパッケージが具える前記第２のボンディングパッド群と前記基板との間、
    前記最上層に位置する半導体チップパッケージが具える前記第１のボンディングパッド群と、該最上層に位置する半導体チップパッケージの下側で該最上層に位置する半導体チップパッケージと隣り合う前記第２半導体チップが具える前記第３のボンディングパッド群との間、
    上下で隣り合う２つの前記第２半導体チップの、上側に位置する前記第２半導体チップが具える前記第３の中央ボンディングパッド群と、下側に位置する前記第２半導体チップが具える前記第３のボンディングパッド群との間、
    前記積層体の最下層に位置する半導体チップパッケージが具える各前記第１の中央ボンディングパッドと、該最下層に位置する半導体チップパッケージの上側で該最下層に位置する半導体チップパッケージと隣り合う前記第２半導体チップが具える前記第３の中央ボンディングパッド群との間、
    及び前記最下層に位置する半導体チップパッケージが具える第１のボンディングパッド群と前記基板との間
    のそれぞれがボンディングワイヤによって接続されている
    ことを特徴とするマルチチップパッケージ。
  3. 第１半導体チップを有する半導体チップパッケージ、及び第２半導体チップを含み、かつ前記第２半導体チップ上に前記半導体チップパッケージが積層されて構成されている積層体と、
    該積層体が搭載される基板と
    を具えており、
    前記第１半導体チップは、方形状の上面である第１主面を有し、
    前記半導体チップパッケージは、
    前記第１主面上にそれぞれ設けられている、該第１主面を画成する第１の辺に沿って設けられた複数の第１の電極パッドからなる第１の電極パッド群、前記第１の辺に対向する第２の辺に沿って設けられた複数の第２電極パッドからなる第２の電極パッド群、前記第１の電極パッド群と該第２の電極パッド群との間の領域に設けられ、前記第１の電極パッドに対応する第１の中央ボンディングパッド及び前記第２の電極パッドに対応する第２の中央ボンディングパッドからなる中央ボンディングパッド群、前記第１の電極パッドと電気的に接続される第１のボンディングパッドからなる第１のボンディングパッド群、及び前記第２の電極パッドと電気的に接続される第２のボンディングパッドからなる第２のボンディングパッド群と、
    前記第１のボンディングパッド群、前記第２のボンディングパッド群、及び前記中央ボンディングパッド群を露出するように前記第１主面を覆う封止層と
    を有し、
    前記第２半導体チップは、
    方形状の上面である第２主面と、
    該第２主面上に露出してそれぞれ設けられている、該第２主面を画成する第３の辺に沿って設けられた複数の第３のボンディングパッドからなる第３のボンディングパッド群、及び該第３のボンディングパッド群に沿って設けられ、前記第３のボンディングパッドに対応する第３の中央ボンディングパッドからなる第３の中央ボンディングパッド群と
    を有し、
    前記第１主面と前記第２主面とが同一方向を向いているとともに、前記半導体チップパッケージの前記第１の辺を含む側面と、前記第２半導体チップの前記第３の辺を含む側面とが同一方向を向いており、
    前記半導体チップパッケージ及び前記第２半導体チップは、該第２半導体チップが具える前記第３のボンディングパッド群及び前記第３の中央ボンディングパッド群が露出するように、前記第１の辺から前記第２の辺に向かう方向にずらして積層され、
    前記第２のボンディングパッド群と前記基板との間、
    前記第１のボンディングパッド群と前記第３のボンディングパッド群との間
    及び前記第３の中央ボンディングパッド群と基板との間、
    のそれぞれがボンディングワイヤによって接続されている
    ことを特徴とするマルチチップパッケージ。
  4. 第１半導体チップを有する半導体チップパッケージ、及び複数の第２半導体チップを含み、かつ最上層が前記半導体チップパッケージで構成されている積層体と、
    該積層体が搭載される基板と
    を具えており、
    前記第１半導体チップは、方形状の上面である第１主面を有し、
    前記半導体チップパッケージは、
    前記第１主面上にそれぞれ設けられている、該第１主面を画成する第１の辺に沿って設けられた複数の第１の電極パッドからなる第１の電極パッド群、前記第１の辺に対向する第２の辺に沿って設けられた複数の第２電極パッドからなる第２の電極パッド群、前記第１の電極パッド群と該第２の電極パッド群との間の領域に設けられ、前記第１の電極パッドに対応する第１の中央ボンディングパッド及び前記第２の電極パッドに対応する第２の中央ボンディングパッドからなる中央ボンディングパッド群、前記第１の電極パッドと電気的に接続される第１のボンディングパッドからなる第１のボンディングパッド群、及び前記第２の電極パッドと電気的に接続される第２のボンディングパッドからなる第２のボンディングパッド群と、
    前記第１のボンディングパッド群、前記第２のボンディングパッド群、及び前記中央ボンディングパッド群を露出するように前記第１主面を覆う封止層と
    を有し、
    前記第２半導体チップは、
    方形状の上面である第２主面と、
    該第２主面上に露出してそれぞれ設けられている、該第２主面を画成する第３の辺に沿って設けられた複数の第３のボンディングパッドからなる第３のボンディングパッド群、及び該第３のボンディングパッド群に沿って設けられ、前記第３のボンディングパッドに対応する第３の中央ボンディングパッドからなる第３の中央ボンディングパッド群と
    を有し、
    前記半導体チップパッケージの前記第１主面と、前記複数の第２半導体チップの各々の前記第２主面とが同一方向を向いているとともに、前記半導体チップパッケージの前記第１の辺を含む側面と、前記複数の第２半導体チップの各々の前記第３の辺を含む側面とが同一方向を向いており、
    前記半導体チップパッケージ及び前記複数の第２半導体チップの各々は、前記複数の第２半導体チップが各々具える前記第３のボンディングパッド群及び前記第３の中央ボンディングパッド群が露出するように、前記第１の辺から前記第２の辺に向かう方向にずらして積層され、
    前記第２のボンディングパッド群と前記基板との間、
    前記第１のボンディングパッド群と、前記半導体チップパッケージの下側で該半導体チップパッケージと隣り合う前記第２半導体チップが具える前記第３のボンディングパッド群との間、
    上下で隣り合う２つの前記第２半導体チップの、上側に位置する前記第２半導体チップが具える前記第３の中央ボンディングパッド群と、下側に位置する前記第２半導体チップが具える前記第３のボンディングパッド群との間、
    及び前記積層体の最下層に位置する第２半導体チップが具える第３の中央ボンディングパッド群と前記基板との間
    のそれぞれがボンディングワイヤによって接続されている
    ことを特徴とするマルチチップパッケージ。
  5. 請求項１から４のいずれか一項に記載のマルチチップパッケージにおいて、
    前記基板は、前記積層体と対向する対向領域と、前記第１及び第２の辺と直交する方向において該対向領域を挟む位置に設けられた第１及び第２の非対向領域とを有していることを特徴とするマルチチップパッケージ。
  6. 第１主面を有し、かつ該第１主面上に、第１基板用ボンディングパッドが設けられた第１の領域と、該第１の領域に隣接した第２の領域と、第２基板用ボンディングパッドが設けられた、該第２の領域に隣接するとともに該第２の領域を挟んで前記第１の領域と対向する第３の領域とを有する基板と、
    方形状の第２主面を有し、該第２主面と対向する裏面が前記第２の領域上に搭載されており、
    かつ前記第２主面上に露出して設けられている、該第２主面を画成する第３の辺に沿って設けられた複数の第３のボンディングパッドからなる第３のボンディングパッド群、及び該第３のボンディングパッド群に沿って設けられ、前記第３のボンディングパッドに対応する第３の中央ボンディングパッドからなる第３の中央ボンディングパッド群と
    を有する第２半導体チップと、
    方形状の第３主面を有する第１半導体チップを有し、
    かつ前記第３主面と対向する裏面の側が前記第２主面上に搭載されており、前記第３主面上には、該第３主面を画成する第１の辺に沿って設けられた複数の第１の半導体チップ用ボンディングパッドからなる第１の半導体チップ用ボンディングパッド群と、該第１の辺に対向する第２の辺に沿って設けられた複数の第２の半導体チップ用ボンディングパッドからなる第２の半導体チップ用ボンディングパッド群と、前記第１の半導体チップ用ボンディングパッド群と前記第２の半導体チップ用ボンディングパッド群との間の領域に設けられ、前記第１の半導体チップ用ボンディングパッドに対応する第１の中央ボンディングパッドと前記第２の半導体チップ用ボンディングパッドに対応する第２の中央ボンディングパッドとからなる中央ボンディングパッド群と、前記第１の半導体チップ用ボンディングパッドと前記第１の中央ボンディングパッド及び前記第２の半導体チップ用ボンディングパッドと前記第２の中央ボンディングパッドとを電気的に接続する再配線層と、前記第１及び第２の半導体チップ用ボンディングパッドの頂面をそれぞれ露出させるように前記第３主面を覆う封止層とを有する半導体チップパッケージと
    を具えており、
    前記第２主面と前記第３主面とが同一方向を向いているとともに、前記半導体チップパッケージの前記第１の辺を含む側面と、前記第２半導体チップの前記第３の辺を含む側面とが同一方向を向いており、
    前記半導体チップパッケージ及び前記第２半導体チップは、該第２半導体チップが具える前記第３のボンディングパッド群及び前記第３の中央ボンディングパッド群が露出するように、前記第１の辺から前記第２の辺に向かう方向にずらして積層され、
    前記第２の半導体チップ用ボンディングパッド群と前記第１基板用ボンディングパッドとの間、
    前記第１の半導体チップ用ボンディングパッド群と前記第３のボンディングパッド群との間、
    及び前記第３の中央ボンディングパッド群と前記第２基板用ボンディングパッドとの間
    のそれぞれがボンディングワイヤによって接続されている
    ことを特徴とするマルチチップパッケージ。
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JP5126002B2 (ja) * 2008-11-11 2013-01-23 セイコーエプソン株式会社 半導体装置及び半導体装置の製造方法
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JP3765952B2 (ja) * 1999-10-19 2006-04-12 富士通株式会社 半導体装置
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