JPH0239445A - 半導体装置 - Google Patents

半導体装置

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JPH0239445A
JPH0239445A JP63190443A JP19044388A JPH0239445A JP H0239445 A JPH0239445 A JP H0239445A JP 63190443 A JP63190443 A JP 63190443A JP 19044388 A JP19044388 A JP 19044388A JP H0239445 A JPH0239445 A JP H0239445A
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JP
Japan
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layer
pads
recess
package
tungsten
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JP63190443A
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Katsuhiko Suzuki
勝彦 鈴木
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に多ピンパツケージ型の
半導体装置に関する。
〔従来の技術〕
従来、半導体チップの電極パッドとパッケージのパッド
との接続方法として、アルミニウム線又は金線を用いた
ワイヤーボンディング法がある。
この方法を用いたときに量産性を保ち且つ安定した品質
が得られる範囲の半導体チップの電極パッド数とパッケ
ージのパッド数は、半導体チップの寸法とパッケージの
キャビティの寸法によって変わる。例えば、キャビティ
の寸法と半導体チップの寸法とをそれぞれ１４Ｘ１４−
及び１２．５Ｘ１２．５ｍｎ１とした場合には最大３０
０ピンが限度である。今後、チップの機能増大の要求に
対して微細パターン加工技術が進歩してくると５００〜
５７０ビン程度の電極の取り出しが必要になってくる。
しかし、現在のパッケージ製造技術では対応が難しい。
その問題点としては、パッケージ側のパッドの幅寸法と
ボンダーのボンディング精度の兼合いでパッケージ側の
パッド幅を細くするとボンディングワイヤーがパッドか
ら外れて接続できない点にある。
従来の半導体装置は、第３図（ａ）、（ｂ）に示すよう
に、セラミック容器１の内側中央部に設けた深さ０．５
〜０６１ｍの凹部の底面にタングステンメタライズ層を
有する素子載置部２を設け、前記凹部の上段の水平面に
第１のパッド６ａを配列して設ける。次に、パット６ａ
の外周にセラミックの段部を設け、前記段部の上面に第
２のパッド６ｂを配列して設ける。パット６ａ、６ｂに
接続するタングステンメタライズ層３．５を設け、セラ
ミック容器１の壁を貫通して外部に導出した外部リード
７とメタライズ層３．４を接続してパッケージを構成す
る。この様なｉ造のパッケージに半導体チップ８を搭載
した後にワイヤーホンディングして半導体装置を形成す
る。
〔発明が解決しようとする課題〕
上述した従来の半導体装置は、セラミック容器の段差の
ために第１のパッドと第２のパッドを同時に形成するこ
とができず、異なる工程で順次形成するため、位置合わ
せが困難となり、０．１〜０．１５ｍｍの相対的なずれ
を生ずる。そのためボンディング用のパッドの幅は前記
のずれの余裕を含める必要があり、０．３ｍｍ程度の幅
が限度で、キャビティ寸法１４Ｘ１４−では２８０〜３
００ピン程度が限度となり、それ以上のビン数には対応
できないという問題点があった。
本発明の目的は、各段のパッドの位置ずれを無くしてパ
ットの幅を狭くし３００ピン以上の多ピンパツケージを
有する半導体装置を提供することにある。
〔課題を解決するための手段〕
本発明の半導体装置は、内側中央部に設けな凹部の底面
に素子載置部を設けたセラミック容器と、前記凹部の上
段の水平面に配列して設けた第１層の導体層と、前記第
１層の導体層の先端部を残して前記第１層の導体層を含
む表面に設けた絶縁膜と、前記絶縁膜上に配列して設け
た第２層の導体層と、前記第１及び第２の導体層の先端
部のそれぞれに接続し且つ第１層と第２層との位置を整
合して設けたパッドとを有する。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
。
第１図（ａ）、（ｂ）は本発明の第１の実施例を説明す
るための平面図及びＡ−Ａ’線断面図、第１図（ｃ）、
（ｄ）は本発明の第１の実施例を説明するための部分拡
大平面図及び部分模式断面図である。
第１図（ａ）〜（ｄ）に示すように、セラミック容器１
の内側中央部に設けた凹部の底面にタングステンメタラ
イズ層を有する素子載置部２を設け、前記凹部の上段の
水平面に配列して第１層のタングステンメタライズ層３
を幅０．１ｍｍ、ピッチ０．２１で設ける１次に、メタ
ライズ層３の先端部を０．１〜０．２　＋ｎ＋ｎ残して
アルミナペースト絶縁膜４をメタライズ層３を含む表面
に形成し、同様にして、アルミナペースト絶縁膜４の上
に第２層のタングステンメタライズＲ５を幅０．１ｍｍ
、ピッチ０．２ｍｍで設ける。次に、メタライズＮ３，
５の先端部に一部重なり合うようにして接続する０、２
ｍｍのピッチで幅０．１５ｍｍのタングステンパッド６
ａ、６ｂを同一工程でパタニングしてそれぞれ設けるこ
とにより、１５〜１６龍正方の素子載置部２の周囲に５
６０〜６００個のパッドを設けることができる。
メタライズ層３，５はそれぞれセラミック容器１の壁を
貫通して外部へ導出する外部リード７に接続してパッケ
ージを構成し、素子載置部２に半導体チップ８を搭載し
、半導体チップ８の電極と前記パッケージのパッド６ａ
、６ｂをボンディング練って接続する。
第２図（ａ）、（ｂ）は本発明の第２の実施例を説明す
るための部分平面図及び部分模式断面図である。
第２図（ａ）、（ｂ）に示すように、第１の実施例と同
様にしてアルミナペースト絶縁膜４までを形成し、アル
ミナペースト絶縁膜４の上に第２層のメタライズ層５を
アルミナペースト絶縁膜４の端部近傍まで形成すると同
時に第１層のメタライズ層３の先端部にパッド６ａを同
一パターニングにより形成する以外は第１の実施例と同
じ構成を有している。ここで、第２の実施例で（よメタ
ライズ層３の先端部に設けるパ・ンド６ａとメタライズ
層５を同時にパターニングして設けること番こより、工
程数を減らすことができると（Ａう効果力（ある。
〔発明の効果〕
以上説明したように本発明は、第１層の１＜・ンドと第
２層のパッドとを同一のバターニング工程で形成して相
対的に位置ずれを無くすること番こより、パッドの幅を
ずれの余裕分だけ狭くすることができ、ボンディング精
度を向上させること力（可能となって、５００〜６００
ピンの多ビンノ＜・ンケージを有する半導体装置を実現
できるとｌｖ）う効果かある。
【図面の簡単な説明】
第１図（ａ）、（ｂ）は本発明の第１の実施例を説明す
るための平面図及びＡ−Ａ′線断面・図、第１図＜ｃ）
、＜ｄ）は本発明の第１の実施例を説明するための部分
拡大平面図及び部分模式断面図、第２図（ａ）、（ｂ）
は本発明の第２の実施例を説明するための部分平面図及
び部分模式断面図、第３図（ａ）、（ｂ）は、従来の半
導体装置の一例を説明するための平面図及びＢ−Ｂ’線
断面図である。 １・・・セラミック容器、２・・・素子載置部、３・・
・メタライズ層、４・・・アルミナペースト絶縁膜、５
・・・メタライズ層、６ａ、６ｂ・・・パッド、７・・
・外部リード、８・・・半導体チップ、９・・・ボンデ
ィング線。

Claims (1)

    【特許請求の範囲】
  1. 内側中央部に設けた凹部の底面に素子載置部を設けたセ
    ラミック容器と、前記凹部の上段の水平面に配列して設
    けた第１層の導体層と、前記第１層の導体層の先端部を
    残して前記第１層の導体層を含む表面に設けた絶縁膜と
    、前記絶縁膜上に配列して設けた第２層の導体層と、前
    記第１及び第２の導体層の先端部のそれぞれに接続し且
    つ第１層と第２層との位置を整合して設けたパッドとを
    有することを特徴とする半導体装置。
JP63190443A 1988-07-28 1988-07-28 半導体装置 Pending JPH0239445A (ja)

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5633530A (en) * 1995-10-24 1997-05-27 United Microelectronics Corporation Multichip module having a multi-level configuration
EP0817267A1 (en) * 1994-03-11 1998-01-07 The Panda Project Semiconductor package having pins connected to inner layers of multilayer structure
US5993474A (en) * 1996-06-11 1999-11-30 Asahi Kogaku Kogyo Kabushiki Kaisha Treatment accessory for endoscope
US6090129A (en) * 1996-06-11 2000-07-18 Asahi Kogaku Kogyo Kabushiki Kaisha Treatment accessory for endoscope
US7648525B2 (en) 2002-11-20 2010-01-19 Olympus Corporation Stent delivery system and indwelling method for stent

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0817267A1 (en) * 1994-03-11 1998-01-07 The Panda Project Semiconductor package having pins connected to inner layers of multilayer structure
US5633530A (en) * 1995-10-24 1997-05-27 United Microelectronics Corporation Multichip module having a multi-level configuration
US5993474A (en) * 1996-06-11 1999-11-30 Asahi Kogaku Kogyo Kabushiki Kaisha Treatment accessory for endoscope
US6090129A (en) * 1996-06-11 2000-07-18 Asahi Kogaku Kogyo Kabushiki Kaisha Treatment accessory for endoscope
US7648525B2 (en) 2002-11-20 2010-01-19 Olympus Corporation Stent delivery system and indwelling method for stent

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