JPS58178540A - 半導体装置 - Google Patents

半導体装置

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JPS58178540A
JPS58178540A JP57061212A JP6121282A JPS58178540A JP S58178540 A JPS58178540 A JP S58178540A JP 57061212 A JP57061212 A JP 57061212A JP 6121282 A JP6121282 A JP 6121282A JP S58178540 A JPS58178540 A JP S58178540A
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JP
Japan
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electrodes
package
metallized
electrode
approx
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JP57061212A
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English (en)
Inventor
Katsuhiko Suzuki
勝彦 鈴木
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NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ＄発明は半導体装置に係り１％に多ピンパツケージのＩ
ｌｉ極構造に関するものである。
従来Ｓ集積回路素子（以後チップと呼ぶ）のイ他パッド
とパッケージ１ｌｉｌの′−億との４続−ンアルミ線又
は金線を柑いたワイヤーボンティング法カ用いられてい
る。このワイヤーボンディング法は。
は、鎗産性があり安定した品質の得られる範囲のチップ
の電極数とパッケージのリードｆｉｆ１６．０〜８０ビ
ン機度が４菫であり、今後微細パターン加′Ｔ：技術と
機能の増大が要求されると２００〜３００ピ／根幇の成
極の取り出しが必要となってくるが現在のパッケージ技
術では対応できない現状である。
その間魂点とは、パッケージ側の′電極の取り出しの幅
寸法とボンダーのボンディング種間の兼合いで、パッケ
ージ側の接続点が電極からはずれることである。
具体的には、８ｇ１図を参照しながら説明すると。
グリーンセラミックにメタライズペーストを印刷して焼
成されたセラミックパッケージｌのメタライズパターン
導体の寸法精（は、グリーンセラミックスの塙成時の収
＠率、印−ｊ梢叶等の１東因でパッケージの製造ロット
間もしくけ１個々のパッケージ側でのバラツキが大きい
、従来ｉｄＮえはチ°ツブ５〜６１ＩＪｌｏでパッケー
ジ１則の成極３の１編は０．３〜９．４１１１．隣接鑞
咄間４の距Ｓは０．１５關チップ側電他ピッチ０．２１
Ｅｌｌｌｔ極径０．１２ｎで、自動ボンダ−で作業した
場合は、品質的に女定した製品が得られている。しかし
ながらチップサイズがｌＯＯ１２鑞極叔全２００ケ程度
必要とするとパッケージ側の＃ｌｔ極３の幅０．１３龍
隣接道極間４の距離にＯ１龍とし、チップ測成極ピッチ
０１８ｍ１ＩＩ醒億径０．１２属富がパッケージを製作
する寸法の目標である。ここで現在の印刷技術により上
述したパッケージ側の電極３の幅０．１３１１１と隣接
電極間４の距離Ｏ１關金満たすためにはパッケージの制
量歩留りが大幅にダウンしパッケージの袈造原１面を上
けるとともに印−り梢【が確保できないために自動ホン
ダ−で乍Ｊｌ、之場合にパッケージ酸極３からワイヤー
がけずれる場合が多く、ボンディング歩留りが愚〈１品
質の女定したものが得られない欠薇があった。
本発明は、この従来の欠点を除いた。′４ピン化の可能
な半導捧装喧を提供することを目的とする。
＋発明の特徴は、半導体幕板の一主面のイ津バッドに各
々対応して杷＠基板上に設け（ハ）れたメタライズ酸極
全備えた半導体装置において、このメタライズを億の第
１１−目の第１′醒極と第２１−目の、＠２電他とが絶
縁薄嘆層分介して畦気的に絶縁されている半導体装置に
ある。
次に上記ボンディングの欠点を除去した本発明のパッケ
ージについて図面を用いて説明する。第２図は第１４７
！ｆｌｉ列の全体図、第３図ｉａ）はその拡大図、４３
図（ｂ）は第３図（ａ）のＡ−Ａ”ｆｌＪ図、　第４図
（ａ）ｕ＠　２　ノ’４４／ＩＡ例、　＠　４図ｆｂ）
［そ）ｂ−１１’ノ断面図を示す。
まず＠２図、４３図（ａ）　、第３図ｔｂ）の−Ａｌ実
晦例を説明する。第１夷癩例のセラミックパッケージの
構造は、セラミック基板１ａにタングステンメタライズ
導体によるマウント部２ａか形成され。
さらにその周囲には０５〜０６朋桿關の厚さのセラミッ
ク苓板上にパッケージの第１の１１Ｅ極３ａがメタライ
ズペーストによりぺ極Ｑ、　３１ｍ　＋隣接イ他関４１
の距＋ｍは０８１５龍が形成されており、史に・第１＠
ｆｊ３ａ先喘から０．５龍程髪の所に０．５〜１．０麿
諺橢貧のアルミナベース１５ａを３０〜５０μ程蜜の厚
さで４８嫌し次に該アルミナペースト上に第２の成極ｓ
　ａ　ｋ　Ｏ，３ｗ、を嘔、　１．４螢１４を億４　ａ
の距離は＋１１５＃ｎで形成している。この方法は、第
２イ極８ａは第１’ｍ＊３ａの先端よりも０．５順婦度
離れた所にアルミナベース）７ａを介在して谷耐囃間を
傭うように施され第２磁極の周辺は第１妊慣の周辺とオ
ーバーラツプするよりに形成されるので。
００５〜００６Ｍ屑哩度のうねり金主ずる。
筐た。′＄２−実施列は、第１実施例と同じ博噴である
が、第１醒極３ａと第２１４１他７ａの一辺のオーバー
ラツプをなくす方法として第１′イ極、（ａ先端からＱ
、　５　ＩＩＩの所筐でｒ）、　３　ａｍの・嘔、その
元の一＠ｌ邂極の侠番部８ａはＯ，ｌ龍の１城でメタラ
イズされている。この構造は第１電極３ａ先端から０５
緒の所に０．５〜ｌ、　Ｑ　Ｉｌｌの・鴫でアルミナペ
ースト５ａケ介在してその上に第２祇極７ａを第１醒惇
３ａの各ａｍ４間にメタライズして＠ｌｄ＄３８と第２
祇極７ａとがオーパーラ、ブしないようにした構造であ
るから第１けと第２−極は第１実施例よりフラットでボ
ンディング作業性が良い。
上述した如く本発明は１０朋０に２００ケ以上の（極を
有するチップを自動ワイヤーボンディング方法によって
組立てる場合に生ずるボンダーのａ！櫨的？１１１ｊ［
の限界ケ禰う目的で、パッケージのメタライズｔＩＩｔ
億１嘔を太くする事全町叱にしかつメタライズ成極の見
掛上のｎ１度を同上できるパッケージの１＃造ケ礎供す
るものであり１本発明の実施により従来大きな木−を伴
った多ピンパツケージの組立を高歩留、痛偏幀度で町岨
とする多ピンパツケージを提供することができる。
【図面の簡単な説明】
第１図は従来の半導体装ｊ−の平面図、第２図は本発明
の第１喪廟例のｆ面図、第３図ｔ、＋）　ｔ（ｂ）・（
ｃ）はそれぞれ部分拡大した千圓図及び断面図である。 ｉ＠４図（ａ）　−（ｂ）はそれぞれ、・君２実施例の
部分拡大し九平面図反び断面図である。 同、図において％　　ｌ　Ｔ　１　ａ・・・・・・セラ
ミツクツ４゜ケージｓ　　’ｌ　＋　２　ａ・・・・・
・マウント部、３＋３ａ・・・・・・第１−電電ｓ　　
４　ｒ　４ａ・・・・・・［接電極間の距離、５ａ・・
・・・・アルミナペースト、６ａ・・・・・・チップ、
７ａ・・・°°゛第２電極、８ａ・・・・・・第１−億
の侠４部、である。 第１図

Claims (1)

    【特許請求の範囲】
  1. 半４体基板の一生面の電極パッドに各々７ｊ応して絶嫌
    基板上に設けられたメタライズ電極を補えた半導体装置
    において、該メタライズ４ｍの第ｌＩＱの第１１１極と
    ｗ４２−一目の第２砿極とが約−４喚層を介して′４気
    的に絶縁されていることを特徴とする半導体装置。
JP57061212A 1982-04-13 1982-04-13 半導体装置 Pending JPS58178540A (ja)

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JP57061212A JPS58178540A (ja) 1982-04-13 1982-04-13 半導体装置

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004261512A (ja) * 2003-03-04 2004-09-24 Pentax Corp 固体撮像素子、電子内視鏡
KR100629079B1 (ko) 2004-12-09 2006-09-26 엘지전자 주식회사 씨오에프

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JPS56126948A (en) * 1980-03-12 1981-10-05 Hitachi Ltd Highly integrated semiconductor
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