JPH01132147A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01132147A JPH01132147A JP63197586A JP19758688A JPH01132147A JP H01132147 A JPH01132147 A JP H01132147A JP 63197586 A JP63197586 A JP 63197586A JP 19758688 A JP19758688 A JP 19758688A JP H01132147 A JPH01132147 A JP H01132147A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
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Landscapes
- Structure Of Printed Boards (AREA)
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体装置に係わり、特に多数の入出力端子と
してのリードを備えた半導体装置に関する。
してのリードを備えた半導体装置に関する。
（従来の技術）
従来、半導体装置におけるパッケージ構造としては、Ｄ
ＩＰ、ＦＰ、ＰＬＣＣ及びセラミック豐パッケージ等が
一般に知られている。
ＩＰ、ＦＰ、ＰＬＣＣ及びセラミック豐パッケージ等が
一般に知られている。
そして、これらのパッケージの入出力端子であるリード
は、リードレス・チップ−キャリアを除いて、そのいず
れもが電気的特性を得る上からも夫々互いに独立し絶縁
された状態で並列的にバタ−ニングされ、そのインナー
リードはパッケージの内部に、アウターリードはパッケ
ージ外部に突出させて配置されていた。
は、リードレス・チップ−キャリアを除いて、そのいず
れもが電気的特性を得る上からも夫々互いに独立し絶縁
された状態で並列的にバタ−ニングされ、そのインナー
リードはパッケージの内部に、アウターリードはパッケ
ージ外部に突出させて配置されていた。
（発明が解決しようとする問題点）
このため、各アウターリードは個々に曲り得る状態にあ
って曲り易く、しかも各リード間の相対位置精度も±０
．１關程度しか確保することができなかった。
って曲り易く、しかも各リード間の相対位置精度も±０
．１關程度しか確保することができなかった。
また、加工上及び実装上等において、各リードが独立し
て変形しないようにするためには、リードの材質、厚さ
、リード幅及びリード間ピッチも制限を受けていた。
て変形しないようにするためには、リードの材質、厚さ
、リード幅及びリード間ピッチも制限を受けていた。
例えば、ＦＰ （フラット・パッケージ）においては、
リード厚さは０．１５ａｍで、リード幅はアウターリー
ドで０．３５ｍｍ、インナーリード基端で０．１５ｍｍ
、リード間ピッチはアウターリードで０．６５關、イン
ナーリード基端で０．３鰭程度が最小値であるのが現状
で、このためピン数が増加するに伴い、パッケージのア
ウターリード先端部の全体外形が大きくなり、パッケー
ジの太きさはこれによりかなり大きくなってきている。
リード厚さは０．１５ａｍで、リード幅はアウターリー
ドで０．３５ｍｍ、インナーリード基端で０．１５ｍｍ
、リード間ピッチはアウターリードで０．６５關、イン
ナーリード基端で０．３鰭程度が最小値であるのが現状
で、このためピン数が増加するに伴い、パッケージのア
ウターリード先端部の全体外形が大きくなり、パッケー
ジの太きさはこれによりかなり大きくなってきている。
上記の制限は、半導体装置をプリント基板等に実装する
際の半田付は工程において、リード位置精度が±０．１
順程度しか確保できないのが現状であったため、特にリ
ードピッチ間の間隔の縮小が一般に困難であった。
際の半田付は工程において、リード位置精度が±０．１
順程度しか確保できないのが現状であったため、特にリ
ードピッチ間の間隔の縮小が一般に困難であった。
また、リード材質の選定においても、このような細いリ
ード自体の機械的強度を確保するため、ニッケルを含む
鉄合金（４２アロイ）等の高強度特性を有することがリ
ードに要求されていた。
ード自体の機械的強度を確保するため、ニッケルを含む
鉄合金（４２アロイ）等の高強度特性を有することがリ
ードに要求されていた。
本発明は上記に鑑み、特に多数の入出力端子を有する半
導体装置において、プリント基板への実装特性、即ちリ
ード位置精度の向上及びリードピッチの縮小を図ってパ
ッケージサイズを縮小することにより実装密度の向上を
図り、多数ピン半導体装置のパッケージ機能の向上を図
ったものを提供することを目的とする。
導体装置において、プリント基板への実装特性、即ちリ
ード位置精度の向上及びリードピッチの縮小を図ってパ
ッケージサイズを縮小することにより実装密度の向上を
図り、多数ピン半導体装置のパッケージ機能の向上を図
ったものを提供することを目的とする。
（問題点を解決するための手段）
本発明は上記目的を達成するため、本発明における半導
体装置は、例えば、Ａ１１基板、銅基板または鉄合金基
板等の金属板状の基材の一面に絶縁層を積層し、この絶
縁層の表面に互いに電気的に絶縁され略中央部から縁部
に延びる複数のリードをパターニングしてフレームを形
成し、このフレームの絶縁層側の中央部に半導体素子を
マウントするとともに、該半導体素子の電極と上記各リ
ードの中央側基端のインナーリードとを夫々電気的に接
続させたもの、及び周縁を下方に屈曲させて縦断面皿形
に形成した基材の内周面側裏面に、互いに電気的に絶縁
され略中央部から縁部に延びる複数のリードをパターニ
ングしてフレームを形成し、このフレームの内周面側裏
面の中央部に半導体素子をマウントするとともに、該半
導体素子の電極と上記各リードの中央側基端のインナー
リードとを夫々電気的に接続させたものである。
体装置は、例えば、Ａ１１基板、銅基板または鉄合金基
板等の金属板状の基材の一面に絶縁層を積層し、この絶
縁層の表面に互いに電気的に絶縁され略中央部から縁部
に延びる複数のリードをパターニングしてフレームを形
成し、このフレームの絶縁層側の中央部に半導体素子を
マウントするとともに、該半導体素子の電極と上記各リ
ードの中央側基端のインナーリードとを夫々電気的に接
続させたもの、及び周縁を下方に屈曲させて縦断面皿形
に形成した基材の内周面側裏面に、互いに電気的に絶縁
され略中央部から縁部に延びる複数のリードをパターニ
ングしてフレームを形成し、このフレームの内周面側裏
面の中央部に半導体素子をマウントするとともに、該半
導体素子の電極と上記各リードの中央側基端のインナー
リードとを夫々電気的に接続させたものである。
（作 用）
上記のように構成した本発明によれば、電気的には絶縁
されたリードを共通の基材で保持させ、これにより各リ
ードの機械的強度を増大させるとともに、リードの微細
加工を可能として、位置精度の向上を図り、更に、プリ
ント基板等への実装を行う上で、パッケージ機能の向上
を図ることができる。
されたリードを共通の基材で保持させ、これにより各リ
ードの機械的強度を増大させるとともに、リードの微細
加工を可能として、位置精度の向上を図り、更に、プリ
ント基板等への実装を行う上で、パッケージ機能の向上
を図ることができる。
（実施例）
図面は本発明の一実施例を示すもので、半導体素子１は
接着剤２を介して周縁を下方に屈曲させて縦断面皿形に
屈曲成形した矩形状のフレーム３の内周側裏面の中央部
に接着されている。
接着剤２を介して周縁を下方に屈曲させて縦断面皿形に
屈曲成形した矩形状のフレーム３の内周側裏面の中央部
に接着されている。
このフレーム３は、例えば厚さ１鴎以下のＡｌ基板等の
金属状の基材４の一面に数十μｍ程度のエポキシ樹脂か
らなる樹脂層５を積層し、この樹脂層５の表面に互いに
電気的に絶縁され略中央部から縁部に延びる、例えば１
／２オンス（厚さ１７μｍ）または１オンス（厚さ３５
μｍ）の銅箔からなる複数のリード６をパターニングし
、更に樹脂層５を下側として下方に屈曲成形したもので
ある。
金属状の基材４の一面に数十μｍ程度のエポキシ樹脂か
らなる樹脂層５を積層し、この樹脂層５の表面に互いに
電気的に絶縁され略中央部から縁部に延びる、例えば１
／２オンス（厚さ１７μｍ）または１オンス（厚さ３５
μｍ）の銅箔からなる複数のリード６をパターニングし
、更に樹脂層５を下側として下方に屈曲成形したもので
ある。
このフレーム３の製造は、例えば一般のリードフレーム
のように、上記基材４の構成部分を連続して設けた１１
１１ｍ以下のＡｆｆ製板状体の一面に、数十μｍ程度の
エポキシ樹脂からなる樹脂層５を積層し、この樹脂層５
の表面全体に、１／２オンス（厚さ１７μｍ）または１
オンス（厚さ３５μｍ）の銅箔をラミネートし、しかる
後、表裏両面からエツチングを施して、リード６をパタ
ーニングするとともに、基材４の周囲をその隅部を残し
てエツチングする。そして、プレスによる絞り加工を施
して屈曲させた後、各フレーム３毎に分離することによ
り行うことができる。
のように、上記基材４の構成部分を連続して設けた１１
１１ｍ以下のＡｆｆ製板状体の一面に、数十μｍ程度の
エポキシ樹脂からなる樹脂層５を積層し、この樹脂層５
の表面全体に、１／２オンス（厚さ１７μｍ）または１
オンス（厚さ３５μｍ）の銅箔をラミネートし、しかる
後、表裏両面からエツチングを施して、リード６をパタ
ーニングするとともに、基材４の周囲をその隅部を残し
てエツチングする。そして、プレスによる絞り加工を施
して屈曲させた後、各フレーム３毎に分離することによ
り行うことができる。
上記基材４としては、本実施例では機械的成形が可能な
Ａｌ基板を使用しているが、他の金属板、例えば銅基板
や４２７０イ等の鉄合金基板を使用することができ、こ
のように、金属製の基材４を使用することにより、半導
体素子１の放熱性の向上を図るようにすることができる
。
Ａｌ基板を使用しているが、他の金属板、例えば銅基板
や４２７０イ等の鉄合金基板を使用することができ、こ
のように、金属製の基材４を使用することにより、半導
体素子１の放熱性の向上を図るようにすることができる
。
更に、この基材４として、成形可能な、例えば金属ワイ
ヤもしくは網状金属を芯材としたエポキシ樹脂もしくは
ポリイミド樹脂等のプラスチック基材を使用しても良く
、この場合樹脂層を積層することなく、プラスチック基
材に直接リードをパターニングすることによりフレーム
を構成することができ、また予め屈曲成形させたプラス
チック基材を使用してフレームを構成するようにするこ
ともできる。
ヤもしくは網状金属を芯材としたエポキシ樹脂もしくは
ポリイミド樹脂等のプラスチック基材を使用しても良く
、この場合樹脂層を積層することなく、プラスチック基
材に直接リードをパターニングすることによりフレーム
を構成することができ、また予め屈曲成形させたプラス
チック基材を使用してフレームを構成するようにするこ
ともできる。
また、リード６は、インナーリード６ａとアウターリー
ド６ｂとからなり、上記のように銅箔をエツチングする
ことにより形成されるのであるが、この場合、この各リ
ード６の位置精度は、銅箔のエツチング精度により決ま
る。
ド６ｂとからなり、上記のように銅箔をエツチングする
ことにより形成されるのであるが、この場合、この各リ
ード６の位置精度は、銅箔のエツチング精度により決ま
る。
ここでは、このリード６は、インナーリード６ａの基端
において、０．０５＋ａｍの線幅（Ｔｌ−０，０５１）
で、０．０５ｍ＋＊の線間スペース（Ｔ２−０．０５關
）にて、０．１鰭のピッチ（Ｐｌ−０，１關）で、アウ
ターリード６ｂの先端において、０．１關の線幅（ｔｌ
＝０． １ｍｍ）で、０．１＋ｕの線間スペース（ｔ
２−０ 、 １ ｍｍ）にて、Ｏ，’２＋ｍピッチ（Ｐ
２−０ 、 ２ ｍｍ）で形成されている。
において、０．０５＋ａｍの線幅（Ｔｌ−０，０５１）
で、０．０５ｍ＋＊の線間スペース（Ｔ２−０．０５關
）にて、０．１鰭のピッチ（Ｐｌ−０，１關）で、アウ
ターリード６ｂの先端において、０．１關の線幅（ｔｌ
＝０． １ｍｍ）で、０．１＋ｕの線間スペース（ｔ
２−０ 、 １ ｍｍ）にて、Ｏ，’２＋ｍピッチ（Ｐ
２−０ 、 ２ ｍｍ）で形成されている。
このようにして、各リード６を基材４で保持したフレー
ム３を形成することにより、この各リード６の機械的強
度を確保して、各リード６の位置精度の向上及びリード
ピッチの縮小化を図るようにすることができる。
ム３を形成することにより、この各リード６の機械的強
度を確保して、各リード６の位置精度の向上及びリード
ピッチの縮小化を図るようにすることができる。
このインナーリード６ａの中央側の基端と半導体素子１
の電極とはボンディングワイヤ７でボンディングされ、
更に半導体素子１は保護用コーティング樹脂等の封止樹
脂８で樹脂封止されて半導体装置が構成されている。
の電極とはボンディングワイヤ７でボンディングされ、
更に半導体素子１は保護用コーティング樹脂等の封止樹
脂８で樹脂封止されて半導体装置が構成されている。
なお、上記ワイヤボンディングに限ることなく、１２５
μｍ程度のポリイミドフィルムに３５μｍ程度の銅箔を
ラミネートして、エツチングによりパターニングを施し
たキャリアテープを使用してボンディングを行う、いわ
ゆるＴＡＢ方式で半導体装置を構成することもできる。
μｍ程度のポリイミドフィルムに３５μｍ程度の銅箔を
ラミネートして、エツチングによりパターニングを施し
たキャリアテープを使用してボンディングを行う、いわ
ゆるＴＡＢ方式で半導体装置を構成することもできる。
また、この半導体装置の場合、ＩＣカード等にも利用す
るようにすることができる。
るようにすることができる。
更に、ポツティングによりフレーム３の凹部内に樹脂を
注入して半導体素子１をコーティングする他に、モール
ド樹脂により半導体素子１を樹脂封止して、信頼性の向
上を図るようにすることもできる。
注入して半導体素子１をコーティングする他に、モール
ド樹脂により半導体素子１を樹脂封止して、信頼性の向
上を図るようにすることもできる。
また、上記基材４の周縁端部４ａは縦断面円状に屈曲成
形されている。この周縁４ａは第１図に示すように、こ
のアウターリード６ａとプリント基板９とを半田付け１
０により電気的に接続させるためのものであるが、第４
図（ａ）で示すようにＶ字状に成形したり、同図（ｂ）
で示すように立ち上がらせて形成しても良く、この形状
はプリント基板９とパッケージの形状により任意に選択
することができる。
形されている。この周縁４ａは第１図に示すように、こ
のアウターリード６ａとプリント基板９とを半田付け１
０により電気的に接続させるためのものであるが、第４
図（ａ）で示すようにＶ字状に成形したり、同図（ｂ）
で示すように立ち上がらせて形成しても良く、この形状
はプリント基板９とパッケージの形状により任意に選択
することができる。
本発明は上記のような構成であるので、多数の入出力端
子を有する半導体装置において、リードピッチの縮小を
図って、パッケージを大きさを減少させ、しかもリード
位置精度を向上させて、プリント基板等への実装時の接
続を容易にすることができる。
子を有する半導体装置において、リードピッチの縮小を
図って、パッケージを大きさを減少させ、しかもリード
位置精度を向上させて、プリント基板等への実装時の接
続を容易にすることができる。
また、製造工程を簡略化させてコストの低減を図ること
ができるばかりでなく、特にリードの変形による製造不
良を減少させることができ、更に、半導体装置全体を基
材でカバーするため、装置の信頼性を向上させることが
できる。
ができるばかりでなく、特にリードの変形による製造不
良を減少させることができ、更に、半導体装置全体を基
材でカバーするため、装置の信頼性を向上させることが
できる。
しかも、リードパターンの微細加工が可能となり、半導
体素子の電極間ピッチとインナーリード間ピッチを近付
けて、この電気的接続を容易に行うことができる。
体素子の電極間ピッチとインナーリード間ピッチを近付
けて、この電気的接続を容易に行うことができる。
更に、基材として金属板を使用することにより、半導体
素子の放熱性の向上を図るようにすることができるとい
った効果がある。
素子の放熱性の向上を図るようにすることができるとい
った効果がある。
第１図乃至第３図は本発明の一実施例を示し、第１図は
プリント基板に接続した状態を示す縦断正面図、第２図
はフレームを示す表面図、第３図は同じく裏面図、第４
図（ａ）及び（ｂ）は基材の周縁とプリント基板との夫
々異なる接続状態の要部を示す断面図である。 １・・・半導体素子、３・・・フレーム、４・・・基材
、５・・・樹脂層、６・・・リード、６ａ・・・同イン
ナーリード、６ｂ・・・同アウターリード、７・・・ボ
ンディングワイヤ、９・・・プリント基板。 出願人代理人 佐 藤 −雄
プリント基板に接続した状態を示す縦断正面図、第２図
はフレームを示す表面図、第３図は同じく裏面図、第４
図（ａ）及び（ｂ）は基材の周縁とプリント基板との夫
々異なる接続状態の要部を示す断面図である。 １・・・半導体素子、３・・・フレーム、４・・・基材
、５・・・樹脂層、６・・・リード、６ａ・・・同イン
ナーリード、６ｂ・・・同アウターリード、７・・・ボ
ンディングワイヤ、９・・・プリント基板。 出願人代理人 佐 藤 −雄
Claims (1)
- 【特許請求の範囲】 １、金属板状の基材の一面に絶縁層を積層し、この絶縁
層の表面に互いに電気的に絶縁され略中央部から縁部に
延びる複数のリードをパターニングしてフレームを形成
し、このフレームの絶縁層側の中央部に半導体素子をマ
ウントするとともに、該半導体素子の電極と上記各リー
ドの中央側基端のインナーリードとを夫々電気的に接続
させたことを特徴とする半導体装置。 ２、上記基材として、Ａｌ基板、銅基板または鉄合金基
板を使用したことを特徴とする請求項１記載の半導体装
置。 ３、周縁を下方に屈曲させて縦断面皿形に形成した基材
の内周面側裏面に、互いに電気的に絶縁され略中央部か
ら縁部に延びる複数のリードをパターニングしてフレー
ムを形成し、このフレームの内周面側裏面の中央部に半
導体素子をマウントするとともに、該半導体素子の電極
と上記各リードの中央側基端のインナーリードとを夫々
電気的に接続させたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19758688A JPH0793402B2 (ja) | 1987-08-08 | 1988-08-08 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62-198443 | 1987-08-08 | ||
| JP19844387 | 1987-08-08 | ||
| JP19758688A JPH0793402B2 (ja) | 1987-08-08 | 1988-08-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01132147A true JPH01132147A (ja) | 1989-05-24 |
| JPH0793402B2 JPH0793402B2 (ja) | 1995-10-09 |
Family
ID=26510449
Family Applications (1)
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|---|---|---|---|
| JP19758688A Expired - Lifetime JPH0793402B2 (ja) | 1987-08-08 | 1988-08-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793402B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0357258A (ja) * | 1989-07-26 | 1991-03-12 | Nec Kansai Ltd | 樹脂モールド型電子部品 |
| DE4117761A1 (de) * | 1990-06-01 | 1991-12-05 | Toshiba Kawasaki Kk | Halbleiteranordnung mit filmtraeger |
| WO1993026142A1 (en) | 1992-06-05 | 1993-12-23 | Mitsui Toatsu Chemicals, Incorporated | Three-dimensional printed circuit board, electronic circuit package using this board, and method for manufacturing this board |
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- 1988-08-08 JP JP19758688A patent/JPH0793402B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0793402B2 (ja) | 1995-10-09 |
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