JP3305664B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は一般に半導体装置に
関し、かつ特に半導体装置のボンドパッド配置およびパ
ッケージングに関する。
関し、かつ特に半導体装置のボンドパッド配置およびパ
ッケージングに関する。
【０００２】
【従来の技術】半導体産業において高ピン数の（ｈｉｇ
ｈ ｐｉｎ ｃｏｕｎｔ）半導体装置に対する必要性は
よく知られている。しばしば、高ピン数の要求はパッド
制限（ｐａｄ ｌｉｍｉｔｅｄ）である設計につなが
る。パッド制限設計（ｐａｄ ｌｉｍｉｔｅｄ ｄｅｓ
ｉｇｎ）は、特定の装置機能を実行するために必要とさ
れるトランジスタの数によって一般に制限されるコア制
限設計（ｃｏｒｅ ｌｉｍｉｔｅｄ ｄｅｓｉｇｎ）と
は対照的に、パッドの数によって総合ダイ寸法が決定さ
れるものである。典型的には、半導体装置は一定のパッ
ドピッチ（ｃｏｎｓｔａｎｔ ｐａｄ ｐｉｔｃｈ）を
備えた単一列の接合パッドまたはボンドパッド（ｂｏｎ
ｄ ｐａｄ）を有する。前記一定のパッドピッチは半導
体装置の最悪の場合をも考慮した（ｗｏｒｓｔ ｃａｓ
ｅ）パッケージングの必要によって決定される。例え
ば、高ピン数のパッケージに対しては、前記パッドピッ
チは一般にダイの角部（ｃｏｒｎｅｒ）の最も近くに配
置されたパッドによって決定される。これらのパッド
は、一般にボンディングツール（ｔｏｏｌｓ）を隣接し
たボンドワイヤまたは接合ワイヤと衝突すること（ｉｎ
ｔｅｒｆｅｒｉｎｇ）なしに機能させるために最大のパ
ッドピッチを必要とする。それゆえ、この最悪の場合を
も考慮したパッドピッチ間隔はどれだけ多くのパッドが
半導体ダイの縁部に沿って納められまたは取付けられる
（ｆｉｔ）かを決定するために用いられる。均等に間隔
を空けた単一列のボンドパッドを使用することに伴う問
題は、それがより大きなダイ寸法を引き起こすことであ
る。
ｈ ｐｉｎ ｃｏｕｎｔ）半導体装置に対する必要性は
よく知られている。しばしば、高ピン数の要求はパッド
制限（ｐａｄ ｌｉｍｉｔｅｄ）である設計につなが
る。パッド制限設計（ｐａｄ ｌｉｍｉｔｅｄ ｄｅｓ
ｉｇｎ）は、特定の装置機能を実行するために必要とさ
れるトランジスタの数によって一般に制限されるコア制
限設計（ｃｏｒｅ ｌｉｍｉｔｅｄ ｄｅｓｉｇｎ）と
は対照的に、パッドの数によって総合ダイ寸法が決定さ
れるものである。典型的には、半導体装置は一定のパッ
ドピッチ（ｃｏｎｓｔａｎｔ ｐａｄ ｐｉｔｃｈ）を
備えた単一列の接合パッドまたはボンドパッド（ｂｏｎ
ｄ ｐａｄ）を有する。前記一定のパッドピッチは半導
体装置の最悪の場合をも考慮した（ｗｏｒｓｔ ｃａｓ
ｅ）パッケージングの必要によって決定される。例え
ば、高ピン数のパッケージに対しては、前記パッドピッ
チは一般にダイの角部（ｃｏｒｎｅｒ）の最も近くに配
置されたパッドによって決定される。これらのパッド
は、一般にボンディングツール（ｔｏｏｌｓ）を隣接し
たボンドワイヤまたは接合ワイヤと衝突すること（ｉｎ
ｔｅｒｆｅｒｉｎｇ）なしに機能させるために最大のパ
ッドピッチを必要とする。それゆえ、この最悪の場合を
も考慮したパッドピッチ間隔はどれだけ多くのパッドが
半導体ダイの縁部に沿って納められまたは取付けられる
（ｆｉｔ）かを決定するために用いられる。均等に間隔
を空けた単一列のボンドパッドを使用することに伴う問
題は、それがより大きなダイ寸法を引き起こすことであ
る。
【０００３】一定のパッドピッチを有する伝統的な単一
列のボンドパッドに対する従来技術の改良は、米国特許
第５，４９８，７６７号に教示されるような一定のワイ
ヤピッチの使用である。一定のワイヤピッチの装置は、
隣接パッド間のパッドピッチが変化する一方、一定のワ
イヤピッチを維持する。一定のワイヤピッチはボンドパ
ッドの中心から隣接するワイヤまでの直交距離（ｏｒｔ
ｈｏｇｏｎａｌ ｄｉｓｔａｎｃｅ）であると規定（ｄ
ｅｆｉｎｅ）される。ダイの縁部（ｅｄｇｅ）にわたっ
て一定のワイヤピッチを維持することによって、ボンド
パッドはもはや最悪の場合をも考慮したパッド間隔の使
用によって束縛されない。結果として、より小さなダイ
寸法が成し遂げられる。しかしながら、一定のワイヤピ
ッチ配置の使用によっても、単一列のパッドが装置の総
合寸法の制限要因であることはしばしば普通のことであ
る。
列のボンドパッドに対する従来技術の改良は、米国特許
第５，４９８，７６７号に教示されるような一定のワイ
ヤピッチの使用である。一定のワイヤピッチの装置は、
隣接パッド間のパッドピッチが変化する一方、一定のワ
イヤピッチを維持する。一定のワイヤピッチはボンドパ
ッドの中心から隣接するワイヤまでの直交距離（ｏｒｔ
ｈｏｇｏｎａｌ ｄｉｓｔａｎｃｅ）であると規定（ｄ
ｅｆｉｎｅ）される。ダイの縁部（ｅｄｇｅ）にわたっ
て一定のワイヤピッチを維持することによって、ボンド
パッドはもはや最悪の場合をも考慮したパッド間隔の使
用によって束縛されない。結果として、より小さなダイ
寸法が成し遂げられる。しかしながら、一定のワイヤピ
ッチ配置の使用によっても、単一列のパッドが装置の総
合寸法の制限要因であることはしばしば普通のことであ
る。
【０００４】
【発明が解決しようとする課題】パッド制限設計に対し
てダイ寸法を更に最適化する（ｏｐｔｉｍｉｚｅ）ため
に二重列（ｄｕａｌ ｒｏｗｓ）のボンドパッドを使用
することが産業界において提案されている。米国特許番
号第５，４６８，９９９号で述べられた、一つのそのよ
うな提案は、パッドの直交する組（ｏｒｔｈｏｇｏｎａ
ｌ ｓｅｔｓ）を形成する多数列または複数列（ｍｕｌ
ｔｉｐｌｅ ｒｏｗｓ）のボンドパッドを使用する。第
５，４６８，９９９号特許の図４は、半導体装置がいか
に効果的に３つの同一の（ｉｄｅｎｔｉｃａｌ）ボンド
パッド列を有しているかを図解している。換言すれば第
２の列は第１の列の実質的な複製またはコピーであり、
ダイ縁部から垂直な方向に第１の列からオフセットされ
またはずらされ（ｏｆｆｓｅｔ）ている。これはいくつ
かのダイ寸法の利点を提供するものの、この構造はワイ
ヤの短絡（ｓｈｏｒｔｉｎｇ）をさけるために複数のル
ープ高さを用いることを必要とすることにおいて問題で
ある。パッケージング工程において複数のループ高さを
用いることは複雑さ、費用を増加させ、かつ半導体装置
全体の信頼性を減少させる。加えて、この特許はほぼ直
交する方向に接合されるボンディングワイヤを必要とす
る。結果として、これは主として低ピン数の装置で使用
するためのものとなる。
てダイ寸法を更に最適化する（ｏｐｔｉｍｉｚｅ）ため
に二重列（ｄｕａｌ ｒｏｗｓ）のボンドパッドを使用
することが産業界において提案されている。米国特許番
号第５，４６８，９９９号で述べられた、一つのそのよ
うな提案は、パッドの直交する組（ｏｒｔｈｏｇｏｎａ
ｌ ｓｅｔｓ）を形成する多数列または複数列（ｍｕｌ
ｔｉｐｌｅ ｒｏｗｓ）のボンドパッドを使用する。第
５，４６８，９９９号特許の図４は、半導体装置がいか
に効果的に３つの同一の（ｉｄｅｎｔｉｃａｌ）ボンド
パッド列を有しているかを図解している。換言すれば第
２の列は第１の列の実質的な複製またはコピーであり、
ダイ縁部から垂直な方向に第１の列からオフセットされ
またはずらされ（ｏｆｆｓｅｔ）ている。これはいくつ
かのダイ寸法の利点を提供するものの、この構造はワイ
ヤの短絡（ｓｈｏｒｔｉｎｇ）をさけるために複数のル
ープ高さを用いることを必要とすることにおいて問題で
ある。パッケージング工程において複数のループ高さを
用いることは複雑さ、費用を増加させ、かつ半導体装置
全体の信頼性を減少させる。加えて、この特許はほぼ直
交する方向に接合されるボンディングワイヤを必要とす
る。結果として、これは主として低ピン数の装置で使用
するためのものとなる。
【０００５】米国特許番号第５，１９５，２３７号で述
べられた他の二重列の提案は多数列または複数列のボン
ドパッドを使用する。第５，１９５，２３７号特許の図
３、および第５，４６８，９９９号特許の図５は、半導
体装置がダイ縁部に垂直な方向に、重複しない（ｎｏｎ
−ｏｖｅｒｌａｐｐｉｎｇ）、あるいは一致した縁部を
有する、２つの同一のボンドパッド列をいかに効果的に
有することができるかを図解している。しかしながら、
この従来技術は各列内で一定のパッドピッチを有する個
々のパッドを教示している。結果として、利用できる全
パッドの数は最悪の場合をも考慮したパッドピッチが維
持されねばならないことにおいて制限される。
べられた他の二重列の提案は多数列または複数列のボン
ドパッドを使用する。第５，１９５，２３７号特許の図
３、および第５，４６８，９９９号特許の図５は、半導
体装置がダイ縁部に垂直な方向に、重複しない（ｎｏｎ
−ｏｖｅｒｌａｐｐｉｎｇ）、あるいは一致した縁部を
有する、２つの同一のボンドパッド列をいかに効果的に
有することができるかを図解している。しかしながら、
この従来技術は各列内で一定のパッドピッチを有する個
々のパッドを教示している。結果として、利用できる全
パッドの数は最悪の場合をも考慮したパッドピッチが維
持されねばならないことにおいて制限される。
【０００６】それゆえ、パッド制限レイアウトまたは配
置においてダイ寸法を減少でき、かつ与えられたダイ寸
法に対してボンドパッドの数を最適化できる半導体装置
および方法が有益であろう。
置においてダイ寸法を減少でき、かつ与えられたダイ寸
法に対してボンドパッドの数を最適化できる半導体装置
および方法が有益であろう。
【０００７】
【課題を解決するための手段】前述および他の課題は、
半導体装置であって、４つの辺を有するダイ（２０）、
を具備し、前記ダイの第１の辺は、前記ダイの第１の辺
から第１の距離だけずらされかつ前記第１の辺に平行な
第１の軸に実質的に沿って配置された第１の列のボンド
パッド、および前記第１の辺から前記第１の距離より大
きな第２の距離だけずらされかつ前記第１の辺に平行な
第２の軸に実質的に沿って配置された第２の列のボンド
パッド、を有し、前記第１の列の各ボンドパッドは前記
ダイの前記第１の辺に実質的に垂直である第１および第
２の辺を有し、前記第２の列の各ボンドパッドは前記ダ
イの前記第１の辺に実質的に垂直である第１および第２
の辺を有し、前記第２の列の各ボンドパッドの前記第１
の辺はパッド配置軸を形成し、各々のパッド配置軸は前
記第１の列のボンドパッドに関連する対応するボンドパ
ッドを横切り、前記パッド配置軸は前記対応するボンド
パッドの前記第１のまたは第２の辺と一致せず、かつ前
記ダイの４つの辺は８つの区画（１００）を形成しかつ
前記８つの区画（１００）のそれぞれ内で各行の各ボン
ドパッド間にあるピッチがあり、前記ピッチは隣接ボン
ドパッドの中心間の距離であり、各列に対して前記ピッ
チは単一の区画内で前記区画の始めのボンドパッドから
前記区画の最後のボンドパッドまで変化する、ことを特
徴とする半導体装置によって解決される。
半導体装置であって、４つの辺を有するダイ（２０）、
を具備し、前記ダイの第１の辺は、前記ダイの第１の辺
から第１の距離だけずらされかつ前記第１の辺に平行な
第１の軸に実質的に沿って配置された第１の列のボンド
パッド、および前記第１の辺から前記第１の距離より大
きな第２の距離だけずらされかつ前記第１の辺に平行な
第２の軸に実質的に沿って配置された第２の列のボンド
パッド、を有し、前記第１の列の各ボンドパッドは前記
ダイの前記第１の辺に実質的に垂直である第１および第
２の辺を有し、前記第２の列の各ボンドパッドは前記ダ
イの前記第１の辺に実質的に垂直である第１および第２
の辺を有し、前記第２の列の各ボンドパッドの前記第１
の辺はパッド配置軸を形成し、各々のパッド配置軸は前
記第１の列のボンドパッドに関連する対応するボンドパ
ッドを横切り、前記パッド配置軸は前記対応するボンド
パッドの前記第１のまたは第２の辺と一致せず、かつ前
記ダイの４つの辺は８つの区画（１００）を形成しかつ
前記８つの区画（１００）のそれぞれ内で各行の各ボン
ドパッド間にあるピッチがあり、前記ピッチは隣接ボン
ドパッドの中心間の距離であり、各列に対して前記ピッ
チは単一の区画内で前記区画の始めのボンドパッドから
前記区画の最後のボンドパッドまで変化する、ことを特
徴とする半導体装置によって解決される。
【０００８】また、前記半導体装置は、さらに、複数の
導電性相互接続であって、前記導電性相互接続のそれぞ
れは前記第１および第２の列のボンドパッドのうちの所
定の１つと電気的に接触しかつ回路構成要素への電気的
な接触のため前記ダイの辺から前記ダイの外部まで延在
し、前記複数の導電性相互接続は実質的に同一の面に配
置されているもの、を具備することもできる。
導電性相互接続であって、前記導電性相互接続のそれぞ
れは前記第１および第２の列のボンドパッドのうちの所
定の１つと電気的に接触しかつ回路構成要素への電気的
な接触のため前記ダイの辺から前記ダイの外部まで延在
し、前記複数の導電性相互接続は実質的に同一の面に配
置されているもの、を具備することもできる。
【０００９】また、前記半導体装置は、前記複数の導電
性相互接続が前記ボンドパッドと前記ダイの辺からずら
された複数のボンドポストとの間をループ状に接続した
ワイヤボンドを形成する複数のワイヤであり、所定のボ
ンドパッドと所定のボンドポストとの間にループ状に接
続された各ワイヤは前記導電性相互接続を含んでいる面
を基準として実質的に同一のループ高さを有するよう構
成することもできる。
性相互接続が前記ボンドパッドと前記ダイの辺からずら
された複数のボンドポストとの間をループ状に接続した
ワイヤボンドを形成する複数のワイヤであり、所定のボ
ンドパッドと所定のボンドポストとの間にループ状に接
続された各ワイヤは前記導電性相互接続を含んでいる面
を基準として実質的に同一のループ高さを有するよう構
成することもできる。
【００１０】
【００１１】また、前記半導体装置は、各区画において
前記区画の始めのボンドパッドが前記ダイの４つの辺の
うちの１つの実質的に中央線に配置されかつ前記区画の
最後のボンドパッドは前記ダイの実質的に角部に配置さ
れ、各ボンドパッド間の前記ピッチは前記第１の列のボ
ンドパッド内で前記中央線から前記角部まで順次増大す
るよう構成することもできる。
前記区画の始めのボンドパッドが前記ダイの４つの辺の
うちの１つの実質的に中央線に配置されかつ前記区画の
最後のボンドパッドは前記ダイの実質的に角部に配置さ
れ、各ボンドパッド間の前記ピッチは前記第１の列のボ
ンドパッド内で前記中央線から前記角部まで順次増大す
るよう構成することもできる。
【００１２】
【発明の実施の形態】説明の簡単化および明瞭化のため
に、図中に示された要素は必ずしも比例して描かれてい
ないことが認識されるであろう。例えば、前記要素のう
ちのいくつかの寸法は明瞭化のために他の要素に関して
誇張されている。更に、適切と考えられる場合は、参照
数字が対応または類似する要素を示すために図の間で繰
り返されている。
に、図中に示された要素は必ずしも比例して描かれてい
ないことが認識されるであろう。例えば、前記要素のう
ちのいくつかの寸法は明瞭化のために他の要素に関して
誇張されている。更に、適切と考えられる場合は、参照
数字が対応または類似する要素を示すために図の間で繰
り返されている。
【００１３】本発明は二つのまたは二重一定ワイヤピッ
チ（ｄｕａｌ ｃｏｎｓｔａｎｔｗｉｒｅ ｐｉｔｃｈ
ｅｓ）を用いる多数列または複数列ボンドパッド配置
（ｍｕｌｔｉｐｌｅ ｒｏｗ ｂｏｎｄ ｐａｄ ｌａ
ｙｏｕｔ）技術を使用する。二重一定ワイヤピッチのう
ちの、第１の一定ワイヤピッチは、パッドセットまたは
パッドの組（ｐａｄ ｓｅｔ）内の隣接パッド間で得ら
れる。二重一定ワイヤピッチのうちの、第２の一定ワイ
ヤピッチは、異なるパッドの組に関連した隣接パッド間
で得られる。本発明は従来技術よりもパッド制限設計に
対してより小さなダイ領域を可能にする。
チ（ｄｕａｌ ｃｏｎｓｔａｎｔｗｉｒｅ ｐｉｔｃｈ
ｅｓ）を用いる多数列または複数列ボンドパッド配置
（ｍｕｌｔｉｐｌｅ ｒｏｗ ｂｏｎｄ ｐａｄ ｌａ
ｙｏｕｔ）技術を使用する。二重一定ワイヤピッチのう
ちの、第１の一定ワイヤピッチは、パッドセットまたは
パッドの組（ｐａｄ ｓｅｔ）内の隣接パッド間で得ら
れる。二重一定ワイヤピッチのうちの、第２の一定ワイ
ヤピッチは、異なるパッドの組に関連した隣接パッド間
で得られる。本発明は従来技術よりもパッド制限設計に
対してより小さなダイ領域を可能にする。
【００１４】本発明は図面を参照して最もよく理解され
る。図１は特定用途の論理を実施するための能動回路領
域２２と、入力／出力ピンおよび電源供給ピンを含み得
るボンドパッド２６を有する周辺または周囲領域（ｐｅ
ｒｉｐｈｅｒｙ ａｒｅａ）２４とを有する半導体装置
２０を図解している。装置２０は中央縁部軸（ｃｅｎｔ
ｅｒ ｅｄｇｅ ａｘｅｓ）１０３、１０２、および角
部縁部軸（ｃｏｒｎｅｒ ｅｄｇｅ ａｘｅｓ）１０
４、１０５で前記装置を切り分けることによって八分空
間またはオクタント（ｏｃｔａｎｔｓ）に分けることが
できる。角部縁部軸１０５、および中央縁部軸１０３の
間に存在するオクタント１００が確認される。
る。図１は特定用途の論理を実施するための能動回路領
域２２と、入力／出力ピンおよび電源供給ピンを含み得
るボンドパッド２６を有する周辺または周囲領域（ｐｅ
ｒｉｐｈｅｒｙ ａｒｅａ）２４とを有する半導体装置
２０を図解している。装置２０は中央縁部軸（ｃｅｎｔ
ｅｒ ｅｄｇｅ ａｘｅｓ）１０３、１０２、および角
部縁部軸（ｃｏｒｎｅｒ ｅｄｇｅ ａｘｅｓ）１０
４、１０５で前記装置を切り分けることによって八分空
間またはオクタント（ｏｃｔａｎｔｓ）に分けることが
できる。角部縁部軸１０５、および中央縁部軸１０３の
間に存在するオクタント１００が確認される。
【００１５】図２は図１のオクタント１００を図解して
いる。図２の特定の実施形態は２列のボンドパッドに対
する二重一定ワイヤピッチの使用を図解している。前記
オクタントの中央軸１０３で始まり、隣接するボンドパ
ッドは特定の組（ｓｅｔｓ）に分けられる。組の数は一
般に与えられた列のパッドの数に等しいであろう。換言
すれば、もし列１および列２がそれぞれオクタント当た
り１０のパッドを有していれば、それぞれ２つのパッド
が１０組あるであろう。列が同一のパッド数を有する必
要はないけれども、組の数はより小さい数のパッドを有
する列によって制限されるであろうことに注意すべきで
ある。本実施形態においては、組の要素はパッドの側部
または辺（ｓｉｄｅ）に一致した軸が組内の少なくとも
１つの他のパッドを横切るまたは横断する（ｉｎｔｅｒ
ｓｅｃｔ）ことにおいて部分的に重なっている（ｏｖｅ
ｒ−ｌａｐｐｉｎｇ）。これは図２中で組３７によって
図解されており、パッド６０の軸６１はパッド６５を横
切り、一方パッド６５の軸６７はパッド６０を横切って
いる。各組内で、およそ２５％またはそれより大きい最
低限の重なり（ｍｉｎｉｍｕｍ ｏｖｅｒｌａｐ）があ
るであろう。この関係を説明する他の方法は同じ組内で
第１のボンドパッドと少なくとも１つの他のパッドとの
間に共通の位置座標（ｌｏｃａｔｉｏｎ ｃｏｏｒｄｉ
ｎａｔｅ）があるということである。例えば、２列の構
成（ｉｍｐｌｅｍｅｎｔａｔｉｏｎ）に対しては、Ｘ軸
がボンドパッドに関連したダイ縁部に平行であると仮定
すると、両方のパッドが共通のＸ座標を有する。
いる。図２の特定の実施形態は２列のボンドパッドに対
する二重一定ワイヤピッチの使用を図解している。前記
オクタントの中央軸１０３で始まり、隣接するボンドパ
ッドは特定の組（ｓｅｔｓ）に分けられる。組の数は一
般に与えられた列のパッドの数に等しいであろう。換言
すれば、もし列１および列２がそれぞれオクタント当た
り１０のパッドを有していれば、それぞれ２つのパッド
が１０組あるであろう。列が同一のパッド数を有する必
要はないけれども、組の数はより小さい数のパッドを有
する列によって制限されるであろうことに注意すべきで
ある。本実施形態においては、組の要素はパッドの側部
または辺（ｓｉｄｅ）に一致した軸が組内の少なくとも
１つの他のパッドを横切るまたは横断する（ｉｎｔｅｒ
ｓｅｃｔ）ことにおいて部分的に重なっている（ｏｖｅ
ｒ−ｌａｐｐｉｎｇ）。これは図２中で組３７によって
図解されており、パッド６０の軸６１はパッド６５を横
切り、一方パッド６５の軸６７はパッド６０を横切って
いる。各組内で、およそ２５％またはそれより大きい最
低限の重なり（ｍｉｎｉｍｕｍ ｏｖｅｒｌａｐ）があ
るであろう。この関係を説明する他の方法は同じ組内で
第１のボンドパッドと少なくとも１つの他のパッドとの
間に共通の位置座標（ｌｏｃａｔｉｏｎ ｃｏｏｒｄｉ
ｎａｔｅ）があるということである。例えば、２列の構
成（ｉｍｐｌｅｍｅｎｔａｔｉｏｎ）に対しては、Ｘ軸
がボンドパッドに関連したダイ縁部に平行であると仮定
すると、両方のパッドが共通のＸ座標を有する。
【００１６】図２で更に図解されるように、それぞれ個
々の列は変化するパッドピッチを有している。例えば、
列１は隣接パッド間で変化する第１のパッドピッチを有
する。図示された実施形態では、第１のパッドピッチは
中央軸１０３付近でより小さくかつダイの角部軸１０５
付近でより大きい。例えばピッチＰ１はピッチＰ２より
小さくかつピッチＰ２はピッチＰ３より小さい。列２は
隣接パッド間でまた変化する対応する第２のパッドピッ
チを有する。しかしながら、第１のパッドピッチは第２
のパッドピッチと同じには変化しない。
々の列は変化するパッドピッチを有している。例えば、
列１は隣接パッド間で変化する第１のパッドピッチを有
する。図示された実施形態では、第１のパッドピッチは
中央軸１０３付近でより小さくかつダイの角部軸１０５
付近でより大きい。例えばピッチＰ１はピッチＰ２より
小さくかつピッチＰ２はピッチＰ３より小さい。列２は
隣接パッド間でまた変化する対応する第２のパッドピッ
チを有する。しかしながら、第１のパッドピッチは第２
のパッドピッチと同じには変化しない。
【００１７】加えて、各特定の列は隣接パッド間で変化
する割合のピッチ増加を有する。例えば、列１は変化す
る第１のピッチ割合（ピッチレート：ｐｉｔｃｈ ｒａ
ｔｅ）を有する。換言すれば、ピッチＰ２の値を減じた
ピッチＰ３の値はピッチＰ１の値を減じたピッチＰ２の
値より大きい。しかしながら、列２は列１のピッチ割合
より小さな第２のピッチ割合を有する。これは図２にお
いてピッチＤ１がピッチＤ２より大きいことで直観的に
わかるべきであり、ここでＤ１は中央軸１０３に最も近
い列１のパッドから角部軸１０５に最も近いパッドまで
の距離であり、かつＤ２は中央軸１０３に最も近い列２
のパッドから角部軸１０５に最も近いパッドまでの距離
である。
する割合のピッチ増加を有する。例えば、列１は変化す
る第１のピッチ割合（ピッチレート：ｐｉｔｃｈ ｒａ
ｔｅ）を有する。換言すれば、ピッチＰ２の値を減じた
ピッチＰ３の値はピッチＰ１の値を減じたピッチＰ２の
値より大きい。しかしながら、列２は列１のピッチ割合
より小さな第２のピッチ割合を有する。これは図２にお
いてピッチＤ１がピッチＤ２より大きいことで直観的に
わかるべきであり、ここでＤ１は中央軸１０３に最も近
い列１のパッドから角部軸１０５に最も近いパッドまで
の距離であり、かつＤ２は中央軸１０３に最も近い列２
のパッドから角部軸１０５に最も近いパッドまでの距離
である。
【００１８】本発明の他の特徴は、組隣接パッド間のピ
ッチ（組パッドピッチ）は、組３６のような、オクタン
トの中央分かれ目点または中央クロスオーバ点（ｃｅｎ
ｔｅｒ ｃｒｏｓｓｏｖｅｒ ｐｏｉｎｔ）付近の組の
組パッドピッチよりも、組３４のような、オクタントの
中央縁部付近の組の方がより大きいということである。
中央分かれ目点という用語は更に以下で議論されるであ
ろうことに注意すべきである。同様に、組パッドピッチ
は、組３６のような、オクタントの中央分かれ目点によ
り近い組の組パッドピッチよりも、組３５のような、オ
クタントの角部付近の組の方がより大きい。換言すれ
ば、図２を参照すると、Ｐ１はＰ２より大きく、かつＰ
２はＰ３より大きい。
ッチ（組パッドピッチ）は、組３６のような、オクタン
トの中央分かれ目点または中央クロスオーバ点（ｃｅｎ
ｔｅｒ ｃｒｏｓｓｏｖｅｒ ｐｏｉｎｔ）付近の組の
組パッドピッチよりも、組３４のような、オクタントの
中央縁部付近の組の方がより大きいということである。
中央分かれ目点という用語は更に以下で議論されるであ
ろうことに注意すべきである。同様に、組パッドピッチ
は、組３６のような、オクタントの中央分かれ目点によ
り近い組の組パッドピッチよりも、組３５のような、オ
クタントの角部付近の組の方がより大きい。換言すれ
ば、図２を参照すると、Ｐ１はＰ２より大きく、かつＰ
２はＰ３より大きい。
【００１９】本発明の更に他の特徴は、オクタントの中
央縁部付近の組に対して、ダイの縁部に直交するライン
または線５０と、１組のボンドパッドの中心を横切るま
たは横断する線５１との間に正の角度シータ（ｔｈｅｔ
ａ）２が生じることである。３またはそれより多い列を
有する本発明の他の実施形態に対しては、前記横断する
線を作成するために用いるのに２つのパッドだけが必要
であることに注意すべきである。換言すれば、組内の全
パッドが直線的に整列される必要はない。しかしなが
ら、オクタントの角部のより近くでは、負の角度シータ
１が、ダイの縁部に直交する線５０′と、１組のボンド
パッドの中心を横断する線５２との間に生じる。それゆ
え、ゼロ度の角度、シータ、を有するパッドの組がある
か、あるいは直交線５０、５０′に関して逆方位の角度
（すなわち一方は正で一方は負）を有する隣接するパッ
ドの組がある、中央分かれ目点がある。いくつかのオク
タントは、負の角度が中央軸付近にあり、かつ正の角度
が角部軸付近にあるように逆転され（ｒｅｖｅｒｓｅ
ｄ）あるいは鏡面反転される（ｍｉｒｒｏｒｅｄ）であ
ろうことに注意すべきである。
央縁部付近の組に対して、ダイの縁部に直交するライン
または線５０と、１組のボンドパッドの中心を横切るま
たは横断する線５１との間に正の角度シータ（ｔｈｅｔ
ａ）２が生じることである。３またはそれより多い列を
有する本発明の他の実施形態に対しては、前記横断する
線を作成するために用いるのに２つのパッドだけが必要
であることに注意すべきである。換言すれば、組内の全
パッドが直線的に整列される必要はない。しかしなが
ら、オクタントの角部のより近くでは、負の角度シータ
１が、ダイの縁部に直交する線５０′と、１組のボンド
パッドの中心を横断する線５２との間に生じる。それゆ
え、ゼロ度の角度、シータ、を有するパッドの組がある
か、あるいは直交線５０、５０′に関して逆方位の角度
（すなわち一方は正で一方は負）を有する隣接するパッ
ドの組がある、中央分かれ目点がある。いくつかのオク
タントは、負の角度が中央軸付近にあり、かつ正の角度
が角部軸付近にあるように逆転され（ｒｅｖｅｒｓｅ
ｄ）あるいは鏡面反転される（ｍｉｒｒｏｒｅｄ）であ
ろうことに注意すべきである。
【００２０】図３はパッケージされた装置２５を形成す
るためにダイ２０がパッケージにワイヤボンドされた本
発明の特定の実施形態を図解している。装置２５は二重
一定ワイヤピッチ装置を図解している。二重一定ワイヤ
ピッチは個々の組内のパッドを最初に解析することによ
って最もよく理解される。例えば、図３は、ボンドパッ
ド２０５および２０６を含む組３０と、ボンドパッド２
０３および２０４を含む組３１とを図解している。組３
０内で、ボンドパッド２０５および２０６はＷＰ１のワ
イヤピッチを有している。ＷＰ１はボンドパッド２０６
の中心とワイヤ２２５との間の直交距離であることに注
意すべきである。本発明の本実施形態においては、距離
ＷＰ１は、全ての組に対して全ての隣接ボンドパッドに
対して同じである。それゆえ、組３１に関連するボンド
パッド２０３および２０４もまたＷＰ１の値のワイヤピ
ッチを有するであろう。二重ワイヤピッチの第２のもの
は、隣接しているが異なる組にあるボンドパッドを解析
することによって得られる。例えば、組３０に属するボ
ンドパッド２０５と組３１中にあるボンドパッド２０４
とは隣接ボンドパッドと考えられ、なぜならそれらが接
合されるポスト（ｐｏｓｔｓ）は隣接しているからであ
る。それゆえ、ワイヤピッチＷＰ２はボンドパッド２０
４の中心とワイヤ２２５との間の直交距離である。ピッ
チＷＰ２は異なる組にある隣接パッド間で繰り返され
る。それゆえ、パッド２０２とパッド２０３との間のワ
イヤピッチはまたＷＰ２であるであろう。
るためにダイ２０がパッケージにワイヤボンドされた本
発明の特定の実施形態を図解している。装置２５は二重
一定ワイヤピッチ装置を図解している。二重一定ワイヤ
ピッチは個々の組内のパッドを最初に解析することによ
って最もよく理解される。例えば、図３は、ボンドパッ
ド２０５および２０６を含む組３０と、ボンドパッド２
０３および２０４を含む組３１とを図解している。組３
０内で、ボンドパッド２０５および２０６はＷＰ１のワ
イヤピッチを有している。ＷＰ１はボンドパッド２０６
の中心とワイヤ２２５との間の直交距離であることに注
意すべきである。本発明の本実施形態においては、距離
ＷＰ１は、全ての組に対して全ての隣接ボンドパッドに
対して同じである。それゆえ、組３１に関連するボンド
パッド２０３および２０４もまたＷＰ１の値のワイヤピ
ッチを有するであろう。二重ワイヤピッチの第２のもの
は、隣接しているが異なる組にあるボンドパッドを解析
することによって得られる。例えば、組３０に属するボ
ンドパッド２０５と組３１中にあるボンドパッド２０４
とは隣接ボンドパッドと考えられ、なぜならそれらが接
合されるポスト（ｐｏｓｔｓ）は隣接しているからであ
る。それゆえ、ワイヤピッチＷＰ２はボンドパッド２０
４の中心とワイヤ２２５との間の直交距離である。ピッ
チＷＰ２は異なる組にある隣接パッド間で繰り返され
る。それゆえ、パッド２０２とパッド２０３との間のワ
イヤピッチはまたＷＰ２であるであろう。
【００２１】この明細書中に述べられているような二重
一定ワイヤピッチを使用することによって、今までどお
り伝統的なパッケージング技術を使用しそれによって全
てのワイヤボンドが共通のループ高さを有しながら、実
質的な領域の節約を達成することが可能であることが決
定された。これは異なる列を接合しないよう可変ループ
高さが使用された従来技術に関連した問題を防止する。
一定ワイヤピッチを使用することによって、今までどお
り伝統的なパッケージング技術を使用しそれによって全
てのワイヤボンドが共通のループ高さを有しながら、実
質的な領域の節約を達成することが可能であることが決
定された。これは異なる列を接合しないよう可変ループ
高さが使用された従来技術に関連した問題を防止する。
【００２２】図４に図解された、本発明の２列二重一定
ワイヤピッチの実施は、単一列一定ワイヤピッチ装置に
対しておよそ３０％のダイ領域の節約を生じることが経
験的にまたは観察により（ｅｍｐｉｒｉｃａｌｌｙ）注
目された。加えて、複数ループ高さを使用することおよ
び開示された発明でＷＰ１を減少させることはダイ領域
を更に減少させることが経験または観察に基づいて判定
された。例えば、ゼロミクロンのＷＰ１を備えた本発明
の２列二重一定ワイヤピッチの実施は単一列一定ワイヤ
ピッチ装置に対しておよそ６８％のダイ領域の節約を生
じることが観察に基づいて注目された。
ワイヤピッチの実施は、単一列一定ワイヤピッチ装置に
対しておよそ３０％のダイ領域の節約を生じることが経
験的にまたは観察により（ｅｍｐｉｒｉｃａｌｌｙ）注
目された。加えて、複数ループ高さを使用することおよ
び開示された発明でＷＰ１を減少させることはダイ領域
を更に減少させることが経験または観察に基づいて判定
された。例えば、ゼロミクロンのＷＰ１を備えた本発明
の２列二重一定ワイヤピッチの実施は単一列一定ワイヤ
ピッチ装置に対しておよそ６８％のダイ領域の節約を生
じることが観察に基づいて注目された。
【００２３】二重列実施形態の議論は他の複数列実施形
態に拡張される。例えば、図５および６に図解されるよ
うに、３列の実施形態を実施することができる。しかし
ながら、３列が用いられるとき、１組はグループ内で少
なくとも１つの他のパッドを横切る一致した縁部（ｃｏ
ｉｎｃｉｄｅｎｔ ｅｄｇｅｓ）を有するそれらのパッ
ドによって規定される。
態に拡張される。例えば、図５および６に図解されるよ
うに、３列の実施形態を実施することができる。しかし
ながら、３列が用いられるとき、１組はグループ内で少
なくとも１つの他のパッドを横切る一致した縁部（ｃｏ
ｉｎｃｉｄｅｎｔ ｅｄｇｅｓ）を有するそれらのパッ
ドによって規定される。
【００２４】本発明の３列二重一定ワイヤピッチの実施
は単一列一定ワイヤピッチ装置に対しておよそ３９％の
ダイ領域の節約を生じることが経験または観察に基づい
て注目された。加えて、開示された発明で複数ループ高
さを使用すること、およびＷＰ１を減少させることは、
ダイ領域を更に減少させることが観察に基づいて判定さ
れた。例えば、ゼロに等しいＷＰ１を備えた本発明の３
列の構成に対して単一列一定ワイヤピッチ装置（装置は
論理領域２２によるコア制限（ｃｏｒｅ ｌｉｍｉｔｅ
ｄ）にはならないと仮定する）に対するおよそ８１％の
ダイ領域の節約を生じることが観察に基づいて注目され
た。
は単一列一定ワイヤピッチ装置に対しておよそ３９％の
ダイ領域の節約を生じることが経験または観察に基づい
て注目された。加えて、開示された発明で複数ループ高
さを使用すること、およびＷＰ１を減少させることは、
ダイ領域を更に減少させることが観察に基づいて判定さ
れた。例えば、ゼロに等しいＷＰ１を備えた本発明の３
列の構成に対して単一列一定ワイヤピッチ装置（装置は
論理領域２２によるコア制限（ｃｏｒｅ ｌｉｍｉｔｅ
ｄ）にはならないと仮定する）に対するおよそ８１％の
ダイ領域の節約を生じることが観察に基づいて注目され
た。
【００２５】加えて、二重列単一定ワイヤピッチ配置
（ｄｕａｌ ｒｏｗ ｓｉｎｇｌｅｃｏｎｓｔａｎｔ
ｗｉｒｅ ｐｉｔｃｈ ｌａｙｏｕｔ）（図示されてい
ない）がまた出願人（発明者）によって考慮された。し
かしながら、経験または観察に基づくデータは、二重列
単一ワイヤピッチ配置が単一列一定ワイヤピッチ配置よ
りもダイ寸法の増大を生じるということを示した。その
後、二重列二重一定ワイヤピッチ設計が改善されたダイ
寸法を生じることが発見された。
（ｄｕａｌ ｒｏｗ ｓｉｎｇｌｅｃｏｎｓｔａｎｔ
ｗｉｒｅ ｐｉｔｃｈ ｌａｙｏｕｔ）（図示されてい
ない）がまた出願人（発明者）によって考慮された。し
かしながら、経験または観察に基づくデータは、二重列
単一ワイヤピッチ配置が単一列一定ワイヤピッチ配置よ
りもダイ寸法の増大を生じるということを示した。その
後、二重列二重一定ワイヤピッチ設計が改善されたダイ
寸法を生じることが発見された。
【００２６】図８、９、および１１は特定のオクタント
内でパッド配置を決定する方法に対する特定の実施形態
を図解している。図８、９および１１に図解された方法
は、図１０および１２を参照して最もよく説明される。
内でパッド配置を決定する方法に対する特定の実施形態
を図解している。図８、９および１１に図解された方法
は、図１０および１２を参照して最もよく説明される。
【００２７】ステップ１００１において、全てのボンド
ポストに対する位置（ｌｏｃａｔｉｏｎｓ）が提供され
る。一般に、前記位置はＸＹ座標系で提供されるであろ
う。ステップ１００２において、第１および第２の列の
位置（Ｒ１，Ｒ２）が提供される。前記第１および第２
の列位置は各列に対してダイ縁部からのオフセットを特
定する（ｓｐｅｃｉｆｙ）。Ｒ１およびＲ２は列内で各
パッドの中心点を通り抜ける線として図１０および１２
に図解されている。パッドの位置を参照するために中心
点が用いられるかまたは他の参照点が用いられるかは重
要ではないことに注意すべきである。次に、第１のボン
ドパッドがステップ１００３で配置される。一般に、第
１のボンドパッドの配置はパッドピッチおよびダイ縁部
からのオフセット、そしてオクタントの前記中央線によ
って決定されるであろう。一実施形態においては、前記
オフセットは１５０ミクロンである。前記第１のパッド
は前記中央線に部分的に重なって配置できることもまた
本発明によって予期される。
ポストに対する位置（ｌｏｃａｔｉｏｎｓ）が提供され
る。一般に、前記位置はＸＹ座標系で提供されるであろ
う。ステップ１００２において、第１および第２の列の
位置（Ｒ１，Ｒ２）が提供される。前記第１および第２
の列位置は各列に対してダイ縁部からのオフセットを特
定する（ｓｐｅｃｉｆｙ）。Ｒ１およびＲ２は列内で各
パッドの中心点を通り抜ける線として図１０および１２
に図解されている。パッドの位置を参照するために中心
点が用いられるかまたは他の参照点が用いられるかは重
要ではないことに注意すべきである。次に、第１のボン
ドパッドがステップ１００３で配置される。一般に、第
１のボンドパッドの配置はパッドピッチおよびダイ縁部
からのオフセット、そしてオクタントの前記中央線によ
って決定されるであろう。一実施形態においては、前記
オフセットは１５０ミクロンである。前記第１のパッド
は前記中央線に部分的に重なって配置できることもまた
本発明によって予期される。
【００２８】第１および第２のワイヤピッチ（ＷＰ１，
ＷＰ２）がステップ１００４で規定される。ＷＰ１およ
びＷＰ２の選択を決定する考慮が含まれる。ＷＰ２は製
造可能性（ｍａｎｕｆａｃｔｕｒａｂｉｌｉｔｙ）に基
づいた最小のワイヤピッチであり、それはワイヤボンド
ツール（ｔｏｏｌ）の干渉または衝突に直接的な影響を
有するからである。ワイヤボンドツールの干渉はＷＰ１
では争点ではなく、かつそれゆえ、ＷＰ１はＷＰ２より
小さい。一実施形態においては、ＷＰ１は、２本のワイ
ヤの直径と同一の、５０ミクロンであり、かつＷＰ２は
８０ミクロンである。もしＷＰ１がゼロに等しければ、
複数ループ高さが使用されねばならないであろう。
ＷＰ２）がステップ１００４で規定される。ＷＰ１およ
びＷＰ２の選択を決定する考慮が含まれる。ＷＰ２は製
造可能性（ｍａｎｕｆａｃｔｕｒａｂｉｌｉｔｙ）に基
づいた最小のワイヤピッチであり、それはワイヤボンド
ツール（ｔｏｏｌ）の干渉または衝突に直接的な影響を
有するからである。ワイヤボンドツールの干渉はＷＰ１
では争点ではなく、かつそれゆえ、ＷＰ１はＷＰ２より
小さい。一実施形態においては、ＷＰ１は、２本のワイ
ヤの直径と同一の、５０ミクロンであり、かつＷＰ２は
８０ミクロンである。もしＷＰ１がゼロに等しければ、
複数ループ高さが使用されねばならないであろう。
【００２９】ステップ１００７において、パッド２（Ｐ
ａｄ２）が組隣接パッドかまたは列隣接パッドかについ
て決定がなされる。もしパッド２が組隣接パッドであれ
ば流れはステップ１００５に進む。もしパッド２が列隣
接パッドであれば、流れはステップ１００６に進む。
ａｄ２）が組隣接パッドかまたは列隣接パッドかについ
て決定がなされる。もしパッド２が組隣接パッドであれ
ば流れはステップ１００５に進む。もしパッド２が列隣
接パッドであれば、流れはステップ１００６に進む。
【００３０】図９は組隣接パッドの配置を決定するため
のステップ１００５の詳細な方法を図解している。ステ
ップ１１０１においてラインまたは線Ｐ２Ｓ２が規定ま
たは定義される。図１０で図解されるように、線Ｐ２Ｓ
２は第２のボンドパッド位置で始まりかつ第２のボンド
ポスト位置で終わる。ステップ１１０１においてこれは
定義にすぎず、なぜなら第２のパッドの位置はまだ知ら
れていないからである、ということに注意すべきであ
る。しかしながら、この線のある（ｃｅｒｔａｉｎ）関
係が、以下に議論されるように、知られている。
のステップ１００５の詳細な方法を図解している。ステ
ップ１１０１においてラインまたは線Ｐ２Ｓ２が規定ま
たは定義される。図１０で図解されるように、線Ｐ２Ｓ
２は第２のボンドパッド位置で始まりかつ第２のボンド
ポスト位置で終わる。ステップ１１０１においてこれは
定義にすぎず、なぜなら第２のパッドの位置はまだ知ら
れていないからである、ということに注意すべきであ
る。しかしながら、この線のある（ｃｅｒｔａｉｎ）関
係が、以下に議論されるように、知られている。
【００３１】ステップ１１０２において、線Ｐ１Ｉが規
定される。Ｐ１Ｉは長さＷＰ１（第１のワイヤピッチ）
を有しておりなぜならそれが組隣接パッドであるからで
ある。線Ｐ１Ｉは線Ｐ２Ｓ２に直交している。線Ｐ１Ｉ
は第１のボンドパッド（Ｐ１）に一つの終点を、線Ｐ２
Ｓ２上に他の終点（Ｉ）を、有している。
定される。Ｐ１Ｉは長さＷＰ１（第１のワイヤピッチ）
を有しておりなぜならそれが組隣接パッドであるからで
ある。線Ｐ１Ｉは線Ｐ２Ｓ２に直交している。線Ｐ１Ｉ
は第１のボンドパッド（Ｐ１）に一つの終点を、線Ｐ２
Ｓ２上に他の終点（Ｉ）を、有している。
【００３２】ステップ１１０３において、線Ｐ１Ｓ２の
長さが規定される。これはパッド１からポスト２までの
距離である。一実施形態においては、線Ｐ１Ｓ２の長さ
は距離の公式（ｄｉｓｔａｎｃｅ ｆｏｒｍｕｌａ）お
よび終点のＸＹ座標を用いて決定される。ステップ１１
０４において、線ＩＳ２の長さが決定される。これは線
Ｐ２Ｓ２上の終点または端点Ｉから第２のボンドポスト
までの距離である。一実施形態においては、前記距離は
ピタゴラスの定理および三角形ＩＰ１Ｓ２を用いて決定
される。ステップ１１０５において線Ｐ１Ｓ２、ＩＳ
２、およびＰ１Ｉによって形成された三角形の角度が以
前に記述された情報が与えられて決定される。一実施形
態においては、前記角度は、１つの角度および２つの辺
（ｓｉｄｅｓ）知ることで、三角法によって決定され
る。ステップ１１０６において、点ＩのＸＹ座標が以前
に決定された情報で決定される。一実施形態において
は、点ＩのＸＹ座標は線ＩＳ２の角度とＳ２のＸＹ座標
とを知ることによって決定される。ステップ１１０７に
おいて、Ｐ２Ｓ２とＲ２との交差点（ｉｎｔｅｒｓｅｃ
ｔｉｏｎ）が第２のボンドパッド位置（Ｐ２）を規定す
るために決定される。一実施形態においては、Ｐ２Ｓ２
とＲ２との交差点は２つの線の方程式を解くことによっ
て決定される。最後に、ステップ１１０８において、パ
ッドＰ２が配置される。一般に、前記配置ステップは半
導体装置のレイアウトデータベースにおいてパッド配置
を規定することを必要とする（ｅｎｔａｉｌ）であろ
う。
長さが規定される。これはパッド１からポスト２までの
距離である。一実施形態においては、線Ｐ１Ｓ２の長さ
は距離の公式（ｄｉｓｔａｎｃｅ ｆｏｒｍｕｌａ）お
よび終点のＸＹ座標を用いて決定される。ステップ１１
０４において、線ＩＳ２の長さが決定される。これは線
Ｐ２Ｓ２上の終点または端点Ｉから第２のボンドポスト
までの距離である。一実施形態においては、前記距離は
ピタゴラスの定理および三角形ＩＰ１Ｓ２を用いて決定
される。ステップ１１０５において線Ｐ１Ｓ２、ＩＳ
２、およびＰ１Ｉによって形成された三角形の角度が以
前に記述された情報が与えられて決定される。一実施形
態においては、前記角度は、１つの角度および２つの辺
（ｓｉｄｅｓ）知ることで、三角法によって決定され
る。ステップ１１０６において、点ＩのＸＹ座標が以前
に決定された情報で決定される。一実施形態において
は、点ＩのＸＹ座標は線ＩＳ２の角度とＳ２のＸＹ座標
とを知ることによって決定される。ステップ１１０７に
おいて、Ｐ２Ｓ２とＲ２との交差点（ｉｎｔｅｒｓｅｃ
ｔｉｏｎ）が第２のボンドパッド位置（Ｐ２）を規定す
るために決定される。一実施形態においては、Ｐ２Ｓ２
とＲ２との交差点は２つの線の方程式を解くことによっ
て決定される。最後に、ステップ１１０８において、パ
ッドＰ２が配置される。一般に、前記配置ステップは半
導体装置のレイアウトデータベースにおいてパッド配置
を規定することを必要とする（ｅｎｔａｉｌ）であろ
う。
【００３３】図１１は列隣接パッドの配置を決定するた
めのステップ１００６の詳細な方法を図解している。ス
テップ１２０１において線Ｐ２Ｓ２が規定される。図１
２で図解されるように、線Ｐ２Ｓ２は第２のボンドパッ
ド位置で始まりかつ第２のボンドポスト位置で終わる。
ステップ１２０２において、線Ｐ３Ｉが規定される。Ｐ
３Ｉは長さＷＰ２（第２のワイヤピッチ）を有する。線
Ｐ３Ｉは線Ｐ２Ｓ２に直交している。線Ｐ３Ｉは第３の
ボンドパッド（Ｐ３）に一つの終点を、線Ｐ２Ｓ２上に
他の終点（Ｉ）を、有している。パッド３の最終的な配
置はまだ決定されていないので線Ｐ３Ｉの実際のＸＹ座
標はまだ知られていない。ステップ１２０３において、
線Ｐ２Ｓ２とＲ１とのＸＹ交差（Ｎ）が決定される。一
実施形態においては、前記ＸＹ交差はＲ１のＸ座標と線
Ｐ２Ｓ２の方程式とを知ることによって決定される。ス
テップ１２０４において、線Ｐ３Ｎの長さが決定され
る。ステップ１２０５において、線Ｐ３Ｎはパッド３か
ら線Ｐ２Ｓ２上の点Ｎまでの線である。一実施形態にお
いては、線Ｐ３Ｎの長さはＷＰ２をステップ１２０２か
らの角度１のコサインまたは余弦で割ったものによって
決定される。ステップ１２０６において、パッド３のＹ
座標がＮのＹ座標と線Ｐ３Ｎの長さとを足すことによっ
て決定される。
めのステップ１００６の詳細な方法を図解している。ス
テップ１２０１において線Ｐ２Ｓ２が規定される。図１
２で図解されるように、線Ｐ２Ｓ２は第２のボンドパッ
ド位置で始まりかつ第２のボンドポスト位置で終わる。
ステップ１２０２において、線Ｐ３Ｉが規定される。Ｐ
３Ｉは長さＷＰ２（第２のワイヤピッチ）を有する。線
Ｐ３Ｉは線Ｐ２Ｓ２に直交している。線Ｐ３Ｉは第３の
ボンドパッド（Ｐ３）に一つの終点を、線Ｐ２Ｓ２上に
他の終点（Ｉ）を、有している。パッド３の最終的な配
置はまだ決定されていないので線Ｐ３Ｉの実際のＸＹ座
標はまだ知られていない。ステップ１２０３において、
線Ｐ２Ｓ２とＲ１とのＸＹ交差（Ｎ）が決定される。一
実施形態においては、前記ＸＹ交差はＲ１のＸ座標と線
Ｐ２Ｓ２の方程式とを知ることによって決定される。ス
テップ１２０４において、線Ｐ３Ｎの長さが決定され
る。ステップ１２０５において、線Ｐ３Ｎはパッド３か
ら線Ｐ２Ｓ２上の点Ｎまでの線である。一実施形態にお
いては、線Ｐ３Ｎの長さはＷＰ２をステップ１２０２か
らの角度１のコサインまたは余弦で割ったものによって
決定される。ステップ１２０６において、パッド３のＹ
座標がＮのＹ座標と線Ｐ３Ｎの長さとを足すことによっ
て決定される。
【００３４】与えられたオクタントに対するレイアウト
または配置がいったん決定されれば、それはそのダイの
他のオクタントに対するボンドパッドレイアウトを提供
するために直接的に、あるいは裏返し（ｆｌｉｐｐｉｎ
ｇ）または鏡像または反映（ｍｉｒｒｏｒｉｎｇ）技術
を通して複写または複製（ｄｕｐｌｉｃａｔｅｄ）でき
る。
または配置がいったん決定されれば、それはそのダイの
他のオクタントに対するボンドパッドレイアウトを提供
するために直接的に、あるいは裏返し（ｆｌｉｐｐｉｎ
ｇ）または鏡像または反映（ｍｉｒｒｏｒｉｎｇ）技術
を通して複写または複製（ｄｕｐｌｉｃａｔｅｄ）でき
る。
【００３５】本発明が特定の実施形態に関して記述され
かつ図解されてきたけれども、この発明をそれらの例示
の実施形態に限定するつもりではない。この発明の精神
および範囲から離れることなしに行われ得る変更および
改良が当業者に行われるであろう。それゆえ、添付の特
許請求の範囲の範囲内に属するような全ての変更および
改良を本発明に含ませるつもりである。
かつ図解されてきたけれども、この発明をそれらの例示
の実施形態に限定するつもりではない。この発明の精神
および範囲から離れることなしに行われ得る変更および
改良が当業者に行われるであろう。それゆえ、添付の特
許請求の範囲の範囲内に属するような全ての変更および
改良を本発明に含ませるつもりである。
【００３６】
【発明の効果】パッド制限レイアウトまたは配置におい
てダイ寸法を減少でき、かつ与えられたダイ寸法に対し
てボンドパッドの数を最適化できる半導体装置および方
法が提供される。
てダイ寸法を減少でき、かつ与えられたダイ寸法に対し
てボンドパッドの数を最適化できる半導体装置および方
法が提供される。
【図１】２列のボンドパッドを有するオクタントに分割
された半導体装置の平面図である。
された半導体装置の平面図である。
【図２】図１のオクタントに関連したボンドパッドの平
面図である。
面図である。
【図３】ボンドパッドがパッケージのボンドポストに接
続された、図２のオクタントの部分平面図である。
続された、図２のオクタントの部分平面図である。
【図４】ボンドパッドがパッケージのボンドポストに接
続された、図１の半導体装置の平面図である。
続された、図１の半導体装置の平面図である。
【図５】３列のボンドパッドを有するオクタントに分割
された半導体装置の平面図である。
された半導体装置の平面図である。
【図６】図５のオクタントに関連したボンドパッドの平
面図である。
面図である。
【図７】ボンドパッドがパッケージのボンドポストに接
続された、図５の半導体装置の平面図である。
続された、図５の半導体装置の平面図である。
【図８】半導体装置に対するパッド配置を決定する方法
の流れ図である。
の流れ図である。
【図９】半導体装置に対するパッド配置を決定する方法
の流れ図である。
の流れ図である。
【図１０】図８、図９、および図１１の方法を支持する
ボンドパッドからボンドポストへの接続の平面図であ
る。
ボンドパッドからボンドポストへの接続の平面図であ
る。
【図１１】半導体装置に対するパッド配置を決定する方
法の流れ図である。
法の流れ図である。
【図１２】図８、図９、および図１１の方法を支持する
ボンドパッドからボンドポストへの接続の平面図であ
る。
ボンドパッドからボンドポストへの接続の平面図であ
る。
１２ ボンドポスト １４ ワイヤ ２０ 半導体装置 ２２ 能動回路領域 ２４ 周囲領域 ２６ ボンドパッド ３０〜３７ 組 １００ オクタント １０２、１０３ 中央縁部軸 １０４、１０５ 角部縁部軸 ２０１〜２０６ ボンドパッド ２１１〜２１６ ボンドポスト ２２１〜２２６ ワイヤ ３２２ 能動回路領域 ３２４ 周囲領域 ４０１〜４０９ ボンドパッド ４１１〜４１９ ボンドポスト ４２１〜４２９ ワイヤ
フロントページの続き (72)発明者 アショック・スリカンタッパ アメリカ合衆国テキサス州78758、オー スチン、メトリック・ブールバード 12349 アパートメント 1319 (72)発明者 ラクスミナレイアン・シャーマ アメリカ合衆国テキサス州78729、オー スチン、タンタラ・ドライブ 12720 (56)参考文献 特開 平４−361538（ＪＰ，Ａ) 特開 平１−278736（ＪＰ，Ａ) 特開 平５−29377（ＪＰ，Ａ) 特開 平２−56942（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/60
Claims (4)
- 【請求項１】 半導体装置であって、４つの辺を有するダイ（２０）、 を具備し、前記ダイの第１の辺は、 前記ダイの第１の辺から第１の距離だけずらされかつ前
記第１の辺に平行な第１の軸に実質的に沿って配置され
た第１の列のボンドパッド、および 前記第１の辺から前
記第１の距離より大きな第２の距離だけずらされかつ前
記第１の辺に平行な第２の軸に実質的に沿って配置され
た第２の列のボンドパッド、 を有し、 前記第１の列の各ボンドパッドは前記ダイの前記第１の
辺に実質的に垂直である第１および第２の辺を有し、 前記第２の列の各ボンドパッドは前記ダイの前記第１の
辺に実質的に垂直である第１および第２の辺を有し、前
記第２の列の各ボンドパッドの前記第１の辺はパッド配
置軸を形成し、 各々のパッド配置軸は前記第１の列のボンドパッドに関
連する対応するボンドパッドを横切り、前記パッド配置
軸は前記対応するボンドパッドの前記第１のまたは第２
の辺と一致せず、かつ 前記ダイの４つの辺は８つの区画
（１００）を形成しかつ前記８つの区画（１００）のそ
れぞれ内で各行の各ボンドパッド間にあるピッチがあ
り、前記ピッチは隣接ボンドパッドの中心間の距離であ
り、各列に対して前記ピッチは単一の区画内で前記区画
の始めのボンドパッドから前記区画の最後のボンドパッ
ドまで変化する、 ことを特徴とする半導体装置。 - 【請求項２】 さらに、複数の導電性相互接続（１４）
であって、前記導電性相互接続（１４）のそれぞれは前
記第１および第２の列のボンドパッド（２６）のうちの
所定の１つと電気的に接触しかつ回路構成要素への電気
的な接触のため前記ダイの辺から前記ダイの外部まで延
在し、前記複数の導電性相互接続（１４）は実質的に同
一の面に配置されているもの、を具備する請求項１に記
載の半導体装置。 - 【請求項３】 前記複数の導電性相互接続（１４）は前
記ボンドパッドと前記ダイの辺からずらされた複数のボ
ンドポストとの間をループ状に接続したワイヤボンドを
形成する複数のワイヤであり、所定のボンドパッド（２
６）と所定のボンドポスト（１２）との間にループ状に
接続された各ワイヤは前記導電性相互接続（１４）を含
んでいる面を基準として実質的に同一のループ高さを有
する、請求項２に記載の半導体装置。 - 【請求項４】 各区画において前記区画の始めのボンド
パッド（２６）は前記ダイの４つの辺のうちの１つの実
質的に中央線に配置されかつ前記区画の最後のボンドパ
ッドは前記ダイの実質的に角部に配置され、各ボンドパ
ッド間の前記ピッチは前記第１の列のボンドパッド内で
前記中央線から前記角部まで順次増大する、請求項１に
記載の半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/940,605 | 1997-09-30 | ||
| US08/940,605 US5962926A (en) | 1997-09-30 | 1997-09-30 | Semiconductor device having multiple overlapping rows of bond pads with conductive interconnects and method of pad placement |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11195671A JPH11195671A (ja) | 1999-07-21 |
| JP3305664B2 true JP3305664B2 (ja) | 2002-07-24 |
Family
ID=25475139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29152498A Expired - Lifetime JP3305664B2 (ja) | 1997-09-30 | 1998-09-29 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5962926A (ja) |
| JP (1) | JP3305664B2 (ja) |
| KR (1) | KR100369913B1 (ja) |
| BR (1) | BR9803441A (ja) |
| TW (1) | TW411495B (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5897379A (en) * | 1997-12-19 | 1999-04-27 | Sharp Microelectronics Technology, Inc. | Low temperature system and method for CVD copper removal |
| WO2000030170A1 (en) * | 1998-11-17 | 2000-05-25 | Infineon Technologies Ag | A semiconductor chip and a lead frame |
| AU4305501A (en) * | 1999-12-30 | 2001-07-16 | Intel Corporation | Optimized driver layout for integrated circuits with staggered bond pads |
| US6784558B2 (en) * | 1999-12-30 | 2004-08-31 | Intel Corporation | Semiconductor device inlcluding optimized driver layout for integrated circuit with staggered bond pads |
| US6291898B1 (en) * | 2000-03-27 | 2001-09-18 | Advanced Semiconductor Engineering, Inc. | Ball grid array package |
| US6405357B1 (en) * | 2000-05-02 | 2002-06-11 | Advanced Semiconductor Engineering, Inc. | Method for positioning bond pads in a semiconductor die |
| US6459807B1 (en) | 2000-06-13 | 2002-10-01 | Semiconductor Technologies & Instruments, Inc. | System and method for locating irregular edges in image data |
| JP2002033347A (ja) * | 2000-07-17 | 2002-01-31 | Rohm Co Ltd | 半導体装置 |
| JP2003031610A (ja) * | 2001-07-16 | 2003-01-31 | Nec Corp | 半導体装置及びそのワイヤーボンディング方法 |
| US6476506B1 (en) | 2001-09-28 | 2002-11-05 | Motorola, Inc. | Packaged semiconductor with multiple rows of bond pads and method therefor |
| TW536765B (en) * | 2001-10-19 | 2003-06-11 | Acer Labs Inc | Chip package structure for array type bounding pad |
| DE10156468A1 (de) * | 2001-11-16 | 2003-05-28 | Eupec Gmbh & Co Kg | Halbleiterbauelement und Verfahren zum Kontaktieren eines solchen Halbleiterbauelements |
| US20050040539A1 (en) * | 2002-01-31 | 2005-02-24 | Carlsgaard Eric Stephen | Flip chip die bond pads, die bond pad placement and routing optimization |
| KR100475740B1 (ko) * | 2003-02-25 | 2005-03-10 | 삼성전자주식회사 | 신호 완결성 개선 및 칩 사이즈 감소를 위한 패드배치구조를 갖는 반도체 집적 회로장치 |
| KR101012696B1 (ko) * | 2003-06-05 | 2011-02-09 | 삼성테크윈 주식회사 | 그라운드 본딩 방법 |
| KR100574954B1 (ko) * | 2003-11-15 | 2006-04-28 | 삼성전자주식회사 | 중앙부 패드와 재 배선된 패드에서 와이어 본딩된집적회로 칩패키지 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244853A (ja) * | 1987-03-31 | 1988-10-12 | Nec Corp | 半導体集積回路装置 |
| US5195237A (en) * | 1987-05-21 | 1993-03-23 | Cray Computer Corporation | Flying leads for integrated circuits |
| JPH01137640A (ja) * | 1987-11-24 | 1989-05-30 | Nec Corp | 半導体記憶回路装置 |
| US4990996A (en) * | 1987-12-18 | 1991-02-05 | Zilog, Inc. | Bonding pad scheme |
| JPH02184043A (ja) * | 1989-01-10 | 1990-07-18 | Nec Corp | 半導体装置の製造方法 |
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1997
- 1997-09-30 US US08/940,605 patent/US5962926A/en not_active Expired - Lifetime
-
1998
- 1998-09-14 BR BR9803441-3A patent/BR9803441A/pt not_active Application Discontinuation
- 1998-09-22 TW TW087115730A patent/TW411495B/zh not_active IP Right Cessation
- 1998-09-29 JP JP29152498A patent/JP3305664B2/ja not_active Expired - Lifetime
- 1998-09-30 KR KR10-1998-0040776A patent/KR100369913B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100369913B1 (ko) | 2003-06-19 |
| BR9803441A (pt) | 1999-11-03 |
| US5962926A (en) | 1999-10-05 |
| JPH11195671A (ja) | 1999-07-21 |
| KR19990030291A (ko) | 1999-04-26 |
| TW411495B (en) | 2000-11-11 |
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| S111 | Request for change of ownership or part of ownership |
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| R350 | Written notification of registration of transfer |
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| R250 | Receipt of annual fees |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| RD03 | Notification of appointment of power of attorney |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S533 | Written request for registration of change of name |
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|
| R350 | Written notification of registration of transfer |
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