KR19990030291A - 전도성 상호 접속부들이 있는 접합 패드들의 멀티플 오버랩핑행들로 구성된 반도체 장치 및 패드 대체 방법 - Google Patents

전도성 상호 접속부들이 있는 접합 패드들의 멀티플 오버랩핑행들로 구성된 반도체 장치 및 패드 대체 방법 Download PDF

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Abstract

본 발명은 능동 회로(22) 및 접합 패드 영역(24)로 이루어진 반도체 장치(20)를 구비한다. 접합 패드 영역 내에는 다수의 행들의 접합 패드들이 있다. 접합 패드들(30-36)의 세트들은 각각의 행으로부터 한 접합 패드를 포함한다. 접합 패드들(26)은 접합 패드 영역(24) 내에 특이하게 위치되어, 인접하여 동일한 세트 내에 있는 패드들 사이에 제1 와이어 피치가 있게 하고, 인접하여 다른 세트들에 있는 패드들 사이에 제2 와이어 피치가 있게 한다. 접합 패드들(26)의 대체를 결정하는 방법이 개시된다.

Description

전도성 상호 접속부들이 있는 접합 패드들의 멀티플 오버랩핑 행들로 구성된 반도체 장치 및 패드 대체 방법.
본 발명은 반도체 장치들에 관한 것이며, 특히 반도체 장치의 접합 패드 대체 및 패키징에 관한 것이다.
반도체 산업에 있어서, 높은 핀 계수 반도체 장치들에 대한 필요성은 공지되 있다. 종종 높은 핀 계수를 필요로하는 것은 패드가 제한되는 설계를 초래한다. 패드 제한 설계는, 특정 장치의 기능을 실행시키는데 필요한 트랜지스터들의 수에 의해 일반적으로 제한되는, 코어 제한 설계에 대비되는 바와 같이, 모든 다이(die)의 크기가 패드들의 수에 의해 결정되는 것이다. 통상적으로 반도체 장치들은 일정한 패드 피치로 단일행의 접합 패드들을 갖는다. 일정한 패드 피치는 반도체 장치의 가장 나쁜 경우의 패키징 필요물에 의해 결정된다. 예컨대 높은 핀 계수 패키지들을 위해 패드 피치는 일반적을 다이의 코너에 가장 가깝게 위치된 패드들에 의해 결정된다. 이러한 패드들은 접합 툴(tool)들이 인접하는 접합 와이어들을 방해하지 않고 기능하도록 하기 위해 일반적으로 최대 패드 피치를 필요로한다. 그러므로 이러한 최악의 경우의 패드 피치 스페이싱은 얼마나 많은 패드들이 반도체 다이의 에지에 들어 맞는지를 결정하는데 사용된다. 균일하게 스페이스를 둔 단일 행의 접합 패드들을 이용할 때의 문제점은 다이의 크기가 더 커진다는 것이다.
일정한 패드 피치들로 이루어지는 종래의 단일 행의 접합 패드들에 대한 종래 기술을 개선한 것은 미국 특허 제 5,498,767 호에 기재된 바와 같은 일정 와이어 피치들을 이용하는 것이다. 일정한 와이어 피치 장치는 인접하는 패드들 사이의 패드 피치가 변동하는 동안 일정 와이어 피치를 유지한다. 일정 와이어 피치는 접합 패드의 중앙으로부터 인접하는 와이어 까지의 직교 거리가 되도록 정의된다. 다이의 에지 양단에 일정 와이어 피치를 유지시킴으로써 접합 패드들은 더 이상 최악의 경우의 패드 스페이싱을 이용하여 억제되지 않는다. 그결과 더 작은 크기의 다이를 이룰 수 있다. 그러나 일정한 와이어 피치 구성을 이용하여도 종종 단일 행의 패드들은 모든 장치의 크기를 제한하는 요인이 되는 것에 공통된다.
패드가 제한된 설계에 대해서 다이 크기를 더욱 더 최대한으로 활용하기 위해 접합 패드들의 이중 행들을 이용하는 것이 산업계에서 제안되었다. 미국 특허 번호 제 5,468,999 호에서 주장된 그러한 한 가지 제안은 패드들의 직교 세트들을 형성시키는 접합 패드들의 다중 행들을 이용한다. '999 특허의 도 4는 어떻게 반도체 장치가 접합 패드들의 세 개의 동일한 행들을 효과적으로 갖는지를 도시한다. 다시 말해 제2 행은 제1 행을 실질적으로 카피한 것이며, 다이의 에지로부터 수직 방향으로 제1 행에서 오프셋된다. 이것은 다이 크기에 대한 몇몇 이점들을 제공하여도 와이어들의 쇼트를 피하기 위해 다중 루프 하이트(multiple loop height)를 이용한 구성을 필요로 한다는 문제점이 있다. 패키징 처리에 있어서 다중 루프 하이트를 이용하는 것은 복잡하고, 비용이 많이 들며, 모든 반도체 장치의 신뢰성을 감소시킨다. 또한 이 특허의 발명은 접합 와이어들이 일반적으로 직교 방향으로 접합되어야 한다. 그 결과 낮은 계수의 핀 장치를 이용하는 것이 우선이다.
다른, 이중 행에 대한 제안은 다중 행들의 접합 패드들을 이용하는 미국 특허 번호 제 5,195,237 호에서 주장된다. '237 특허의 도 3 및 '999특허의 도 5는 반도체 장치가 어떻게 효과적으로 넌오버랩핑인 접합 패드들의 두 동일한 행들을 가지며, 또는 다이 에지에 수직인 방향으로 일치하는 에지들을 갖는가 하는 것을 도시한다. 그러나 이러한 종래 기술은 각각의 행 내에 일정한 패드 피치를 갖는 개별 패드들을 나타낸다. 그 결과 유효한 총 패드들의 수는 최악의 경우의 패드 피치가 반드시 유지되어야 한다는 점에 국한된다.
그러므로 패드가 제한된 레이아웃들의 크기를 감소시키고 소정의 다이 크기를 위해 접합 패드들의 수를 최적화할 수 있는 반도체 장치 및 그 방법이 유익할 것이다.
간결하고 명확하게 도시하기 위해, 도면들의 구성 요소들을 반드시 확대해서 도시한 것은 아니다. 예컨대 몇몇 구성 요소들의 크기는 명확하게 하기 위해 다른 구성 요소들에 비해 조금 확대하여 도시하였다. 더욱이 적합하다고 간주되면, 대응하거나 또는 유사한 소자들을 나타내기 위해 도면들 내에서 참조 부호들을 반복하여 표기하였다.
도 1은 두 행들의 접합 패드들로 이루어진 옥탄트들로 분리된 반도체 장치를 도시하는 평면도.
도 2는 도 1의 옥탄트와 관련된 접합 패드들을 도시하는 평면도.
도 3은 접합 패드들이 패키지의 접합 포스트들에 접속된, 도 2의 옥탄드의 일부를 도시하는 도면.
도 4는 접합 패드들이 패키지의 접합 포스트들에 접속된, 도 1의 반도체 장치를 도시하는 도면.
도 5는 세 행들의 접합 패드들로 이루어진 옥탄트로 분리된 반도체 장치를 도시하는 평면도.
도 6은 도 5의 옥탄트와 관련된 접합 패드들을 도시하는 평면도.
도 7은 접합 패드들이 패키지의 접합 포스트들에 접속된, 도 5의 반도체 장치를 도시하는 도면.
도 8, 도 9, 도 11은 반도체 장치에 대한 패드 대체를 결정하는 방법을 도시하는 흐름도.
도 10과 도 12는 도 8, 도9, 도11의 방법을 지지하는 접합 포스트 접속부들에 대한 접합 패드를 도시하는 평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
20 : 반도체 장치 22 : 능동 회로 영역
24 : 주변 영역 26 : 접합 패드
100 : 옥탄트 102, 103 : 중앙 에지 축
104, 105 : 코너 에지 축
본 발명은 이중의 일정 와이어 피치들을 이용하는 다중 행 접합 패드 레이아웃을 이용한다. 이중의 일정 와이어 피치들의 제1 일정 와이어 피치는 패드 세트 내의 인접하는 패드들 사이에서 얻어진다. 이중의 일정 와이어 피치들 중 제2 일정 와이어는 다른 패드 세트들과 관련된 인접하는 패드들 사이에서 얻어진다. 본 발명은 패드가 제한된 설계에 있어서, 종래의 기술에 비해 더 작은 다이 영역을 허용한다.
본 발명은 도면을 참조했을 때 가장잘 이해될 수 있다. 도 1은 특정 장치의 논리를 실행시키기 위한 능동 회로 영역(22) 및 입력 및 출력 핀들과 전원 핀들을 포함하는 접합 패드들(26)을 갖는 주변 영역(24)으로 이루어진 반도체 장치(20)를 도시한다. 상기 장치(20)는 중앙 에지 축(103, 102), 및 코너 에지 축(104, 105)늘 절개함으로 옥탄트들로 분리될 수 있다. 옥탄트(100)는 코너 에지축(105) 및 중앙 에지 축(103) 사이에 있는 것이다.
도 2는 도 1의 옥탄트(100)를 도시한다. 도 2의 특정 실시예는 두 행들의 접합 패드들에 이중 옥탄트 와이어 피치들을 이용한 것을 도시한다. 옥탄트의 중앙축(103)에서 시작하여 인접하는 접합 피드들은 특정 세트들로 분리된다. 세트들의 수는 소정 행의 패드들의 수와 일잔적으로 동일할 것이다. 즉 Row1과 Row2가 각각 옥탄트당 10 패드들을 가지면, 각각 두 패드씩 10세트가 될 것이다. 행들이 동일한 패드 계수를 가질 필요는 없지만 세트들의 수는 더 적은 수의 패드들을 갖는 행으로 제한될 것이다. 본 실시예에서 한 세트의 소자들은 패드의 한 측면에 일치하는 축이 세트 내의 최소한 다른 한 패드를 교차하는 점에서 오버래핑된다. 이것은 패드(60)의 축(61)이 패드(65)를 가로지르고, 패드(65)의 축(67)이 패드(60)를 교차하는 세트(37)에 의해 도 1에 도시된다. 각각의 세트 내에는 대략 25% 또는 그 이상의 최소한의 오버랩이 존재할 것이다. 이러한 관계를 설명하기 위한 다른 방법은 동일한 세트 내에서 제 1 접합 패드 및 최소한 다른 한 패드 사이에 공통 위치 좌표가 있다는 것이다. 예컨대 두 행의 실행을 위해 두 패드들은 공통 X 좌표를 가지며, X축은 접합 패드들에 연결된 다이 에지에 평행하다고 가정한다.
도 2에 더 도시된 바와 같이 각각의 개별 행은 변동하는 패드 피치를 갖는다. 예컨대 Row1은 인접하는 패드들 사이에서 변동하는 제1 패드 피치를 가진다. 도시된 실시예에서, 제1 패드 피치는 중앙축(103) 근처에서 더 작으며, 다이의 코너 축(105) 근처에서 더 크다. Row2는 인접하는 패드들 사이에서 또한 변동하는 제2 대응 패드 피치를 갖는다. 그러나 제1 패드 피치는 제2 패드 피치와 동일하게 변동하지 않는다.
또한 각각의 특정 행은 인접하는 패드들 사이에서 피치 증가의 변동율을 갖는다. 예컨대 Row1은 변동하는 제1 피치율을 갖는다. 즉 피치 P2의 값 보다 작은 피치 P3의 값은 피치 P1의 값 보다 작은 피치 P2의 값 보다 더 크다. 그러나 Row2는 Row1의 피치율 보다 작은 제2 피치율을 갖는다. 이것은 도 2에서 피치 D2 보다 피치 D1이 더 크다는 점에서 알 수 있으며, 여기서 D1은 중앙축(103)에 가장 가까운 Row1 패드로부터 코너축(105)에 가장 가까운 패드 까지의 거리이며, D2는 중앙축(103)에 가장 가까운 Row2 패드로부터 코너축(105)에 가장 가까운 패드 까지의 거리이다.
본 발명의 다른 특성은 인접하는 패드들의 세트(세트 패드 피치)가 세트(34)와 같이 옥탄트의 중앙 에지에 가까운 세트에 있어서 세트(36)과 같은 옥탄트의 중앙 크로스오버 포인트에 가까운 세트의 세트 패드 피치 보다 더 크다는 것이다. 중앙 크로스오버 포인트라는 용어는 하기에서 더 논의될 것이다. 이와 마찬가지로 세트 패드 피치는 세트(35)와 같이 옥탄트의 코너 가까이에 있는 세트에 있어서 세트(36)와 같이 옥탄트의 중앙 크로스오버 포인트에 더 가까운 세트의 세트 패드 피치 보다 더 크다. 즉 도2에서 P1은 P2 보다 더 크며, P2는 P3보다 더 크다.
본 발명의 또 다른 특성은 옥탄트의 중앙에 가까운 세트에 있어서, 포지티브 앵글 세타 2는 다이의 에지에 직교하는 라인(50)과, 한 세트의 접합 패드들의 중앙을 교차하는 라인 (51) 사이에서 만들어진다. 3이상의 행들을 갖는 본 발명의 다른 실시예에 있어서, 단 두 패드들만 교차하는 선을 만들도록 사용될 필요가 있다. 즉, 세트 내의 모든 패드들이 선형으로 정렬될 필요는 없다. 그러나 옥탄트의 코너 가까이에, 다이의 에지에 직교하는 라인(50')과, 한 세트의 접합 패드들의 중앙을 교차하는 라인(52) 사이에 네가티브 앵글 세타 1이 만들어진다. 그러므로, 0도인 각도 세타를 갖는 패드 세트가 있거나 또는 법선 (50, 50')에 비해 반대 방향의 각도를 갖는 인접 패드 세트들이 있다(즉 한 포지티브, 한 네가티브). 몇몇 옥탄트들은 네가티브 앵글이 중앙 축에 가깝고, 포지티브 앵글이 코너축에 가깝도록 전도되거나 또는 반사된다는 것을 주의하기 바란다.
도 3은 다이(20)가 패키지된 장치(25)를 형성시키기 위해 패키지에 와이어가 접합된 본 발명의 특정한 실시예를 도시한다. 장치(25)는 이중의 일정 와이어 피치 장치를 도시한다. 이중의 일정한 와이어 피칭은 개별 세트들 내에서 제1 분석 패드들에 의해 가장 잘 이해될 수 있다. 예컨대 도 3은 접합 패드들(205, 206)을 포함하는 세트(30)와, 접합 패드들(203, 204)을 포함하는 세트(31)를 도시한다. 세트(30) 내에서 접합 패드들(205, 206)은 WP1의 와이어 피치를 갖는다. WP1은 접합 패드(206) 및 와이어(225)의 중앙 사이의 직선 거리이다. 본 발명의 본 실시예에서 거리 WP1은 모든 세트들에 있어서, 모든 인접 접합 패드들에 대해 동일하다. 그러므로 세트(31)에 연결된 접합 패드들(203, 204)은 또한 WP1의 와이어 피치값을 갖는다. 제2 이중 와이어 피치들은 인접하지만 다른 세트들 내에 있는 접합 패드들을 분석함으로써 유도된다. 예컨대 세트(30)에 속하는 접합 패드(205) 및 세트(31)에 있는 접합 패드(204)는 인접 접합 패드들로 간주되는데 이것은 그들이 접합되어 있는 포스트들이 인접하기 때문이다. 그러므로, 와이어 피치 WP2는 접합 패드(204) 및 와이어(225) 사이의 직교 거리이다. 피치 WP1는 다른 세트들에 있는 인접 패드들 사이에서 반복된다. 그러므로 패드(202) 및 패드(203) 사이의 와이어 피치는 또한 WP2가 된다.
그것은 본 명세서에서 개시된 바와 같이 이중의 일정 와이어 피치를 이용함으로써 결정되었으며, 모든 와이어 접합들이 공통의 루프 하이트를 가지는 종래의 패키징 기법을 여전히 이용함으로써 실질적으로 영역을 절약할 수 있다. 이것은 다른 행들을 본드 아웃(bond out)시키기 위해 루프 하이트 변동이 사용된 종래 기술과 관련된 문제점을 피할 수 있게 한다.
본 발명의 도 4에 도시된 두 행의 이중 일정 와이어 피치의 실행은 단일 행의 일정 와이어 피치 장치와 대조하여 대략 30% 정도의 다이 영역을 절약할 수 있다는 것이 실험을 통해 알려졌다. 또한 다중 푸프 하이트들을 이용하고, 개시된 본 발명으로 WP1을 생성시키는 것은 다이 영역을 더 감소시킨다는 것이 실험을 통해 결정되었다. 예컨대 0미크론의 WP1으로 본 발명의 두 행의 이중 일정 와이어 피치 실행이 단일 행의 일정 와이어 피치 장치와 대조하여 대략 68%의 다이 영역을 절약할 수 있다는 것이 실험을 통해 알려졌다.
이중 행의 실시예에 대한 논의는 다른 다중 행 실시예들로 연장된다. 예컨대 도 5 및 도 6에 도시된 바와 같이 세 개의 행의 실시예가 실행될 수 있다. 그러나 세 개의 행들이 사용될 때 한 세트는 그룹 내에서 적어도 다른 한 패드와 교차하는 일치된 에치들을 갖는 패드들에 의해 제한된다.
본 발명의 세 개의 행의 이중 일정 와이어 피치 실행은 단일 행의 일정 와이어 피치된 장치와 대조하여 대략 39%의 다이 영역을 절약할 수 있다는 것이 실험을 통해 알려졌다. 또한 다중 루프 하이트들을 이용하고, 개시된 본 발명으로 WP1을 감소시키는 것은 다이의 영역을 더 감소시킨다는 것이 실험을 통해 결정되었다. 예컨대 0과 동일한 WP1으로 본 발명의 세 개의 행의 실행에 대해 단일 행의 일정 와이어 피치 장치와 대조하여 대략 81%의 다이 영역을 절약할 수 있다는 것이 실험을 통해 알려졌다(장치가 논리 영역(22)에 의해 국한된 코어가 되지 않는다고 가정한다).
또한 이중 행의 단일한 일정 와이어 피치 레이아웃(도시되지 않음)은 출원인에 의해 고찰되었다. 그러나, 실험상의 데이터는 이중 행의 단일 와이어 피치 레이 아웃이 단일 행의 일정 와이어 피치 레이아웃과 대조하여 다이 크기가 증가한다는 결과를 나타내었다. 이어서 이중 행의 이중의 일정 와이어 피치 설계가 개선된 다이 크기를 나타낸다는 것이 발견되었다.
도 8, 도 9, 도 11은 특정한 옥탄트 내의 패드 배치를 결정하는 방법에 대한 특정 실시예를 도시한다. 도 8, 도 9, 도 11에 도시된 방법은 도 10 및 도 12를 참조함으로써 가장 잘 설명된다.
단계(1001)에서 모든 접합 포스트들에 대한 위치들이 제공된다. 일반적으로 그 위치들은 XY 좌표계로 제공된다. 단계(1002)에서 제1 및 제2 행의 위치(R1, R2)가 제공된다. 제1 및 제2 행의 위치는 각각의 행에 있어서 다이의 에지로부터의 오프세트를 지정한다. R1 및 R2는 한 행 내에서 각각의 패드의 중앙 포인트들을 통과하는 라인들로서 도 10 및 도 12에 도시된다. 중앙 포인트 또는 다른 포인트중 어떤 것이 패드들의 위치들을 참조하기 위해 사용되는 지는 중요하지 않다는 것을 주의하기 바란다. 다음으로 제1 접합 패드는 단계(1003)에 놓여진다. 일반적으로 제1 접합 패드의 배치는 다이 에지 및, 옥탄트의 중앙선으로부터의 패드 피치 및 오프세트에 의해 결정된다. 한 실시예에서 오프세트는 150 미크론이다. 본 발명에 의해 제1 패드가 중앙선을 오버랩핑하여 놓일 수 있으리라는 것을 기대할 수 있다.
제1 및 제2 와이어 피치(WP1, WP2)는 단계(1004)에서 정의된다. WP1 및 WP2의 선택을 결정하는 것에 대한 고찰은, WP2가 와이어 접합 툴 방해에 직접적인 영향을 끼치므로 제작력에 기초한 가장 작은 와이어 피치라는 것을 포함한다. 와이어 접합 툴 방해는 WP1의 문제가 아니므로, WP1은 WP2 보다 더 작다. 한 실시예에서 WP1은 50 미크론이며, 그것은 두 개의 와이어 직경들과 동일하며, WP2는 80 미크론이다. 만약 WP1이 0이라면, 다중 루프 하이트가 사용되어야 한다.
단계(1007)에서 Pad2가 세트 인접 패드인지 또는 행 인접 패드인지에 관해 결정된다. 만약 Pad2가 세트 인접 패드이면 단계(1005)로 진행되고, Pad2가 행 인접 패드이면 단계(1006)으로 진행된다.
도 9는 세트 인접 패드의 배치 결정에 대해서 단계(1005)의 방법을 상세히 설명한다. 단계(1101)에서 라인 P2S2가 정의된다. 도 11에 도시된 바와 같이 라인 P2S2는 제2 접합 패드 위치에서 시작되고 제2 접합 포스트 위치에서 종료된다. 단계(1101)에서 이것은 제2 패드의 위치가 아직 알려지지 않았기 때문에 단지 정의만 했을 뿐이다. 그러나 이 라인의 임의의 관계가 하기에서 논의될 바와 같이 알려진다.
단계(1102)에서 라인 P1I가 정의된다. P1I는 세트 인접 패드 이기 때문에 길이 WP1(제1 와이어 피치)을 갖는다. 라인 P1I는 라인 P2S2에 직교한다. 라인 P1I는 제1 접합 패드(P1)에 하나의 끝점을 가지며, 라인 P2S2에서 다른 끝점(I)을 갖는다.
단계(1103)에서 라인 P1S2의 길이가 결정된다. 이것은 Pad(1)에서 Post1 까지의 거리이다. 한 실시예에서 라인 P1S2의 길이는 끝점들의 XY 좌표들 및 거리 공식을 이용함으로써 결정된다. 이것은 라인 P2S2의 끝점 I에서 제2 접합 포스트 까지의 거리이다. 한 실시예에서 그 거리는 피타고라스 정리 및 삼각형 IP1S2를 이용함으로써 결정된다. 단계(1105)에서 라인들 P1S2, IS2, P1I에 의해 형성된 삼각형의 각도들은 앞서 설명한 정보가 주어지면 결정된다. 한 실시예에서 각도들은 한 각도 및 두 변들을 알면 삼각법에 의해 결정된다. 단계(1106)에서 포인트 I의 XY 좌표들은 앞서 결정된 정보가 주어지면 결정된다. 한 실시예에서 포인트 I의 XY 좌표들은 라인 IS2의 각도 및 S2의 XY 좌표들을 알면 결정된다. 단계(1107)에서 P2S2 및 R2의 교점은 제2 접합 패드 위치(P2)를 정의하기 위해 결정된다. 한 실시예에서 P2S2 및 R2의 교정들은 두 라인들의 등식들을 풀므로써 결정된다. 마지막으로 단계(1108)에 패드 P2가 놓인다. 일반적으로 배치 단계는 반도체 장치 레이아웃 데이터베이스에서의 패드 배치 정의를 수반한다.
도 11은 행 인접 패드의 배치 결정에 있어서, 단계(1006)의 상세한 방법을 도시한다. 단계(1201)에서 라인 P2S2가 정의된다. 도 12에 도시된 바와 같이 라인 P2S2는 제2 접합 패드 위치에서 시작하여 제2 접합 포스트 위치에서 종료한다. 단계(1202)에서 라인 P2I가 정의된다. P3I는 길이 WP2(제2 와이어 피치)를 갖는다. 라인 P3I는 라인 P2S2에 직교한다. 라인 P3I는 제3 접합 패드(P3)에 한 끝점을 가지며, 다른 끝점(I)은 라인 P2S2에 있다. Pad3의 최종 배치가 아직 결정되지 않았으므로, 라인 P3I의 실제의 XY 좌표는 아직 알려지지 않는다. 단계(1203)에서 라인 P2S2 및 R1의 XY 교점(N)이 결정된다. 한 실시예에서, XY 교점은 R1의 X 좌표 및 라인 P2S2의 등식을 알면 결정된다. 단계(1204)에서 라인 P3N의 길이가 결정된다. 단계(1205)에서 라인 P3N은 Pad3로부터 라인 P2S2의 포인트 N 까지의 라인이다. 한 실시예에서 P3N의 길이는 단계(1202)로부터 각도 1의 코사인에 의해 분리된 WP2로써 결정된다. 단계(1206)에서 Pad3의 Y 좌표는 라인 P3N의 길이 및 N의 Y 좌표를 부가함으로써 결정된다.
소정의 옥탄트에 대해 일단 레이아웃이 결정되면, 다이의 다른 옥탄트들에 대한 접합 패드 레이아웃을 제공하기 위해 플립핑(flipping) 또는 미러잉(mirroring) 기법을 통하거나 또는 직접적으로 복제될 수 있다.
본 발명이 특정 실시예들과 관련하여 설명되었으나, 그러한 실시예들에만 본 발명을 국한시키고자 한 것은 아니다. 당업자들은 본 발명의 사상 및 범위로부터 벗어나지 않고 많은 변형들이 가해질 수 있다는 것을 알 것이다. 그러므로 본 발명은 첨부된 청구항들의 범위 내에 있는 많은 변형들 모두를 포함하고자 하는 것이다.

Claims (5)

  1. 반도체 장치에 있어서, 4개의 측면들을 갖는 다이(20)를 구비하며, 상기 다이의 적어도 제1 측면을 따라 적어도 제1 행의 접합 패드들은, 제1 거리에 의해 상기 다이의 제1 측면으로부터 오프세트되고 그 제1 측면에 평행인 제1 축을 따라 실질적으로 위치되며,
    제2 행의 접합 패드들은 제1 거리 보다 더 큰 제2 거리에 의해 상기 다이의 제1 측면으로부터 오프세트되고 그 제1 측면에 평행한 제2 축을 따라 실질적으로 위치되며,
    제1 행의 접합 패드들의 다수의 제1 접합 패드들은 각각 상기 다이의 제1 측면에 실질적으로 수직인 제1 및 제2 측면들을 가지며,
    제2 행의 접합 패드들의 다수의 제2 접합 패드들은 각각 상기 다이의 제1 측면에 또한 실질적으로 수직인 제1 및 제2 측면들을 가지며,
    각각의 다수의 제2 접합 패드들의 각각의 제1 측면은 제1 행의 접합 패드들의 소정 접합 패드를 교차하는 다수의 패드 배치 축들 중 하나를 형성시켜, 제2 행의 각각의 접합 패드의 100 퍼센트 보다 적은 일부분이 상기 다이의 상기 측면을 따르는 제1 행의 대응하는 접합 패드의 100 퍼센트 보다 더 작은 일부분과 일치하는 반도체 장치.
  2. 제1항에 있어서, 다수의 전도성 상호 접속부들(14)을 더 구비하며, 각각의 전도 접속부들(14)은 제1 및 제2 행들의 접합 패드들(26) 중 소정의 하나와 전기 접촉되며, 상기 다이의 상기 측면으로부터 상기 다이의 외부로 연장되어 회로에 전기 접촉하며, 상기 다수의 전도성 상호 접속부들(14)은 실질적으로 동일한 평면에 위치되는 반도체 장치.
  3. 제2항에 있어서, 상기 다수의 전도성 상호 접속부들(14)은 상기 접합 패드들 및 상기 다이의 상기 측면으로부터 오프세트되는 다수의 접합 포스트들 사이에서 루프된 와이어 접합부들을 형성하는 다수의 와이어들이며, 소정의 접합 패드(26) 및 소정의 접합 포스트(12) 사이에 루프되는 각각의 와이어는 전도성 상호 접속부들(14)을 포함하는 상기 평면으로부터 참조된 실질적으로 동일한 루프 하이트를 갖는 반도체 장치.
  4. 제1항에 있어서, 상기 다이의 4개의 측면들은 8개의 부분들(100)을 형성시키며, 상기 각각의 8개의 부분들 내에 각각의 행의 각각의 접합 패드 사이에 한 피치가 있으며, 그 피치는 인접 접합 패드들의 중앙들 사이의 거리이며, 각각의 행에 대해 상기 피치는 상기 부분의 개시되는 접합 패드로부터 상기 부분의 최종 접합 패드 까지의 단일 부분 내에서 변동하는 반도체 장치.
  5. 제4항에 있어서, 각각의 부분 내에서 상기 부분의 시작되는 접합 패드(26)는 상기 다이의 4개의 측면들중 하나의 중앙 라인에 실질적으로 위치되며, 상기 부분의 최종 접합 패드는 상기 다이의 코너에 실질적으로 위치되며, 각각의 접합 패드 사이의 피치는 중앙 라인으로부터 제1 행의 접합 패드들 내의 코너 까지 연속적으로 증가하는 반도체 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101012696B1 (ko) * 2003-06-05 2011-02-09 삼성테크윈 주식회사 그라운드 본딩 방법

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5897379A (en) * 1997-12-19 1999-04-27 Sharp Microelectronics Technology, Inc. Low temperature system and method for CVD copper removal
WO2000030170A1 (en) * 1998-11-17 2000-05-25 Infineon Technologies Ag A semiconductor chip and a lead frame
AU4305501A (en) * 1999-12-30 2001-07-16 Intel Corporation Optimized driver layout for integrated circuits with staggered bond pads
US6784558B2 (en) * 1999-12-30 2004-08-31 Intel Corporation Semiconductor device inlcluding optimized driver layout for integrated circuit with staggered bond pads
US6291898B1 (en) * 2000-03-27 2001-09-18 Advanced Semiconductor Engineering, Inc. Ball grid array package
US6405357B1 (en) * 2000-05-02 2002-06-11 Advanced Semiconductor Engineering, Inc. Method for positioning bond pads in a semiconductor die
US6459807B1 (en) 2000-06-13 2002-10-01 Semiconductor Technologies & Instruments, Inc. System and method for locating irregular edges in image data
JP2002033347A (ja) * 2000-07-17 2002-01-31 Rohm Co Ltd 半導体装置
JP2003031610A (ja) * 2001-07-16 2003-01-31 Nec Corp 半導体装置及びそのワイヤーボンディング方法
US6476506B1 (en) 2001-09-28 2002-11-05 Motorola, Inc. Packaged semiconductor with multiple rows of bond pads and method therefor
TW536765B (en) * 2001-10-19 2003-06-11 Acer Labs Inc Chip package structure for array type bounding pad
DE10156468A1 (de) * 2001-11-16 2003-05-28 Eupec Gmbh & Co Kg Halbleiterbauelement und Verfahren zum Kontaktieren eines solchen Halbleiterbauelements
US20050040539A1 (en) * 2002-01-31 2005-02-24 Carlsgaard Eric Stephen Flip chip die bond pads, die bond pad placement and routing optimization
KR100475740B1 (ko) * 2003-02-25 2005-03-10 삼성전자주식회사 신호 완결성 개선 및 칩 사이즈 감소를 위한 패드배치구조를 갖는 반도체 집적 회로장치
KR100574954B1 (ko) * 2003-11-15 2006-04-28 삼성전자주식회사 중앙부 패드와 재 배선된 패드에서 와이어 본딩된집적회로 칩패키지
US7536658B2 (en) * 2004-10-29 2009-05-19 Synopsys, Inc. Power pad synthesizer for an integrated circuit design
TWI357647B (en) * 2007-02-01 2012-02-01 Siliconware Precision Industries Co Ltd Semiconductor substrate structure
EP2130223A1 (en) * 2007-02-14 2009-12-09 Nxp B.V. Dual or multiple row package
JP2009164195A (ja) * 2007-12-28 2009-07-23 Panasonic Corp 半導体チップ
US7932744B1 (en) * 2008-06-19 2011-04-26 Actel Corporation Staggered I/O groups for integrated circuits
US8389978B2 (en) * 2010-02-22 2013-03-05 Infinera Corporation Two-shelf interconnect
US8291368B2 (en) 2010-04-05 2012-10-16 Freescale Semiconductor, Inc. Method for reducing surface area of pad limited semiconductor die layout
US9000882B2 (en) * 2011-05-19 2015-04-07 Black & Decker Inc. Electronic switching module for a power tool
US8754518B1 (en) 2013-01-22 2014-06-17 Freescale Semiconductor, Inc. Devices and methods for configuring conductive elements for a semiconductor package
US10608501B2 (en) 2017-05-24 2020-03-31 Black & Decker Inc. Variable-speed input unit having segmented pads for a power tool

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63244853A (ja) * 1987-03-31 1988-10-12 Nec Corp 半導体集積回路装置
US5195237A (en) * 1987-05-21 1993-03-23 Cray Computer Corporation Flying leads for integrated circuits
JPH01137640A (ja) * 1987-11-24 1989-05-30 Nec Corp 半導体記憶回路装置
US4990996A (en) * 1987-12-18 1991-02-05 Zilog, Inc. Bonding pad scheme
JPH02184043A (ja) * 1989-01-10 1990-07-18 Nec Corp 半導体装置の製造方法
US5468999A (en) * 1994-05-26 1995-11-21 Motorola, Inc. Liquid encapsulated ball grid array semiconductor device with fine pitch wire bonding
US5498767A (en) * 1994-10-11 1996-03-12 Motorola, Inc. Method for positioning bond pads in a semiconductor die layout
US5719449A (en) * 1996-09-30 1998-02-17 Lucent Technologies Inc. Flip-chip integrated circuit with improved testability

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101012696B1 (ko) * 2003-06-05 2011-02-09 삼성테크윈 주식회사 그라운드 본딩 방법

Also Published As

Publication number Publication date
KR100369913B1 (ko) 2003-06-19
BR9803441A (pt) 1999-11-03
US5962926A (en) 1999-10-05
JPH11195671A (ja) 1999-07-21
TW411495B (en) 2000-11-11
JP3305664B2 (ja) 2002-07-24

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