KR100369913B1 - 도전성상호접속부들을갖는결합패드들의다중오버랩핑열들로구성된반도체장치 - Google Patents

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Abstract

본 발명은 능동 회로(22) 및 결합 패드 영역(24)을 갖는 반도체 장치(20)를 포함한다. 결합 패드 영역 내에는 다수의 열들의 결합 패드들이 있다. 결합 패드들의 세트들(30-36)은 각각의 열로부터 한 개의 결합 패드를 포함한다. 결합 패드들(26)은 결합 패드 영역(24) 내에 특정한 위치에 위치되어, 동일한 세트 내에 인접하여 있는 패드들간에는 제1 와이어 피치를 두고, 다른 세트들내에 있는 인접하여 패드들간에는 제2 와이어 피치를 두도록 한다. 결합 패드들(26)의 배치를 결정하는 방법이 개시된다.

Description

도전성 상호접속부들을 갖는 결합 패드들의 다중 오버랩핑 열들로 구성된 반도체 장치
발명의 분야
본 발명은 반도체 장치들에 관한 것이며, 특히 반도체 장치의 결합 패드 배치(bond pad placement) 및 패키징(packaging)에 관한 것이다.
발명의 배경
반도체 산업에 있어서, 높은 핀 수의 반도체 장치들에 대한 필요성은 공지되어 있다. 종종, 높은 핀 수(high pin count)의 요구는 패드가 제한되는 설계를 초래한다. 패드 제한 설계(pad limited design)는, 일반적으로 특정 장치의 기능을 실행하는데 요구되는 트랜지스터들의 수에 의해 제한되는 코어 제한 설계(core limited design)와 대조적으로, 패드들의 수에 의해 전체 다이(die) 크기가 결정되는 것이다. 통상적으로, 반도체 장치들은 일정한 패드 피치를 갖는 단일 열의 결합패드들을 갖는다. 일정한 패드 피치는 반도체 장치의 최악의 경우를 고려한 패키징 요구들(worst case packaging requirements)에 의해 결정된다. 예컨대, 높은 핀 수의 패키지들에 대해서는, 패드 피치는 일반적으로 다이의 코너에 가장 가깝게 위치된 패드들에 의해 결정된다. 결합 툴(tool)들이 인접하는 결합 와이어들을 방해하지 않고 기능하도록 하기 위해 일반적으로 최대 패드 피치가 요구되는 패드는 상기한 패드들이 된다. 그러므로 이러한 최악의 패드 피치 간격(worst case pad pitch spacing)은, 얼마나 많은 패드들이 반도체 다이의 에지를 따라 적합하게 설치되는지를 결정하는데 사용된다. 균일한 간격을 둔 단일 열의 결합 패드들을 사용할 때의 문제점은 다이의 크기를 더욱 커지게 한다는 것이다.
일정한 패드 피치들(constant pad pitches)을 갖는 종래의 단일 열의 결합 패드들에 대한 종래 기술의 개선은, 미국 특허 제5,498,767호에 기재된 바와 같은 일정한 와이어 피치들(constant wire pitches)을 이용하는 것이다. 일정한 와이어 피치의 장치는, 인접하는 패드들 사이의 패드 피치가 변화하더라도 일정한 와이어 피치를 유지한다. 일정한 와이어 피치는 결합 패드의 중심과 인접하는 와이어가 직교하는 거리가 되도록 규정된다. 다이의 에지를 따라 일정한 와이어 피치를 유지시킴으로써 결합 패드들은 더 이상 최악의 패드 간격을 이용하도록 강요되지 않는다. 결과적으로, 보다 작은 크기의 다이가 얻어질 수 있다. 하지만, 일정한 와이어 피치의 구성을 사용하는 경우라도, 종종 단일 열의 패드들은 전체 장치의 크기를 제한하는 요인이 된다.
패드가 제한된 설계에 대해서 다이의 크기를 더욱 최적화하기 위해 결합 패드들의 이중 열들(dual rows)을 이용하는 것이 당 산업계에서 제안되었다. 미국 특허 번호 제5,468,999호에 개시된 그러한 한 가지 제안은 패드들의 직교 세트들을 형성하는 결합 패드들의 다중 열들(multiple rows)을 이용한다. 상기 5,468,999 특허의 도 4는 어떻게 반도체 장치가 결합 패드들의 세 개의 동일한 열들을 효과적으로 갖는지를 도시한다. 다시 말해, 제2 열은 제1 열의 실질적인 복제물(virtual copy)이 되며, 다이 에지(die edge)로부터 수직 방향으로 제1 열로부터 오프셋되어 있다. 이러한 것은 다이 크기에 대한 일부 이점들을 제공하지만, 상기 구성은 와이어들의 단락(shorting)을 피하기 위해 다중 루프 높이(multiple loop height)들을 이용해야할 필요가 있게 된다. 패키지 처리(packaging process)에 있어서 다중 루프 높이들을 사용하는 것은 복잡성과 비용을 증가시키고, 전체 반도체 장치의 신뢰성을 감소시킨다. 또한 이 특허의 발명은 결합 와이어들(bonding wires)이 일반적으로 직각 방향으로 결합될 것을 요구하며, 결과적으로, 낮은 핀 수의 장치들에 주로 이용된다.
또 다른 이중 열에 대한 제안이 미국 특허 번호 제5,195,237호에 개시되어 있으며, 여기에서는 다중 열들의 결합 패드들을 이용한다. 상기 5,195,237 특허의 도 3 및 상기 5,468,999 특허의 도 5는, 반도체 장치가 어떻게 효과적으로 다이 에지에 수직 방향으로 중첩하지 않거나 또는 일치하는 에지들을 갖는 두 동일한 열들의 결합 패드들을 갖는지를 도시한다. 그러나 이러한 종래 기술은 각각의 열 내에서 일정한 패드 피치를 갖는 개별 패드들을 설명한다. 결과적으로, 유효한 총 패드의 수는 최악의 패드 피치가 반드시 유지되어야 한다는 점에서 제한된다.
따라서, 패드 제한 레이아웃(pad limited layout)에서의 다이 크기(die size)를 감소할 수 있으며, 주어진 다이 크기에 대해 결합 패드들의 수를 최적화할수 있는 반도체 장치 및 그 방법이 유익할 것이다.
간결하고 명확하게 도시하기 위해, 도면들의 구성 요소들을 반드시 축적대로 도시한 것은 아니다. 예컨대, 몇몇 구성 요소들의 크기는 명확하게 하기 위해 다른 구성 요소들에 비해 조금 확대하여 도시하였다. 또한 적합하다고 간주되면, 대응하거나 또는 유사한 소자들을 나타내기 위해 도면들 내에서 참조 부호들을 반복하여 표기하였다.
도 1은 두 열들의 결합 패드들을 갖는 8등분(octants)으로 분할된 반도체 장치를 도시하는 평면도.
도 2는 도 1의 8 등분된 부분과 관련된 결합 패드들의 일부를 도시하는 평면도.
도 3은 결합 패드들이 패키지의 결합 포스트들에 접속된, 도 2의 8등분 부분의 일부를 도시하는 도면.
도 4는 결합 패드들이 패키지의 결합 포스트들에 접속된, 도 1의 반도체 장치를 도시하는 도면.
도 5는 세 열들의 결합 패드들로 이루어진 8등분으로 분할된 반도체 장치를 도시하는 평면도.
도 6은 도 5의 8등분 부분과 관련된 결합 패드들을 도시하는 평면도.
도 7은 결합 패드들이 패키지의 결합 포스트들에 접속된, 도 5의 반도체 장치를 도시하는 도면.
도 8, 도 9 및 도 11은 반도체 장치에 대한 패드 배치를 결정하는 방법을 도시하는 흐름도.
도 10 및 도 12는 도 8, 도 9 및 도 11의 방법을 지원하는 결합 패드와 결합포스트의 접속들을 도시하는 평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
20: 반도체 장치 22: 능동 회로 영역
24: 주변 영역 26: 결합 패드
100: 8등분 부분 102, 103: 중앙 에지 축
104, 105: 코너 에지 축
본 발명은 이중의 일정한 와이어 피치들(dual constant wrire pitches)을 이용하는 다중의 열 결합 패드 레이아웃(multiple row bond pad layout)을 이용한다. 이중의 일정한 와이어 피치들 중 제1 일정한 와이어 피치는 한 패드 세트 내의 인접하는 패드들 사이에서 얻어진다. 이중의 일정 와이어 피치들 중 제2 일정한 와이어피치는 다른 패드 세트들과 관련된 인접하는 패드들 사이에서 얻어진다. 본 발명은 패드 제한 설계(pad limited designs)에 있어서, 종래의 기술에 비해 보다 작은 다이 영역을 가능하게 한다.
본 발명은 도면을 참조하면 잘 이해될 수 있다. 도 1은 특정 응용 논리를 실행시키기 위한 능동 회로 영역(22)과, 입출력 핀들 및 전원 공급 핀들을 포함할 수 있는 결합 패드들(26)을 갖는 주변 영역(24)을 포함하는 반도체 장치(20)를 도시한다. 상기 장치(20)는 중앙 에지 축들(103, 102)과 코너 에지 축들(104, 105)을 절개함으로써 8등분(octants)으로 분할될 수 있다. 8등분된 부분(100)은 코너 에지 축(105)과 중앙 에지 축(103) 사이에 있는 것이다.
도 2는 도 1의 8등분된 부분(100)을 도시한다. 도 2의 특정 실시예는 두 열들의 결합 패드들에 대해 이중의 일정한 와이어 피치들을 이용한 것을 도시한다. 8등분 부분의 중앙축(103)에서 시작해서 인접하는 결합 피트들은 특정 세트들로 분할된다. 세트들의 수는 주어진 한 열의 패드들의 수와 일반적으로 동일할 것이다. 즉 1열과 2열이 각각 8등분 부분 당 10 패드들을 가지면, 각각 두 패드씩 10 세트가 있게될 것이다. 하지만, 열들이 동일한 패드 수들을 가질 필요는 없으며, 세트들의 수는 보다 적은 수의 패드들을 갖는 열에 의해 제한될 것이다. 본 실시예에 있어서, 패드의 한 측면에 일치하는 축이 세트 내의 적어도 하나의 다른 패드와 교차하게 되므로 한 세트의 소자들이 중첩하게 된다. 이러한 것은 도 2의 세트(37)로 설명될 수 있으며, 여기에서 패드(60)의 축(61)이 패드(65)와 교차하고, 패드(65)의 축(67)이 패드(60)와 교차한다. 각각의 세트 내에서 대략 25% 또는 그 이상의 최소한의 중첩이 존재하게 된다. 이러한 관계를 설명하기 위한 다른 방법은 동일한 세트 내의 제1 결합 패드와 적어도 하나의 다른 패드 사이에 공통 위치 좌표가 있다는 것이다. 예컨대 두 열의 실행에 있어서, 양 패드들은 공통 X 좌표를 가지며, X축은 결합 패드들과 관련된 다이 에지(die edge)와 평행하다고 가정한다.
또한, 도 2에 도시된 바와 같이 각각의 개별 열은 변화하는 패드 피치를 갖는다, 예컨대, 1열은 인접하는 패드들 사이에서 변화하는 제1 패드 피치를 갖는다.도시된 실시예에서, 제1 패드 피치는 중앙축(103) 근처에서 더 작으며, 다이의 코너 축(105) 근처에서 더 크다. 예컨대, 피치 P1 은 피치 P2 보다 작으며, 피치 P2 는 피치 P3 보다 작다. 2열도 역시 인접하는 패드들 사이에서 변화하는 대응하는 제2 패드 피치를 갖는다. 하지만, 제1 패드 피치는 제2 패드 피치와 동일하게 변화하지 않는다.
또한, 각각의 특정 열은 인접하는 패드들 사이에서 피치 증가 변화율을 갖는다. 예컨대, 1열은 변화하는 제1 피치율(first pitch rate)을 갖는다. 즉, 피치 P2의 값을 뺀 피치 P3의 값은, 피치 P1의 값을 뺀 피치 P2의 값보다 더 크다. 하지만, 2열은 1열의 피치율 보다 작은 제2 피치율을 갖는다. 이러한 것은 도 2에서 피치 D2 보다 피치 D1이 더 크다는 점에서 알 수 있으며, 여기서 D1은 중앙축(103)에 가장 가까운 1열의 패드로부터 코너축(105)에 가장 가까운 패드까지의 거리이며, D2는 증앙축(103)에 가장 가까운 2열의 패드로부터 코너축(105)에 가장 가까운 패드까지의 거리이다.
본 발명의 다른 특징은, 세트(34)와 같이 8등분 부분의 중앙 에지에 인접한 세트에 대하여 세트 인접 패드들(set adjacent pads) 간의 피치(세트 패드 피치)가 세트(36)와 같이 8등분 부분의 중앙 크로스오버 지점(center crossover point)에 인접한 세트의 세트 패드 피치보다 더 크다는 것이다. 용어, 중앙 크로스오버 지점은 하기에서 더 논의될 것이다. 이와 마찬가지로, 세트(35)와 같이 8등분 부분의 코너에 인접한 세트에 대하여 세트 패드 피치는 세트(36)와 같이 8등분 부분의 중앙 크로스오버 지점에 보다 인접한 세트의 세트 패드 피치보다 더 크다. 즉, 도 2에서, P1은 P2보다 더 크며, P2는 P3보다 더 크다.
본 발명의 또 다른 특징은, 8등분 부분의 중앙 에지에 인접한 세트에 대하여, 포지티브 각 세타 2 (positive angle theta 2)가, 다이의 에지에 직교하는 라인(50)과 한 세트의 결합 패드들의 중심들을 가로지르는 라인(51)사이에서 생성된다. 3 개 이상의 열들을 갖는 본 발명의 다른 실시예에 있어서는, 단 두 개의 패드들만 교차하는 라인을 생성하는데 사용될 필요가 있다. 즉, 세트 내의 모든 패드들이 선형적으로 정렬될 필요는 없다. 또한, 8등분 부분의 코너에 인접할수록, 다이의 에지에 직교하는 라인(50')과 한 세트의 결합 패드들의 중심을 가로지르는 라인(52)사이에 네가티브 각 세타 1 (negative angle theta 1)이 생성된다. 따라서, 0 도인 각 세타를 갖는 패드 세트가 있는 중앙 크로스오버 지점(center crossover point)이 있거나, 또는 상기 직교 라인들(50, 50')에 대하여 반대 방향의 각들(즉, 하나는 포지티브이며, 하나는 네가티브임)을 갖는 인접 패드 세트들이 있게 된다. 일부 8등분 부분들은, 네가티브 각이 중앙 축에 인접한쪽에서 생성되고, 포지티브 각이 코너 축에 인접한쪽으로 생성되도록, 반전(reverse)되거나 또는 경면 반전(mirror)될 수 있다.
도 3은 패키지된 장치(packaged device)(25)를 형성하도록 다이(20)가 패키지에 와이어 결합(wire bond)된 본 발명의 특정한 실시예를 도시한다. 장치(25)는 이중의 일정한 와이어 피치 장치를 도시한다. 이중의 일정한 와이어 피치는 개별 세트들 내의 제1 분석 패드들(first analyzing pads)에 의해 가장 잘 이해될 수 있다. 예컨대, 도 3은 결합 패드들(205, 206)을 포함하는 세트(30)와, 결합패드들(203, 204)을 포함하는 세트(31)를 도시한다. 세트(30) 내에서 결합 패드들(205, 206)은 WP1의 와이어 피치를 갖는다. 여기에서, WP1 은 결합 패드(206)의 중심과 와이어(225) 사이의 직교 거리이다. 본 발명의 본 실시예에서, 거리 WP1 은 모든 세트들에 있어서, 모든 인접 결합 패드들에 대해 동일하다. 그러므로, 세트(31)와 관련한 결합 패드들(203, 204)도 또한 WP1 의 와이어 피치값을 갖는다. 제2 이중 와이어 피치들은 인접하지만 다른 세트들 내에 있는 결합 패드들을 분석함으로써 얻어진다. 예컨대, 세트(30)에 속하는 결합 패드(205)와 세트(31)내에 있는 결합패드(204)가 인접 결합 패드들로 고려되는데, 이는 이들이 결합되는 포스트들이 인접하고 있기 때문이다, 따라서, 와이어 피치 WP2 는 결합 패드(204)의 중심과 와이어(225) 사이의 직교 거리가 된다. 피치 WP2 는 다른 세트들내에 있는 인접 패드들 사이에서 반복된다. 따라서, 패드(202)와 패드(203)사이의 와이어 피치도 또한 WP2 가 된다.
본 명세서에서 개시된 바와 같이 이중의 일정한 와이어 피치를 이용함으로써, 종래의 패키지 기법을 여전히 이용하여 모든 와이어 결합들이 공통의 루프 높이를 갖게 되면서 실질적인 다이 영역의 절감을 가능하게 하는 것으로 판정되었다. 이러한 것은 다른 열들을 결합(bond out)시키기 위해 가변 루프 높이들이 사용되는 종래 기술과 관련한 문제점을 방지할 수 있게 한다.
도 4에 도시된 본 발명의 두 열의 이중의 일정한 와이어 피치의 실행은 단일열의 일정한 와이어 피치 장치에 비하여 대략 30% 정도의 다이 영역의 절감을 발생시킨다는 것이 실험을 통해 알려졌다. 또한, 다중 루프 높이들을 이용하고, 개시된본 발명으로 WP1을 감소시키는 것도 다이 영역을 더 감소시킨다는 것이 실험을 통해 판정되었다. 예컨대, 0 미크론의 WP1 을 갖는 본 발명의 두 열의 이중의 일정한 와이어 피치 실행은 단일 열의 일정한 와이어 피치 장치에 비하여 대략 68%의 다이 영역 절감을 일으킨다는 것이 실험을 통해 알려졌다.
이중 열의 실시예에 대한 논의는 다른 다중 열 실시 형태들로 확장된다. 예컨대, 도 5 및 도 6에 도시된 바와 같이, 세 개의 열의 실시예가 실행될 수도 있다. 그러나, 세 개의 열들이 사용될 경우, 한 세트는 그룹 내에서 적어도 하나의 다른 한 패드와 교차하는 일치된 에지들(edges)을 갖는 패드들에 의해 규정된다.
본 발명의 세 개의 열의 이중의 일정한 와이어 피치 실행은 단일 열의 일정한 와이어 피치 장치에 비하여 대략 39%의 다이 영역 절감을 발생시킨다는 것이 실험을 통해 알려졌다. 또한, 다중 루프 높이들을 이용하고, 개시된 본 발명으로 WP1을 감소시킨다는 것은 다이의 영역을 더 감소시킨다는 것이 실험으로 통해 판명되었다. 예컨대, 0과 동일한 WP1 을 갖는 본 발명의 세 개의 열의 실행에 대해 단일 열의 일정한 와이어 피치 장치(장치는 논리 영역(22)에 의해 코어 제한되지 않는다고 가정)에 비하여 대략 81%의 다이 영역을 절감을 일으킨다는 것이 실험을 통해 알려졌다.
또한, 이중 열의 단일의 일정 와이어 피치 레이아웃(도시되지 않음)이 본 출원인에 의해 고찰되었다. 그러나, 실험상의 데이터는 이중 열의 단일 와이어 피치 레이 아웃이 단일 열의 일정 와이어 피치 레이아웃에 비하여 다이 크기가 증가한다는 결과를 나타내었다. 결과적으로, 이중 열의 이중의 일정 와이어 피치 설계가 개선된 다이 크기를 발생시킨다는 것으로 판명되었다.
도 8, 도 9, 도 11은 특정의 8등분 부분 내의 패드 배치를 결정하는 방법에 대한 특정 실시예를 도시한다. 도 8, 도 9, 도 11에 도시된 방법은 도 10 및 도 12를 참조함으로써 가장 잘 설명된다.
단계(1001)에서, 모든 결합 포스트들(bond posts)에 대한 위치들이 제공된다. 일반적으로, 그 위치들은 XY 좌표계로 제공된다. 단계(1002)에서 제1 및 제2열의 위치들(R1, R2)이 제공된다. 제1 및 제2 열의 위치는 각각의 열에 있어서 다이 에지(die edge)로부터의 오프셋을 지정한다. R1 및 R2는 한 열 내에서 각 패드의 중앙 지점들을 통과하는 라인들로서 도 10 및 도 12에 도시된다. 패드들의 위치들을 참조하기 위해 중앙 지점이 사용되는지 또는 다른 기준 지점이 사용되는지의 여부는 중요하지 않음을 주의하기 바란다. 다음으로, 단계(1003)에서 제1 결합 패드가 배치된다. 일반적으로, 제1 결합 패드의 배치는 패드 피치와 다이 에지로부터의 오프셋과, 8등분 부분의 중앙선에 의해 결정된다. 한 실시예에서 상기 오프셋은 150 미크론이다. 본 발명에 의해 제1 패드가 중앙선을 겹쳐지게 배치될 수도 있다는 것을 예상할 수도 있다.
단계(1004)에서 제1 및 제2 와이어 피치(WP1, WP2)가 규정된다. WP1 및 WP2의 선택 결정에 대하여 고려하면, WP2 는 와이어 결합 툴의 간섭(wire bond tool interference)에 직접적인 영향을 미치므로 제조가능성(manufacturability)에 근거한 가장 작은 와이어 피치가 된다. 와이어 결합 툴의 간섭은 WP1 과의 쟁점은 아니므로, WP1은 WP2 보다 더 작다. 일 실시예에서, WP1 은 두 개의 와이어 직경들과동일한 50 미크론이 되며, WP2 는 80 미크론이다. 만약 WP1이 0 이라면, 다중 루프 높이들이 사용되어야 한다.
단계(1007)에서, 패드2(Pad2)가 세트 인접 패드인지 또는 열 인접 패드인지에 관해 결정된다. 만약 패드2(Pad2)가 세트 인접 패드이면 단계(1005)로 진행되고, 패드2(Pad2)가 열 인접 패드이면 단계(1006)로 진행된다.
도 9는 세트 인접 패드의 배치 결정에 대해서 단계(1005)의 방법을 상세히 설명한다. 단계(1101)에서 라인 P2S2 가 규정된다. 도 10에 도시된 바와 같이, 라인 P2S2 는 제2 결합 패드 위치에서 시작되어, 제2 결합 포스트 위치에서 종료된다. 단계(1101)에서 이것은 제2 패드의 위치가 아직 알려지지 않았기 때문에 단지 규정만 됐을 뿐이다. 하지만, 하기에 기술될 바와 같이, 상기 라인의 일정한 관계를 알 수 있다.
단계(1102)에서 라인 P1I가 규정된다. P1I는 세트 인접 패드이기 때문에 길이 WP1(제1 와이어 피치)을 갖는다. 라인 P1I는 라인 P2S2에 직교한다. 라인 P1I는 제1 결합 패드(P1)에 하나의 끝점을 가지며, 라인 P2S2에서 다른 끝점(I)을 갖는다.
단계(1103)에서 라인 P1S2의 길이가 결정된다, 이것은 패드1(Pad1)에서 포스트1(Post1)까지의 거리이다. 한 실시예에 있어서, 라인 P1S2 의 길이는 끝점들의 XY 좌표들 및 거리 공식을 이용함으로써 결정된다. 단계(1104)에서 라인 IS2의 길이가 결정된다. 이것은 라인 P2S2의 끝점 I 에서 제2 결합 포스트까지의 거리이다. 한 실시예에 있어서, 그 거리는 피타고라스 정리 및 삼각형 IP1S2 를 이용함으로써결정된다. 단계(1105)에서 라인들 P1S2, IS2, P1I 에 의해 형성된 삼각형의 각들(angles)은 앞서 설명한 정보가 주어짐에 따라 결정된다. 한 실시예에서, 상기 각들은 하나의 각과 두 변들을 알게됨에 따라 삼각법에 의해 결정된다. 단계(1106)에서, 지점 I의 XY 좌표들은 앞서 결정된 정보가 주어짐에 따라 결정된다. 한 실시예에서, 지점 I의 XY 좌표들은 라인 IS2의 각 및 S2의 XY 좌표들을 알게됨에 따라 결정된다. 단계(1107)에서 P2S2 및 R2의 교차점은 제2 결합 패드 위치(P2)를 규정하기 위해 결정된다. 한 실시예에서, P2S2 및 R2의 교차점들은 두 라인들의 방정식들을 풀어 결정된다. 마지막으로, 단계(1108)에서, 패드 P2가 배치된다. 일반적으로, 배치 단계는 반도체 장치 레이아웃 데이터베이스에서의 패드배치 규정을 필요로 한다.
도 11은 열 인접 패드의 배치를 결정하는 단계(1006)의 상세한 방법을 도시한다. 단계(1201)에서 라인 F3I 가 규정된다. 도 10에 도시된 바와 같이, 라인 P2S2 는 제2 결합 패드 위치에서 시작하여 제2 결합 포스트 위치에서 종료한다. P3I 는 길이 WP2(제2 와이어 피치)를 갖는다. 라인 P3I는 라인 P2S2 에 직교한다. 라인 P3I는 제3 결합 패드(P3)에 한 끝점을 가지며, 다른 끝점(I)은 라인 P2S2 상에 있다. 패드3(Pad3)의 최종 배치가 아직 결정되지 않았으므로, 라인 P3I 의 실제 XY 좌표는 아직 알 수 없게 된다. 단계(1203)에서 라인 P2S2 및 R1의 XY 교차점(N)이 결정된다. 일 실시예에 있어서, XY 교차점은 R1의 X 좌표 및 라인 P2S2의 방정식을 알게 됨으로써 결정된다. 단계(1204)에서 라인 P3N의 길이가 결정된다. 단계(1205)에서, 라인 P3N은 패드3(Pad3)으로부터 라인 P2S2 상의 지점 N 까지의라인이다. 한 실시예에서, 라인 P3N 의 길이는 단계(1202)로부터 각(angle) 1 의 코사인에 의해 분할된 WP2 에 의해 결정된다. 단계(1206)에서, 패드3(Pad3)의 Y좌표는 라인 P3N 의 길이 및 N의 Y 좌표를 부가함으로써 결정된다.
일단 소정의 8등분 부분에 대해 레이아웃이 결정되면, 다이(die)의 다른 8등분 부분들에 대한 결합 패드 레이아웃을 제공하기 위해 플립핑(flipping) 또는 미러잉(mirroring) 기법을 통하거나 또는 직접적으로 복제될 수 있다.
본 발명은 특정 실시예들과 관련하여 설명되었으나, 그러한 실시예들에만 본 발명을 국한시키고자 한 것은 아니다. 당업자들은 본 발명의 사상 및 범위로부터 벗어나지 않고서 많은 변형들이 이루어질 수 있다는 것을 알 것이다. 그러므로 본 발명은 첨부된 청구범위 내에 포함되는 많은 변형들 모두를 포함한다는 것을 이해해야 한다.
패드 제한 레이아웃(pad limited layout)에서의 다이 크기(die size)를 감소할 수 있으며, 주어진 다이 크기에 대해 결합 패드들의 수를 최적화할 수 있는 반도체 장치 및 그 방법을 제공한다.

Claims (4)

  1. 반도체 장치에 있어서,
    4개의 측면들을 갖는 다이(20)(die)를 포함하며,
    상기 다이의 제 1 측면은:
    상기 다이의 제 1 측면으로부터 제 1 거리만큼 오프셋되어 상기 제 1 측면과 실질적으로 평행한 제 1 축을 따라 위치된 제 1 열의 결합 패드들(a first row of bond pads)과;
    상기 다이의 제 1 측면으로부터 상기 제 1 거리 보다 큰 제 2 거리만큼 오프셋되어 상기 제 1 측면과 실질적으로 평행한 제 2 축을 따라 위치된 제 2 열의 결합 패드들을 포함하며,
    상기 제 1 열의 각각의 결합 패드는 상기 다이의 제 1 측면과 실질적으로 수직인 제 1 측면 및 제 2 측면을 갖고,
    상기 제 2 열의 각각의 결합 패드는 상기 다이의 제 1 측면과 실질적으로 수직인 제 1 측면 및 제 2 측면을 갖고, 상기 제 2 열의 각각의 결합 패드의 상기 제 1 측면은 패드 배치 축(pad placement axis)을 형성하며,
    각각의 패드 배치 축은 상기 제 1 열의 결합 패드들과 연관된 대응하는 결합패드와 교차하고, 상기 패드 배치 축은 상기 대응하는 결합 패드의 상기 제 1 또는 제 2 측면과 일치하지 않으며,
    상기 다이의 4개의 측면들은 8개의 섹션들(100)을 형성하고, 상기 8개의 섹션들의 각 섹션내에서 각 열의 각각의 결합 패드사이에 피치가 존재하며, 상기 피치는 인접하는 결합 패드들의 중심들간의 거리이며, 각각의 열에 대해 단일 섹션내에서 상기 섹션의 시작 결합 패드로부터 상기 섹션의 최종 결합 패드까지 상기 피치가 변화하는, 반도체 장치.
  2. 제 1항에 있어서,
    다수의 도전성 상호접속부들(14)을 더 포함하며, 상기 도전성 상호접속부들(14) 각각은 상기 제 1 및 제 2 열들의 결합 패드들(26) 중 미리 결정된 한 패드를 전기적 접속하고, 회로 구성 요소로의 전기적 접속을 위해 상기 다이의 측면으로부터 상기 다이의 외부로 연장되며, 상기 다수의 도전성 상호접속부들(14)은 실질적으로 동일한 평면에 위치되는, 반도체 장치.
  3. 제 2항에 있어서,
    상기 다수의 도전성 상호접속부들(14)은 상기 결합 패드들과 상기 다이의 측면으로부터 오프셋된 다수의 결합 포스트들 사이에서 루프된(looped) 와이어 결합들(wire bonds)을 형성하는 다수의 와이어들이며, 미리 결정된 결합 패드(26)와 미리 결정된 결합 포스트(12)사이에 루프된 각각의 와이어는 도전성 상호접속부들(14)을 포함하는 평면을 기준으로 한 실질적으로 동일한 루프 높이(loop height)를 갖는, 반도체 장치.
  4. 제 1항에 있어서,
    각각의 섹션에서 상기 섹션의 시작 결합 패드(26)는 상기 다이의 4개의 측면들 중 실질적으로 한 측면의 중앙 라인에 위치되고, 상기 섹션의 최종 결합 패드는 실질적으로 상기 다이의 코너에 위치되며, 각각의 결합 패드 사이의 피치는 제 1열의 결합 패드들내에서 중앙 라인으로부터 코너로 순차적으로 증가하는, 반도체장치.
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